JPH0777321B2 - マイクロ波半導体スイツチ - Google Patents
マイクロ波半導体スイツチInfo
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- JPH0777321B2 JPH0777321B2 JP62030105A JP3010587A JPH0777321B2 JP H0777321 B2 JPH0777321 B2 JP H0777321B2 JP 62030105 A JP62030105 A JP 62030105A JP 3010587 A JP3010587 A JP 3010587A JP H0777321 B2 JPH0777321 B2 JP H0777321B2
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は入射電波の伝搬径路を切り換えるマイクロ波
半導体スイッチに関するものである。
半導体スイッチに関するものである。
第２図は例えば特願昭60−23813号に示された従来のマ
イクロ波導体スイッチの構造の一例を示す図である。
イクロ波導体スイッチの構造の一例を示す図である。
（１）は半導体基板，（２）はこの半導体基板の裏面に
設けられた地導体，（３）は第１の入出力線路，（４）
は第２の入出力線路，（５）は第３の入出力線路であり
マイクロストリップ線路構造となつている。
設けられた地導体，（３）は第１の入出力線路，（４）
は第２の入出力線路，（５）は第３の入出力線路であり
マイクロストリップ線路構造となつている。
（６）は第１の電界効果トランジスタ（以下第１のFET
と略称する），（７）は第１のFETのドレイン電極，
（８）は第１のFETのソース電極，（９）は第１のFETの
ゲート電極である。第１のFETのドレイン電極（７）は
第１の入出力線路（３）と第２の入出力線路（４）の接
続点（10）に接続され，第１のFETのソース電極（８）
は第３の入出力線路（５）に接続される。
と略称する），（７）は第１のFETのドレイン電極，
（８）は第１のFETのソース電極，（９）は第１のFETの
ゲート電極である。第１のFETのドレイン電極（７）は
第１の入出力線路（３）と第２の入出力線路（４）の接
続点（10）に接続され，第１のFETのソース電極（８）
は第３の入出力線路（５）に接続される。
一方，（11）は第２の電界効果トランジスタ（以下第２
のFETと略称する），（12）は第２のFETのドレイン電
極，（13）は第２のFETのソース電極，（14）は第２のF
ETのゲート電極である。
のFETと略称する），（12）は第２のFETのドレイン電
極，（13）は第２のFETのソース電極，（14）は第２のF
ETのゲート電極である。
第２のFETのドレイン電極（12）は上記接続点（10）か
ら概略1/4波長の位置の第２の入出力線路（４）に接続
され，第２のFETのソース電極（13）は地導体（２）に
接地される。この第２図の構成では，バイアスホール
（15）を介して接地した例を示している。
ら概略1/4波長の位置の第２の入出力線路（４）に接続
され，第２のFETのソース電極（13）は地導体（２）に
接地される。この第２図の構成では，バイアスホール
（15）を介して接地した例を示している。
さらに，第１のFETのゲート電極（９），および第２のF
ETのゲート電極（14）には，それぞれマイクロストリッ
プ線路より成るバイアス回路（16）を介して第１のバイ
アス端子（17）および第２のバイアス端子（18）からバ
イアス電圧が印加される。バアイス回路（16）は1/4波
長の長さを有するバイアス用高インピーダンス線路（1
9），同じく1/4波長の長さを有するバイアス用低インピ
ーダンス線路（20）およびバイアス用高インピーダンス
線路（19）とバイアス用低インピーダンス線路（20）の
接続点と第１のバイアス端子（17），第２のバイアス端
子（18）それぞれを結ぶバイアス端子接続線路（21）と
から成る。また，第１のFETのドレイン電極（７）およ
び第２のFETのドレイン電極（12）を直流的に接地電位
とするために1/4波長の長さの第１の接地用高インピー
ダンス線路（22）の一端を第２の入出力線路（４）に接
続し，他の一端をバイアホール（15）に接続している。
同様に第１のFETのソース電極（８）を直流的に接地電
位とするために,1/4波長の長さを有する第２の接地用高
インピーダンス線路（23）の一端を第３の２入出力線路
（５）に接続し，他の一端をバイアホール（15）に接続
している。さらに図中（24），（25），（26）はそれぞ
れ第1,第2,第３の入出力端子を示している。
ETのゲート電極（14）には，それぞれマイクロストリッ
プ線路より成るバイアス回路（16）を介して第１のバイ
アス端子（17）および第２のバイアス端子（18）からバ
イアス電圧が印加される。バアイス回路（16）は1/4波
長の長さを有するバイアス用高インピーダンス線路（1
9），同じく1/4波長の長さを有するバイアス用低インピ
ーダンス線路（20）およびバイアス用高インピーダンス
線路（19）とバイアス用低インピーダンス線路（20）の
接続点と第１のバイアス端子（17），第２のバイアス端
子（18）それぞれを結ぶバイアス端子接続線路（21）と
から成る。また，第１のFETのドレイン電極（７）およ
び第２のFETのドレイン電極（12）を直流的に接地電位
とするために1/4波長の長さの第１の接地用高インピー
ダンス線路（22）の一端を第２の入出力線路（４）に接
続し，他の一端をバイアホール（15）に接続している。
同様に第１のFETのソース電極（８）を直流的に接地電
位とするために,1/4波長の長さを有する第２の接地用高
インピーダンス線路（23）の一端を第３の２入出力線路
（５）に接続し，他の一端をバイアホール（15）に接続
している。さらに図中（24），（25），（26）はそれぞ
れ第1,第2,第３の入出力端子を示している。
次に動作について説明する。
第３図は，第２図に示した従来のマイクロ波半導体スイ
ッチの動作説明をするための等価回路図である。この第
３図を用いて行なう動作説明においては，まず，第１の
入出力端子（24）から低電力レベルのマイクロ波が入射
した場合，ついで数Ｗ程度の大電力レベルのマイクロ波
が入射した場合に分けて動作説明を行なう。
ッチの動作説明をするための等価回路図である。この第
３図を用いて行なう動作説明においては，まず，第１の
入出力端子（24）から低電力レベルのマイクロ波が入射
した場合，ついで数Ｗ程度の大電力レベルのマイクロ波
が入射した場合に分けて動作説明を行なう。
まず，第１の入出力端子（24）から低電力レベルのマイ
クロ波が入射し第２の入出力端子（25）へ低損失で伝搬
していくスイツチ状態を考える。これを便宜上受信状態
と称す。
クロ波が入射し第２の入出力端子（25）へ低損失で伝搬
していくスイツチ状態を考える。これを便宜上受信状態
と称す。
この状態においては，第1,第２のバイアス端子（17），
（18）にはFETのピンチオフ電圧Vpより小さい負のバイ
アス電圧VBIASが印加され第1,第２のFET（６），（11）
は高インピーダンスを呈する。そのため，接続点（10）
から第３の入出力端子（26）側を見たインピーダンスは
高くなり，第１の入出力端子（24）から入射したマイク
ロ波は第１の入出力線路（３）から第２の入出力線路
（４）へ伝搬する。さらに，第２の入出力線路（４）へ
並列に接続された第２のFET（11）も高インピーダンス
を呈するため伝搬するマイクロ波への影響は少ない。
（18）にはFETのピンチオフ電圧Vpより小さい負のバイ
アス電圧VBIASが印加され第1,第２のFET（６），（11）
は高インピーダンスを呈する。そのため，接続点（10）
から第３の入出力端子（26）側を見たインピーダンスは
高くなり，第１の入出力端子（24）から入射したマイク
ロ波は第１の入出力線路（３）から第２の入出力線路
（４）へ伝搬する。さらに，第２の入出力線路（４）へ
並列に接続された第２のFET（11）も高インピーダンス
を呈するため伝搬するマイクロ波への影響は少ない。
また，第１のFET（６）および第２のFET（11）の間隔は
約1/4波長に設定しているため微少反射は互いに打ち消
し合い，設計中心周波数においては，低反射・低損失な
性能となる。
約1/4波長に設定しているため微少反射は互いに打ち消
し合い，設計中心周波数においては，低反射・低損失な
性能となる。
つぎに，第１の入出力端子（24）から大電力レベルのマ
イクロ波が入射した場合を考える。この場合，第３の入
出力端子（26）へ低損失でマイクロ波が伝搬し，第２の
入出力端子（25）側へは遮断となるスイツチ状態であ
る。
イクロ波が入射した場合を考える。この場合，第３の入
出力端子（26）へ低損失でマイクロ波が伝搬し，第２の
入出力端子（25）側へは遮断となるスイツチ状態であ
る。
この状態を便宜上，送信状態と称す。
この状態においては，第1,第２のバイアス端子（17），
（18）には接地電位に等しい0Vのゲートバイアス電圧が
印加され第1,第２のFET（16），（17）は低インピーダ
ンスを呈する。ここで，第１の入出力線路（３）と第２
の入出力線路（４）の接続点（10）と第２のFET（11）
の間隔は約1/4波長に設定しているため，接続点（10）
から第２の入出力端子（25）側を見たインピーダンスは
開放状態に近い高インピーダンスとなる。一方第１のFE
T（６）は低インピーダンスとなるため接続点（10）か
ら第３の入出力端子（26）側を見たインピーダンスは第
３の入出力線路（５）の特性インピーダンス（これは負
荷インピーダヲスに等しい）となる。したがつて第１の
入出力端子（24）から入射した大電力レベルのマイクロ
波は，第１の入出力線路（３），第１のFET（６）を通
過し，第３の入出力線路を伝搬して第３の入出力端子
（26）へ現われる。この状態において尖頭電力Ｐワツト
のマイクロ波が入射した場合を考える。このとき，第１
および第２のFET（６），（11）に流れる尖頭RF電流Ｉ
は等しく，次の（１）式で与えられる。
（18）には接地電位に等しい0Vのゲートバイアス電圧が
印加され第1,第２のFET（16），（17）は低インピーダ
ンスを呈する。ここで，第１の入出力線路（３）と第２
の入出力線路（４）の接続点（10）と第２のFET（11）
の間隔は約1/4波長に設定しているため，接続点（10）
から第２の入出力端子（25）側を見たインピーダンスは
開放状態に近い高インピーダンスとなる。一方第１のFE
T（６）は低インピーダンスとなるため接続点（10）か
ら第３の入出力端子（26）側を見たインピーダンスは第
３の入出力線路（５）の特性インピーダンス（これは負
荷インピーダヲスに等しい）となる。したがつて第１の
入出力端子（24）から入射した大電力レベルのマイクロ
波は，第１の入出力線路（３），第１のFET（６）を通
過し，第３の入出力線路を伝搬して第３の入出力端子
（26）へ現われる。この状態において尖頭電力Ｐワツト
のマイクロ波が入射した場合を考える。このとき，第１
および第２のFET（６），（11）に流れる尖頭RF電流Ｉ
は等しく，次の（１）式で与えられる。
ここでZoは電源インピーダンス，Rdsは第１および第２
のFET（６），（11）のドレインソース間抵抗である。
のFET（６），（11）のドレインソース間抵抗である。
例えば入力尖頭電力として5W,Zo＝50Ω，Rds＝2.5Ωと
すると（１）式より尖頭RF電流Ｉは約0.43A,第１および
第２のFET（６），（11）のドレイン・ソース電極間に
加わる尖頭RF電圧は約1.1Vとなる。このとき，ゲート・
ドレインおよびゲート・ソース電極間に加わる尖頭RF電
圧は0.55Vとなる。これは，ゲートに順方向の整流電流
が流れはじめるビルトレン電圧に近く，Rdsが大きくな
つた場合には大きな順方向電流がゲートに流れ,FETを破
損するという恐れがある。
すると（１）式より尖頭RF電流Ｉは約0.43A,第１および
第２のFET（６），（11）のドレイン・ソース電極間に
加わる尖頭RF電圧は約1.1Vとなる。このとき，ゲート・
ドレインおよびゲート・ソース電極間に加わる尖頭RF電
圧は0.55Vとなる。これは，ゲートに順方向の整流電流
が流れはじめるビルトレン電圧に近く，Rdsが大きくな
つた場合には大きな順方向電流がゲートに流れ,FETを破
損するという恐れがある。
この現象を第４図，第５図を用いて説明する。
第４図はスイッチに用いるFETの断面構造を示す図であ
る。
る。
図中，（27）はソース電極，（28）はゲート電極，（2
9）はドレイン電極，（30）は活性層，（31）はバツフ
ア層，（32）は空乏層，（33）はインダクタであり直流
的に上記電極を接地しRF的には高インピーダンスを呈す
る役目を持つ。今マイクロ波が入射しソース電極（27）
とドレイン電極（29）間に図中矢印で示すRF電流Idsが
流れたとする。
9）はドレイン電極，（30）は活性層，（31）はバツフ
ア層，（32）は空乏層，（33）はインダクタであり直流
的に上記電極を接地しRF的には高インピーダンスを呈す
る役目を持つ。今マイクロ波が入射しソース電極（27）
とドレイン電極（29）間に図中矢印で示すRF電流Idsが
流れたとする。
このときのドレイン・ソース間の電圧Vdsと，Idsの関係
は第５図に示すようにVdsが約±1.0Vまではほぼ直線的
な関係を示し，それ以上ではIdsが飽和し，Rdsが増加す
る。また，Vdsが約±1.0Vまではゲートの整流電流（I
g）が流れないが，この電圧を越えると急激に大きな整
流電流が流れる。これは，ゲート電極（28）が，ドレイ
ン電極（29），ソース電極（27）の中間に位置している
ため，ゲート電極（28）とドレイン電極（29），ソース
電極（27）間にVdsの1/2の電圧差が生じ，これによりゲ
ート電極（28）からドレイン電極（29）間またはゲート
電極（28）からドレイン電極（29）間にゲート電流
Igd，Igsが流れるためである。
は第５図に示すようにVdsが約±1.0Vまではほぼ直線的
な関係を示し，それ以上ではIdsが飽和し，Rdsが増加す
る。また，Vdsが約±1.0Vまではゲートの整流電流（I
g）が流れないが，この電圧を越えると急激に大きな整
流電流が流れる。これは，ゲート電極（28）が，ドレイ
ン電極（29），ソース電極（27）の中間に位置している
ため，ゲート電極（28）とドレイン電極（29），ソース
電極（27）間にVdsの1/2の電圧差が生じ，これによりゲ
ート電極（28）からドレイン電極（29）間またはゲート
電極（28）からドレイン電極（29）間にゲート電流
Igd，Igsが流れるためである。
従来のマイクロ波半導体スイッチは以上のように構成さ
れているので，許容入力電力を大きくするにはIdssを大
きくし，かつFETのゲート幅を拡大してドレイン・ソー
ス間の抵抗Rdsを小さくする必要がある。そうすると,FE
Tが大きくなり，第２の入出力線路（４）と接地点まで
の距離が長くなるため短絡状態が得られなくなり送信状
態において十分なアイソレーシヨンが得られなくなる。
そのため受信用増幅器などが接続される第２の入出力端
子（25）へ大電力が漏れ込み受信用増幅器を破損する問
題があつた。
れているので，許容入力電力を大きくするにはIdssを大
きくし，かつFETのゲート幅を拡大してドレイン・ソー
ス間の抵抗Rdsを小さくする必要がある。そうすると,FE
Tが大きくなり，第２の入出力線路（４）と接地点まで
の距離が長くなるため短絡状態が得られなくなり送信状
態において十分なアイソレーシヨンが得られなくなる。
そのため受信用増幅器などが接続される第２の入出力端
子（25）へ大電力が漏れ込み受信用増幅器を破損する問
題があつた。
また,FETのゲート幅を拡大するピンチオフ状態における
FETのドレイン・ソース間容量Cdsが増大し，ピンチオフ
電圧がバイアス電圧として印加された場合においてもFE
Tが十分大きなインピーダンスとならない。そのため受
信状態においてスイッチの損失が増大し，かつ，アイソ
レーシヨンが減少するという問題があつた。
FETのドレイン・ソース間容量Cdsが増大し，ピンチオフ
電圧がバイアス電圧として印加された場合においてもFE
Tが十分大きなインピーダンスとならない。そのため受
信状態においてスイッチの損失が増大し，かつ，アイソ
レーシヨンが減少するという問題があつた。
この発明は上記のような問題点を解消するためになされ
たものでマイクロ波半導体スイツチの大電力化と低損
失，高アイソレーシヨン化を目的とする。
たものでマイクロ波半導体スイツチの大電力化と低損
失，高アイソレーシヨン化を目的とする。
この発明に係るマイクロ波半導体スイッチは、半導体基
板に第１、第２の電界効果トランジスタ、マイクロスト
リップ線路からなる第１の入出力線路、上記第１の入出
力線路に接続された第２の入出力線路、および第３の入
出力線路を形成し、上記第１の入出力線路と第２の入出
力線路の接続点の近傍において、上記接続点と第３の入
出力線路とに直列にそれぞれ上記第１の電界効果トラン
ジスタのドレイン電極とソース電極を接続し、上記接続
点から概要1/4波長の距離の第２の入出力線路の位置に
おいて、上記第２の入出力線路に並列に、ソース電極を
接地した第２の電界効果トランジスタのドレイン電極を
接続し、上記第１、第２の電界効果トランジスタそれぞ
れのドレイン電極とソース電極をそれぞれ第１、第２の
インダクタ用線路で接続し、上記第１、第２の電界効果
トランジスタのゲート電極に印加するバイアス電圧を変
えることによりマイクロストリップ線路を伝搬するマイ
クロ波の伝搬往路を上記第１の入出力線路から上記第２
の入出力線路、または上記第３の入出力線路へと切り換
えるマイクロ波半導体スイッチにおいて、 上記第１、第２の電界効果トランジスタのゲート電極を
ドレイン電極及びソース電極と直交する方向に折り返す
ように折り曲げて形成し、 上記第１の入出力線路と第２の入出力線路の接続点を、
第１の入出力線路と第２の入出力線路の少なくとも第１
の電界効果トランジスタのドレイン電極に接続された位
置の近傍の部分のそれぞれを、互いに逆方向から第１の
電界効果トランジスタのゲート電極の折曲方向に対し斜
交させるとともに、この折曲方向にくさび形の切り込み
を有する線路形状とし、 上記第２の入出力線路を、第２の入出力線路の少なくと
も第２の電界効果トランジスタのドレイン電極に接続さ
れた位置の前後の部分のそれぞれを、互いに逆方向から
第２の電界効果トランジスタのゲート電極の折曲方向に
対し斜交させるとともに、この折曲方向にくさび形の切
り込みを有する線路形状としたものである。
板に第１、第２の電界効果トランジスタ、マイクロスト
リップ線路からなる第１の入出力線路、上記第１の入出
力線路に接続された第２の入出力線路、および第３の入
出力線路を形成し、上記第１の入出力線路と第２の入出
力線路の接続点の近傍において、上記接続点と第３の入
出力線路とに直列にそれぞれ上記第１の電界効果トラン
ジスタのドレイン電極とソース電極を接続し、上記接続
点から概要1/4波長の距離の第２の入出力線路の位置に
おいて、上記第２の入出力線路に並列に、ソース電極を
接地した第２の電界効果トランジスタのドレイン電極を
接続し、上記第１、第２の電界効果トランジスタそれぞ
れのドレイン電極とソース電極をそれぞれ第１、第２の
インダクタ用線路で接続し、上記第１、第２の電界効果
トランジスタのゲート電極に印加するバイアス電圧を変
えることによりマイクロストリップ線路を伝搬するマイ
クロ波の伝搬往路を上記第１の入出力線路から上記第２
の入出力線路、または上記第３の入出力線路へと切り換
えるマイクロ波半導体スイッチにおいて、 上記第１、第２の電界効果トランジスタのゲート電極を
ドレイン電極及びソース電極と直交する方向に折り返す
ように折り曲げて形成し、 上記第１の入出力線路と第２の入出力線路の接続点を、
第１の入出力線路と第２の入出力線路の少なくとも第１
の電界効果トランジスタのドレイン電極に接続された位
置の近傍の部分のそれぞれを、互いに逆方向から第１の
電界効果トランジスタのゲート電極の折曲方向に対し斜
交させるとともに、この折曲方向にくさび形の切り込み
を有する線路形状とし、 上記第２の入出力線路を、第２の入出力線路の少なくと
も第２の電界効果トランジスタのドレイン電極に接続さ
れた位置の前後の部分のそれぞれを、互いに逆方向から
第２の電界効果トランジスタのゲート電極の折曲方向に
対し斜交させるとともに、この折曲方向にくさび形の切
り込みを有する線路形状としたものである。
また、上記において、第１の電界効果トランジスタの電
極形状と第２の電界効果トランジスタの電極形状を等し
くし、かつ第１の電界効果トランジスタのドレイン電極
とソース電極を接続する第１のインダクタ用線路と、第
２の電界効果トランジスタのドレイン電極とソース電極
を接続する第２のインダクタ用線路の形状を等しくした
ものである。
極形状と第２の電界効果トランジスタの電極形状を等し
くし、かつ第１の電界効果トランジスタのドレイン電極
とソース電極を接続する第１のインダクタ用線路と、第
２の電界効果トランジスタのドレイン電極とソース電極
を接続する第２のインダクタ用線路の形状を等しくした
ものである。
この発明におけるマイクロ波半導体スイッチでは、 第１、第２の電界効果トランジスタのゲート電極をドレ
イン電極及びソース電極と直交する方向に折り返すよう
に折り曲げて形成しゲート幅を拡大したので、ドレイン
・ソース間のRF電流を大きくし、抵抗を小さくしてゲー
トに大きな順方向電流が流れるのを防ぐ。
イン電極及びソース電極と直交する方向に折り返すよう
に折り曲げて形成しゲート幅を拡大したので、ドレイン
・ソース間のRF電流を大きくし、抵抗を小さくしてゲー
トに大きな順方向電流が流れるのを防ぐ。
また、第１の入出力線路と第２の入出力線路の接続点
を、第１の入出力線路と第２の入出力線路の少なくとも
第１の電界効果トランジスタのドレイン電極に接続され
た位置の近傍の部分のそれぞれを、互いに逆方向から第
１の電界効果トランジスタのゲート電極の折曲方向に対
し斜交させるとともに、この折曲方向にくさび形の切り
込みを有する線路形状とし、 上記第２の入出力線路を、第２の入出力線路の少なくと
も第２の電界効果トランジスタのドレイン電極に接続さ
れた位置の前後の部分のそれぞれを、互いに逆方向から
第２の電界効果トランジスタのゲート電極の折曲方向に
対し斜交させるとともに、この折曲方向にくさび形の切
り込みを有する線路形状としたので、第１、第２の電界
効果トランジスタのドレイン・ソース間を低インピーダ
ンスとし、ソース電極を接地した場合に、第１の入出力
線路および第２の入出力線路を流れるRF電流の進行方向
にそれぞれ第１、第２の電界効果トランジスタが接続配
置されるため、第１の入出力線路の第１の電界効果トラ
ンジスタのドレイン電極に接続された位置および第２の
入出力線路の第２の電界効果トランジスタのドレイン電
極に接続された位置をより完全な短絡状態とする。
を、第１の入出力線路と第２の入出力線路の少なくとも
第１の電界効果トランジスタのドレイン電極に接続され
た位置の近傍の部分のそれぞれを、互いに逆方向から第
１の電界効果トランジスタのゲート電極の折曲方向に対
し斜交させるとともに、この折曲方向にくさび形の切り
込みを有する線路形状とし、 上記第２の入出力線路を、第２の入出力線路の少なくと
も第２の電界効果トランジスタのドレイン電極に接続さ
れた位置の前後の部分のそれぞれを、互いに逆方向から
第２の電界効果トランジスタのゲート電極の折曲方向に
対し斜交させるとともに、この折曲方向にくさび形の切
り込みを有する線路形状としたので、第１、第２の電界
効果トランジスタのドレイン・ソース間を低インピーダ
ンスとし、ソース電極を接地した場合に、第１の入出力
線路および第２の入出力線路を流れるRF電流の進行方向
にそれぞれ第１、第２の電界効果トランジスタが接続配
置されるため、第１の入出力線路の第１の電界効果トラ
ンジスタのドレイン電極に接続された位置および第２の
入出力線路の第２の電界効果トランジスタのドレイン電
極に接続された位置をより完全な短絡状態とする。
また、第１の電界効果トランジスタの電極形状と第２の
電界効果トランジスタの電極形状を等しくし、かつ第１
の電界効果トランジスタのドレイン電極とソース電極を
接続する第１のインダクタ用線路と、第２の電界効果ト
ランジスタのドレイン電極とソース電極を接続する第２
のインダクタ用線路の形状を等しくしたことにより、直
列接続用FETを同一特性の電界効果トランジスタで共通
化する。
電界効果トランジスタの電極形状を等しくし、かつ第１
の電界効果トランジスタのドレイン電極とソース電極を
接続する第１のインダクタ用線路と、第２の電界効果ト
ランジスタのドレイン電極とソース電極を接続する第２
のインダクタ用線路の形状を等しくしたことにより、直
列接続用FETを同一特性の電界効果トランジスタで共通
化する。
以下この発明の一実施例を図について説明する。
第１図は，この発明の一実施例の構造を示した図であ
る。
る。
第１のFET（６）および第２のFET（11）はゲート幅を広
くするためドレイン電極及びソース電極に直交する方向
に折り返すように折り曲げて配置した形状の第１および
第２のFETのゲート電極（９），（14）を持ち，第１のF
ETのドレイン電極（７），第１のFETのソース電極
（８）間には第１のインダクタ線路（27）が，また第２
のFETのドレイン電極（12），第２のFETのソース電極
（13）間には第２のインダクタ線路（28）が接続されて
いる。
くするためドレイン電極及びソース電極に直交する方向
に折り返すように折り曲げて配置した形状の第１および
第２のFETのゲート電極（９），（14）を持ち，第１のF
ETのドレイン電極（７），第１のFETのソース電極
（８）間には第１のインダクタ線路（27）が，また第２
のFETのドレイン電極（12），第２のFETのソース電極
（13）間には第２のインダクタ線路（28）が接続されて
いる。
また，第１のFET（６）については折り曲げ形状のゲー
ト電極の長手方向、すなわち折曲方向に対し、斜交する
角度を持つて，それぞれ第１の入出力線路（３），第２
の入出力線路（４）が接続点（10）で接続され，同じく
接続点（10）において第１のFETのドレイン電極（７）
が接続される。一方，第２のFET（11）については，折
り曲げ形状のゲート電極の折曲方向に対し互いに逆方向
から斜交する角度を持つた第２の入出力線路（４）と第
２のFETのドレイン電極（12）が上記接続点（10）から
概略1/4波長の位置で接続される。
ト電極の長手方向、すなわち折曲方向に対し、斜交する
角度を持つて，それぞれ第１の入出力線路（３），第２
の入出力線路（４）が接続点（10）で接続され，同じく
接続点（10）において第１のFETのドレイン電極（７）
が接続される。一方，第２のFET（11）については，折
り曲げ形状のゲート電極の折曲方向に対し互いに逆方向
から斜交する角度を持つた第２の入出力線路（４）と第
２のFETのドレイン電極（12）が上記接続点（10）から
概略1/4波長の位置で接続される。
さらに，第１のFETのゲート電極（９），第２のFETのゲ
ート電極（14）には，それぞれ第１のバイアス抵抗（2
9），第２のバイアス抵抗（30）の一端が接続される。
ート電極（14）には，それぞれ第１のバイアス抵抗（2
9），第２のバイアス抵抗（30）の一端が接続される。
これらバイアス抵抗の抵抗値は半導体基板に成長あるい
は注入した活性層のキヤリア濃度，厚み，面積を適切に
選定することにより数ＫΩに設定する。また，上記第１
および第２のバイアス抵抗（29），（30）の他の一端は
半導体基板上に構成したキヤパシタ（31）の一方の電極
に接続され，さらにこの電極と共通バイアス端子（32）
とを接続するバイアス用線路（33）が設けられる。上記
キヤパシタ（31）の他の一方の電極はバイアホール（1
5）に接続され接地されている。
は注入した活性層のキヤリア濃度，厚み，面積を適切に
選定することにより数ＫΩに設定する。また，上記第１
および第２のバイアス抵抗（29），（30）の他の一端は
半導体基板上に構成したキヤパシタ（31）の一方の電極
に接続され，さらにこの電極と共通バイアス端子（32）
とを接続するバイアス用線路（33）が設けられる。上記
キヤパシタ（31）の他の一方の電極はバイアホール（1
5）に接続され接地されている。
次にこの発明の作用，動作説明を行なう。
まず，送信状態では，共通バイアス端子を接地電位（0
V）にする。
V）にする。
第１および第２のFET（６），（11）のドレイン・ソー
ス電極はそれぞれ直流的に導通しているため，バイアホ
ール（15）により，ともに直流的に接地電位となり,FET
のドレイン・ソース間は低インピーダンスを呈する。入
力電力レベルとに5W程度を考える。前述のように0.5A近
いRF電流が流れるためFETのIdssを大ききする目的で折
り曲げ形ゲートを採用し総ゲート幅を0.2〜0.3mに拡大
してある。これによりFETの面積が大きくなるため，第
２のFET（11）のバイアホール（15）までの距離が極力
短かくなるよう，第２の入出力線路（４）に斜交部を設
け，この斜交部に形成されるコーナ部に第２のFETのド
レイン電極（12）を接続した。
ス電極はそれぞれ直流的に導通しているため，バイアホ
ール（15）により，ともに直流的に接地電位となり,FET
のドレイン・ソース間は低インピーダンスを呈する。入
力電力レベルとに5W程度を考える。前述のように0.5A近
いRF電流が流れるためFETのIdssを大ききする目的で折
り曲げ形ゲートを採用し総ゲート幅を0.2〜0.3mに拡大
してある。これによりFETの面積が大きくなるため，第
２のFET（11）のバイアホール（15）までの距離が極力
短かくなるよう，第２の入出力線路（４）に斜交部を設
け，この斜交部に形成されるコーナ部に第２のFETのド
レイン電極（12）を接続した。
また，この構造は第２の入出力線路（４）を流れるRF電
流の進行方向に第２のFET（11）があるためRF電流は，
第２のFET（11）の影響を強くうけ，第２のFET（11）の
ドレイン・ソース間が低インピーダンスでかつソース電
極が接地されているため大きな反射を生じ高アイソレー
シヨンが得られる。この構成により総ゲート長約0.3mm
のFETでＸ帯において18dB以上の高アイソレーシヨンが
得られる。
流の進行方向に第２のFET（11）があるためRF電流は，
第２のFET（11）の影響を強くうけ，第２のFET（11）の
ドレイン・ソース間が低インピーダンスでかつソース電
極が接地されているため大きな反射を生じ高アイソレー
シヨンが得られる。この構成により総ゲート長約0.3mm
のFETでＸ帯において18dB以上の高アイソレーシヨンが
得られる。
また，大電力入射時に流れるゲート整流電流はゲート電
極に接続された第１のバイアス抵抗（29），第２のバイ
アス抵抗（30）により負の電圧が生じるため増加を抑え
ることができ,FETの破損，劣化を防ぐことができる。
極に接続された第１のバイアス抵抗（29），第２のバイ
アス抵抗（30）により負の電圧が生じるため増加を抑え
ることができ,FETの破損，劣化を防ぐことができる。
例えば入射電力5Wの場合ゲートのRF電圧は約0.55Vにな
る。バイアス抵抗を挿入しない従来の構成では整流電流
として100MA流れるとすると，バアイス抵抗として3KΩ
の抵抗を用いた場合ゲート電圧は約0.3V下がり整流電流
を100μＡ以下に下げる方向に抵抗が作用する。
る。バイアス抵抗を挿入しない従来の構成では整流電流
として100MA流れるとすると，バアイス抵抗として3KΩ
の抵抗を用いた場合ゲート電圧は約0.3V下がり整流電流
を100μＡ以下に下げる方向に抵抗が作用する。
さらに，従来の分布定数回路で構成したバイアス回路に
比較し抵抗およびキヤパシタ（31）で構成したバイアス
回路は占有面積を小さくでき，チツプを小形にできる利
点がある。
比較し抵抗およびキヤパシタ（31）で構成したバイアス
回路は占有面積を小さくでき，チツプを小形にできる利
点がある。
次に受信状態では，共通バイアス端子（32）より第1,第
２のバイアス用抵抗（29），（30）を介し，第１および
第２のFETのゲート電極（９），（14）にピンチオフ電
圧以下のバイアス電圧が印加される。
２のバイアス用抵抗（29），（30）を介し，第１および
第２のFETのゲート電極（９），（14）にピンチオフ電
圧以下のバイアス電圧が印加される。
この状態ではFETのドレイン・ソース間インピーダンス
間容量性を示すが総ゲート幅が大きいため，ドレイン・
ソース間容量も大きくなる。
間容量性を示すが総ゲート幅が大きいため，ドレイン・
ソース間容量も大きくなる。
第１および第２のFET（６），（11）のドレイン・ソー
ス間に接続された第１および第２のインダクタ用線路
は，このドレイン・ソース間容量と並列共振する長さに
設定してあるため，ドレイン・ソース間は高インピーダ
ンスを呈する。
ス間に接続された第１および第２のインダクタ用線路
は，このドレイン・ソース間容量と並列共振する長さに
設定してあるため，ドレイン・ソース間は高インピーダ
ンスを呈する。
そのため，受信状態では第１の入出力端子（24）から入
射した低電力レベルのマイクロ波は，第１のFET（６）
ついで第２のFET（11）の影響をわずかしか受けずに第
２の入出力端子（25）に現われ，低損失性能が得られ
る。
射した低電力レベルのマイクロ波は，第１のFET（６）
ついで第２のFET（11）の影響をわずかしか受けずに第
２の入出力端子（25）に現われ，低損失性能が得られ
る。
上記実施例においては第1,第２のFETのゲート電極
（９），（14）の長手方向方向に対し，斜交する角度で
対象に入出力線路を配置する構成を採用しているため，
第１および第２のFET（６），（11）を近傍に配置する
ことができる。これにより１つのキヤパシタ（31）を共
通のRF接地とに使え，かつ,1つのバイアス端子を共通に
使うことができるためチツプの小形化，外部バイアス配
線回路の簡易化に効果がある。
（９），（14）の長手方向方向に対し，斜交する角度で
対象に入出力線路を配置する構成を採用しているため，
第１および第２のFET（６），（11）を近傍に配置する
ことができる。これにより１つのキヤパシタ（31）を共
通のRF接地とに使え，かつ,1つのバイアス端子を共通に
使うことができるためチツプの小形化，外部バイアス配
線回路の簡易化に効果がある。
さらに上記構成を採用しているため第１および第２のFE
T（７），（12）の電極形状およびこれらFETに接続する
第１および第２のインダクタ用線路（27），（28）の形
状をそれぞれ等しくすることができる。
T（７），（12）の電極形状およびこれらFETに接続する
第１および第２のインダクタ用線路（27），（28）の形
状をそれぞれ等しくすることができる。
これにより，同一特性のFETを直列接続用FET,並列接続
用FETに用いることができるためスイッチ用FETおよびス
イッチ開発に要する費用，期間，製造時の検査工程を短
縮できる。
用FETに用いることができるためスイッチ用FETおよびス
イッチ開発に要する費用，期間，製造時の検査工程を短
縮できる。
以上のように，請求項１の発明によれば，第1,第２の電
界効果トランジスタのドレイン・ソース間を低インピー
ダンスとし，ソース電極を接地した送信状態において，
より完全な短絡状態を得られ，高アイソレーションを有
するマイクロ波半導体スイッチを得られる効果がある。
また，請求項２の発明によれば，直列接続用FETと並列
接続用FETを同一特性の電界効果トランジスタで共通化
でき，マイクロ波半導体スイッチの開発・製造などを容
易にする効果がある。
界効果トランジスタのドレイン・ソース間を低インピー
ダンスとし，ソース電極を接地した送信状態において，
より完全な短絡状態を得られ，高アイソレーションを有
するマイクロ波半導体スイッチを得られる効果がある。
また，請求項２の発明によれば，直列接続用FETと並列
接続用FETを同一特性の電界効果トランジスタで共通化
でき，マイクロ波半導体スイッチの開発・製造などを容
易にする効果がある。
第１図はこの発明の実施例によるマイクロ波半導体スイ
ッチの構造を示し，（ａ）は平面図，（ｂ）は正面図，
第２図は従来のマイクロ波半導体スイッチの構造を示
し，（ａ）は平面図，（ｂ）は正面図，第３図は第２図
の等価回路図，第４図はスイッチ送信状態のFETの断面
図，第５図は第４図に示したFETに流れる電流とFETに加
わる電圧との関係を示す特性図である。 図中（１）は半導体基板，（２）は地導体，（３）は第
１の入出力線路，（４）は第２の入出力線路，（５）は
第３の入出力線路，（６）は第１の電界効果トランジス
タ，（７）は第１の電界効果トランジスタのドレイン電
極，（８）は第１の電界効果トランジスタのソース電
極，（９）は第１の電界効果トランジスタのゲート電
極，（10）は接続点，（11）は第２の電界効果トランジ
スタ，（12）は第２の電界効果トランジスタのドレイン
電極，（13）は第２の電界効果トランジスタのソース電
極，（14）は第２の電界効果トランジスタのゲート電
極，（15）はバイアホール，（24）は第１の入出力端
子，（25）は第２の入出力端子，（26）は第３の入出力
端子，（27）は第１のインダクタ用線路，（28）は第２
のインダクタ用線路，（29）は第１のバイアス抵抗，
（30）は第２のバイアス抵抗，（31）はキヤパシタ，
（32）はバイアス端子，（33）はバイアス用線路であ
る。 なお図中，同一符号は同一又は相当部分を示す。
ッチの構造を示し，（ａ）は平面図，（ｂ）は正面図，
第２図は従来のマイクロ波半導体スイッチの構造を示
し，（ａ）は平面図，（ｂ）は正面図，第３図は第２図
の等価回路図，第４図はスイッチ送信状態のFETの断面
図，第５図は第４図に示したFETに流れる電流とFETに加
わる電圧との関係を示す特性図である。 図中（１）は半導体基板，（２）は地導体，（３）は第
１の入出力線路，（４）は第２の入出力線路，（５）は
第３の入出力線路，（６）は第１の電界効果トランジス
タ，（７）は第１の電界効果トランジスタのドレイン電
極，（８）は第１の電界効果トランジスタのソース電
極，（９）は第１の電界効果トランジスタのゲート電
極，（10）は接続点，（11）は第２の電界効果トランジ
スタ，（12）は第２の電界効果トランジスタのドレイン
電極，（13）は第２の電界効果トランジスタのソース電
極，（14）は第２の電界効果トランジスタのゲート電
極，（15）はバイアホール，（24）は第１の入出力端
子，（25）は第２の入出力端子，（26）は第３の入出力
端子，（27）は第１のインダクタ用線路，（28）は第２
のインダクタ用線路，（29）は第１のバイアス抵抗，
（30）は第２のバイアス抵抗，（31）はキヤパシタ，
（32）はバイアス端子，（33）はバイアス用線路であ
る。 なお図中，同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】半導体基板に第１、第２の電界効果トラン
ジスタ、マイクロストリップ線路からなる第１の入出力
線路、上記第１の入出力線路に接続された第２の入出力
線路、および第３の入出力線路を形成し、上記第１の入
出力線路と第２の入出力線路の接続点の近傍において、
上記接続点と第３の入出力線路とに直列にそれぞれ上記
第１の電界効果トランジスタのドレイン電極とソース電
極を接続し、上記接続点から概要1/4波長の距離の第２
の入出力線路の位置において、上記第２の入出力線路に
並列に、ソース電極を接地した第２の電界効果トランジ
スタのドレイン電極を接続し、上記第１、第２の電界効
果トランジスタそれぞれのドレイン電極とソース電極を
それぞれ第１、第２のインダクタ用線路で接続し、上記
第１、第２の電界効果トランジスタのゲート電極に印加
するバイアス電圧を変えることによりマイクロストリッ
プ線路を伝搬するマイクロ波の伝搬往路を上記第１の入
出力線路から上記第２の入出力線路、または上記第３の
入出力線路へと切り換えるマイクロ波半導体スイッチに
おいて、 上記第１、第２の電界効果トランジスタのゲート電極を
ドレイン電極及びソース電極と直交する方向に折り返す
ように折り曲げて形成し、 上記第１の入出力線路と第２の入出力線路の接続点を、
第１の入出力線路と第２の入出力線路の少なくとも第１
の電界効果トランジスタのドレイン電極に接続された位
置の近傍の部分のそれぞれを、互いに逆方向から第１の
電界効果トランジスタのゲート電極の折曲方向に対し斜
交させるとともに、この折曲方向にくさび形の切り込み
を有する線路形状とし、 上記第２の入出力線路を、第２の入出力線路の少なくと
も第２の電界効果トランジスタのドレイン電極に接続さ
れた位置の前後の部分のそれぞれを、互いに逆方向から
第２の電界効果トランジスタのゲート電極の折曲方向に
対し斜交させるとともに、この折曲方向にくさび形の切
り込みを有する線路形状としたことを特徴とするマイク
ロ波半導体スイッチ。 - 【請求項２】第１の電界効果トランジスタの電極形状と
第２の電界効果トランジスタの電極形状を等しくし、か
つ第１の電界効果トランジスタのドレイン電極とソース
電極を接続する第１のインダクタ用線路と、第２の電界
効果トランジスタのドレイン電極とソース電極を接続す
る第２のインダクタ用線路の形状を等しくしたことを特
徴とする特許請求の範囲第１項記載のマイクロ波半導体
スイッチ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030105A JPH0777321B2 (ja) | 1987-02-12 | 1987-02-12 | マイクロ波半導体スイツチ |
| US07/045,627 US4789846A (en) | 1986-11-28 | 1987-05-01 | Microwave semiconductor switch |
| FR8706262A FR2607643B1 (fr) | 1986-11-28 | 1987-05-04 | Commutateur a semiconducteurs a micro-ondes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62030105A JPH0777321B2 (ja) | 1987-02-12 | 1987-02-12 | マイクロ波半導体スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63197101A JPS63197101A (ja) | 1988-08-16 |
| JPH0777321B2 true JPH0777321B2 (ja) | 1995-08-16 |
Family
ID=12294498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62030105A Expired - Lifetime JPH0777321B2 (ja) | 1986-11-28 | 1987-02-12 | マイクロ波半導体スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777321B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5117207A (en) * | 1990-07-30 | 1992-05-26 | Lockheed Sanders, Inc. | Monolithic microwave airbridge |
| JPH06232601A (ja) * | 1993-01-29 | 1994-08-19 | Mitsubishi Electric Corp | マイクロ波スイッチ回路 |
| JP2808082B2 (ja) * | 1994-08-25 | 1998-10-08 | 天龍製鋸株式会社 | 草払い機用円板カッター |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59166502U (ja) * | 1983-04-22 | 1984-11-08 | 三菱電機株式会社 | スイツチ装置 |
| JPS6072302A (ja) * | 1983-09-28 | 1985-04-24 | Mitsubishi Electric Corp | 半導体スイツチ |
-
1987
- 1987-02-12 JP JP62030105A patent/JPH0777321B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63197101A (ja) | 1988-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |