JP3417386B2 - 高周波スイッチ回路 - Google Patents
高周波スイッチ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、高周波スイッチ回
路に関し、特に、アンテナ切替回路等で用いられる多極
スイッチ回路において通過損失を低減する場合に好適な
高周波スイッチ回路に関する。
路に関し、特に、アンテナ切替回路等で用いられる多極
スイッチ回路において通過損失を低減する場合に好適な
高周波スイッチ回路に関する。
【０００２】
【従来の技術】従来、電界効果トランジスタ（ＦＥＴ）
の電極を分布定数線路と見なし、波長の短い周波数で効
果的なスイッチ特性を得る回路として、分布定数型ＦＥ
Ｔスイッチ回路が提案されている。
の電極を分布定数線路と見なし、波長の短い周波数で効
果的なスイッチ特性を得る回路として、分布定数型ＦＥ
Ｔスイッチ回路が提案されている。
【０００３】上記のＦＥＴを用いた半導体スイッチに関
する従来例としては、例えば特許第２９１０６８１号公
報に記載の技術が提案されている。同公報は、高い周波
数で広帯域に低挿入損失と高アイソレーションを同時に
満たすことを目的としたものであり、活性層の内側にあ
るゲート電極の幅及びそれを挟む第一のオーミック電極
と第二のオーミック電極の長さが、共にそれぞれ使用す
るマイクロ波あるいはミリ波の波長の少なくとも１／１
６以上の長さであることを特徴とする半導体装置が開示
されている。
する従来例としては、例えば特許第２９１０６８１号公
報に記載の技術が提案されている。同公報は、高い周波
数で広帯域に低挿入損失と高アイソレーションを同時に
満たすことを目的としたものであり、活性層の内側にあ
るゲート電極の幅及びそれを挟む第一のオーミック電極
と第二のオーミック電極の長さが、共にそれぞれ使用す
るマイクロ波あるいはミリ波の波長の少なくとも１／１
６以上の長さであることを特徴とする半導体装置が開示
されている。
【０００４】上記公報記載の半導体装置の等価回路は、
図５に示す如く、特性インピーダンスＺ、長さＬの伝送
線路が４１９1〜４１９n+1で示すように、第一の入出力
端子４１と第二の入出力端子４２の間にｎ＋１個（ｎは
２以上の整数）直列に接続され、且つ隣り合う伝送線路
間の共通接続点には、ソースが接地されているＦＥＴＱ
1〜Ｑnのドレインが接続されている。これらＦＥＴＱ1
〜Ｑnのゲートは共通接続されており、同じゲート電位
Ｖgとなるようにされている。即ち、この等価回路は、
ソースが接地されたＦＥＴと、そのＦＥＴのドレインに
一端が接続された伝送線路を単位回路とし、その単位回
路がｎ回路と一つの伝送線路とからなる。
図５に示す如く、特性インピーダンスＺ、長さＬの伝送
線路が４１９1〜４１９n+1で示すように、第一の入出力
端子４１と第二の入出力端子４２の間にｎ＋１個（ｎは
２以上の整数）直列に接続され、且つ隣り合う伝送線路
間の共通接続点には、ソースが接地されているＦＥＴＱ
1〜Ｑnのドレインが接続されている。これらＦＥＴＱ1
〜Ｑnのゲートは共通接続されており、同じゲート電位
Ｖgとなるようにされている。即ち、この等価回路は、
ソースが接地されたＦＥＴと、そのＦＥＴのドレインに
一端が接続された伝送線路を単位回路とし、その単位回
路がｎ回路と一つの伝送線路とからなる。
【０００５】また、上記公報記載の半導体装置は、図６
に示す如く、一本のゲート電極５２０と、それを挟んで
対向する一組のオーミック電極５２１及び５２２からな
るＦＥＴを有し、第一のオーミック電極５２１をバイア
ホール５２３によって接地し、これらを活性層５２４で
囲んだ構成としている。第二のオーミック電極５２２に
おいて、ゲート電極５２０に平行な方向の一端が第一の
入出力端子５１とされ、第一の入出力端子５１と反対側
の他端が第二の入出力端子５２とされており、マイクロ
波あるいはミリ波の信号が入出力される。活性層５２４
の内側にあるゲート電極５２０の長さ、及び第一のオー
ミック電極５２１、第二のオーミック電極５２２の長さ
が、それぞれ使用するマイクロ波あるいはミリ波の伝搬
波長の少なくとも１／１６以上の長さに設定されてい
る。
に示す如く、一本のゲート電極５２０と、それを挟んで
対向する一組のオーミック電極５２１及び５２２からな
るＦＥＴを有し、第一のオーミック電極５２１をバイア
ホール５２３によって接地し、これらを活性層５２４で
囲んだ構成としている。第二のオーミック電極５２２に
おいて、ゲート電極５２０に平行な方向の一端が第一の
入出力端子５１とされ、第一の入出力端子５１と反対側
の他端が第二の入出力端子５２とされており、マイクロ
波あるいはミリ波の信号が入出力される。活性層５２４
の内側にあるゲート電極５２０の長さ、及び第一のオー
ミック電極５２１、第二のオーミック電極５２２の長さ
が、それぞれ使用するマイクロ波あるいはミリ波の伝搬
波長の少なくとも１／１６以上の長さに設定されてい
る。
【０００６】また、上記の半導体スイッチに関する他の
従来例としては、例えば特開２０００−５８７６７号公
報に記載の技術が提案されている。同公報は、高いアイ
ソレーションを広帯域かつ低損失で得ることを目的とし
たものであり、ソース電極及びドレイン電極が、双方と
も接地されると共に所定方向において互いに配されてお
り、且つ、前記ゲート電極が、前記ソース電極及びドレ
イン電極の間に形成されてなる構造を備え、前記ゲート
電極の前記所定方向における両端には、夫々、当該半導
体スイッチの第一、第二の入出力端子が接続されること
を特徴とする半導体スイッチが開示されている。
従来例としては、例えば特開２０００−５８７６７号公
報に記載の技術が提案されている。同公報は、高いアイ
ソレーションを広帯域かつ低損失で得ることを目的とし
たものであり、ソース電極及びドレイン電極が、双方と
も接地されると共に所定方向において互いに配されてお
り、且つ、前記ゲート電極が、前記ソース電極及びドレ
イン電極の間に形成されてなる構造を備え、前記ゲート
電極の前記所定方向における両端には、夫々、当該半導
体スイッチの第一、第二の入出力端子が接続されること
を特徴とする半導体スイッチが開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来例においては次のような問題点があった。
た従来例においては次のような問題点があった。
【０００８】上記図５に示した分布定数型ＦＥＴスイッ
チ回路は、ＯＦＦ時でもリターンロスが３ｄＢ〜４ｄＢ
であり、ＳＰＤＴ（Single Pole Double Throu：単極双
投）スイッチを構成する場合は、通常、ＯＦＦポート側
のインピーダンスが影響する。そのため、ＯＮポートの
通過損失が増大するという問題があり、アンテナの切替
スイッチ等を構成するには問題があった。
チ回路は、ＯＦＦ時でもリターンロスが３ｄＢ〜４ｄＢ
であり、ＳＰＤＴ（Single Pole Double Throu：単極双
投）スイッチを構成する場合は、通常、ＯＦＦポート側
のインピーダンスが影響する。そのため、ＯＮポートの
通過損失が増大するという問題があり、アンテナの切替
スイッチ等を構成するには問題があった。
【０００９】本発明の目的は、ミリ波という高周波で適
した分布定数型ＦＥＴを用いたスイッチ回路をＳＰＤＴ
に用いることで、スイッチＯＮ時には少ない通過損失を
得ることができると共に、スイッチＯＦＦ時には高いア
イソレーションが期待できる高周波スイッチ回路を提供
するものである。
した分布定数型ＦＥＴを用いたスイッチ回路をＳＰＤＴ
に用いることで、スイッチＯＮ時には少ない通過損失を
得ることができると共に、スイッチＯＦＦ時には高いア
イソレーションが期待できる高周波スイッチ回路を提供
するものである。
【００１０】
【課題を解決するための手段】本発明は、少なくともミ
リ波を含む波長が短く高い周波数でスイッチ動作が可能
な高周波スイッチ回路において、伝送線路としてコプレ
ーナウェイブガイド線路を用い、第一の分布定数型ＦＥ
Ｔを前記コプレーナウェイブガイド線路の主信号ライン
とグランド線の間に並列接続し、第二の分布定数型ＦＥ
Ｔを前記コプレーナウェイブガイド線路のグランド線に
直列接続してなることを特徴とする。
リ波を含む波長が短く高い周波数でスイッチ動作が可能
な高周波スイッチ回路において、伝送線路としてコプレ
ーナウェイブガイド線路を用い、第一の分布定数型ＦＥ
Ｔを前記コプレーナウェイブガイド線路の主信号ライン
とグランド線の間に並列接続し、第二の分布定数型ＦＥ
Ｔを前記コプレーナウェイブガイド線路のグランド線に
直列接続してなることを特徴とする。
【００１１】また、上記高周波スイッチ回路を複数具備
し、各回路のＯＮするポートは、前記第二の分布定数型
ＦＥＴをＯＮとすると共に、前記第一の分布定数型ＦＥ
ＴをＯＦＦとし、各回路のＯＦＦするポートは、前記第
二の分布定数型ＦＥＴをＯＦＦとすると共に、前記第一
の分布定数型ＦＥＴをＯＮとすることを特徴とする。
し、各回路のＯＮするポートは、前記第二の分布定数型
ＦＥＴをＯＮとすると共に、前記第一の分布定数型ＦＥ
ＴをＯＦＦとし、各回路のＯＦＦするポートは、前記第
二の分布定数型ＦＥＴをＯＦＦとすると共に、前記第一
の分布定数型ＦＥＴをＯＮとすることを特徴とする。
【００１２】［作用］本発明の高周波スイッチ回路は、
ミリ波という高周波に適した分布定数型ＦＥＴと、信号
線路を接地導体で挟む構成によりコプレーナ線路を低イ
ンピーダンスとしたコプレーナウェイガイド線路とを用
いたスイッチ回路を、単極双投スイッチ回路に用いる。
そのため、スイッチＯＮ時には少ない通過損失を得るこ
とができると共に、スイッチＯＦＦ時には高いアイソレ
ーションが期待できる。
ミリ波という高周波に適した分布定数型ＦＥＴと、信号
線路を接地導体で挟む構成によりコプレーナ線路を低イ
ンピーダンスとしたコプレーナウェイガイド線路とを用
いたスイッチ回路を、単極双投スイッチ回路に用いる。
そのため、スイッチＯＮ時には少ない通過損失を得るこ
とができると共に、スイッチＯＦＦ時には高いアイソレ
ーションが期待できる。
【００１３】本発明の基本的な構成による単極双投スイ
ッチについて、図１を参照しつつ説明する。分布定数型
ＦＥＴを用いた高周波スイッチ回路は、図１に示す如
く、端子Port１から端子Port２或いはPort３に出力する
場合、また逆に端子Port２或いはPort３から個別に端子
Port１に出力する場合の両者共に用いることができる。
前者の例で説明すれば、本高周波スイッチ回路は、ＦＥ
Ｔ６１１，６２１、コプレーナウェイブガイド線路６１
８ａ，６１８ｃ，６２８ａ，６２８ｃ、抵抗６１４，６
２４、バイアス制御端子６１６，６２６を備えている。
ッチについて、図１を参照しつつ説明する。分布定数型
ＦＥＴを用いた高周波スイッチ回路は、図１に示す如
く、端子Port１から端子Port２或いはPort３に出力する
場合、また逆に端子Port２或いはPort３から個別に端子
Port１に出力する場合の両者共に用いることができる。
前者の例で説明すれば、本高周波スイッチ回路は、ＦＥ
Ｔ６１１，６２１、コプレーナウェイブガイド線路６１
８ａ，６１８ｃ，６２８ａ，６２８ｃ、抵抗６１４，６
２４、バイアス制御端子６１６，６２６を備えている。
【００１４】まず、入力端子Port１から出力端子Port２
に出力する場合には、制御端子６１６に−３Ｖを印加し
て、信号線路と接地電位と間のＦＥＴ６１１をオフとし
て、制御端子６２６に０Ｖを印加してＦＥＴ６２１をＯ
Ｎして伝送線路をショートし接地電位とする。これによ
り、出力端子Port３への漏れはなくなり、出力端子Port
２への伝送損失もほとんどなく、スルー状態となる。ま
た、入力端子Port１から出力端子Port３に出力する場合
には、制御端子６１６に０Ｖを印加して、ＦＥＴ６１１
をＯＮとして伝送線路をショートし接地電位とし、制御
端子６２６に−３Ｖを印加してＦＥＴ６２１をオフし
て、入力端子Port１から出力端子Port３への伝送による
伝送損失を小さく、出力端子Port２へのアイソレーショ
ンを大きくできる。
に出力する場合には、制御端子６１６に−３Ｖを印加し
て、信号線路と接地電位と間のＦＥＴ６１１をオフとし
て、制御端子６２６に０Ｖを印加してＦＥＴ６２１をＯ
Ｎして伝送線路をショートし接地電位とする。これによ
り、出力端子Port３への漏れはなくなり、出力端子Port
２への伝送損失もほとんどなく、スルー状態となる。ま
た、入力端子Port１から出力端子Port３に出力する場合
には、制御端子６１６に０Ｖを印加して、ＦＥＴ６１１
をＯＮとして伝送線路をショートし接地電位とし、制御
端子６２６に−３Ｖを印加してＦＥＴ６２１をオフし
て、入力端子Port１から出力端子Port３への伝送による
伝送損失を小さく、出力端子Port２へのアイソレーショ
ンを大きくできる。
【００１５】また、本発明の高周波スイッチ回路は、図
２を参照しつつ説明すれば、少なくともミリ波を含む波
長が短く高い周波数でスイッチ動作が可能な高周波スイ
ッチ回路において、伝送線路としてコプレーナウェイブ
ガイド線路（１，１８ａ，１８ｂ，１８ｃ，２８ａ，２
８ｂ，２８ｃ）を用い、第一の分布定数型ＦＥＴ（１
１，２１）を前記コプレーナウェイブガイド線路の主信
号ラインとグランド線の間に並列接続し、第二の分布定
数型ＦＥＴ（１２，１３，２２，２３）を前記コプレー
ナウェイブガイド線路のグランド線に直列接続してなる
ものである。
２を参照しつつ説明すれば、少なくともミリ波を含む波
長が短く高い周波数でスイッチ動作が可能な高周波スイ
ッチ回路において、伝送線路としてコプレーナウェイブ
ガイド線路（１，１８ａ，１８ｂ，１８ｃ，２８ａ，２
８ｂ，２８ｃ）を用い、第一の分布定数型ＦＥＴ（１
１，２１）を前記コプレーナウェイブガイド線路の主信
号ラインとグランド線の間に並列接続し、第二の分布定
数型ＦＥＴ（１２，１３，２２，２３）を前記コプレー
ナウェイブガイド線路のグランド線に直列接続してなる
ものである。
【００１６】
【発明の実施の形態】［第１実施形態］次に、本発明の
第１実施形態について図面を参照して詳細に説明する。
第１実施形態について図面を参照して詳細に説明する。
【００１７】（１）構成の説明
本発明の第１実施形態の高周波スイッチ回路は、図２及
び図３に示す如く、コプレーナウェイブガイド線路（以
下、ＣＰＷ線路）１，１８ａ，１８ｂ，１８ｃ，２８
ａ，２８ｂ，２８ｃ、ＦＥＴ１１，１２，１３，２１，
２２，２３、抵抗１４，１５，２４，２５、バイアス制
御端子１６，１７，２６，２７、ＰＯＲＴ１、ＰＯＲＴ
２、ＰＯＲＴ３を備えている。なお、図３において、図
２に示す符号と同一部分には同一符号を付している。ま
た、図３にはＣＰＷ線路の符号を省略している。また、
図３に示すように、ＰＯＲＴ１から伸びている信号線路
と並列に接地導体で挟む構成によりコプレーナ線路を形
成しており、このＣＰＷ線路が符号１に該当し、他のＣ
ＰＷ線路１８ａ，１８ｂ，１８ｃ，２８ａ，２８ｂ，２
８ｃについても、同様に形成されている。
び図３に示す如く、コプレーナウェイブガイド線路（以
下、ＣＰＷ線路）１，１８ａ，１８ｂ，１８ｃ，２８
ａ，２８ｂ，２８ｃ、ＦＥＴ１１，１２，１３，２１，
２２，２３、抵抗１４，１５，２４，２５、バイアス制
御端子１６，１７，２６，２７、ＰＯＲＴ１、ＰＯＲＴ
２、ＰＯＲＴ３を備えている。なお、図３において、図
２に示す符号と同一部分には同一符号を付している。ま
た、図３にはＣＰＷ線路の符号を省略している。また、
図３に示すように、ＰＯＲＴ１から伸びている信号線路
と並列に接地導体で挟む構成によりコプレーナ線路を形
成しており、このＣＰＷ線路が符号１に該当し、他のＣ
ＰＷ線路１８ａ，１８ｂ，１８ｃ，２８ａ，２８ｂ，２
８ｃについても、同様に形成されている。
【００１８】上記構成を詳述すると、入出力は、ＣＰＷ
線路１，１８ａ，１８ｂ，１８ｃ，２８ａ，２８ｂ，２
８ｃと呼ばれる伝送線路で構成し、中心の主信号ライン
の両脇にグランドラインを配置して高周波を伝送する。
ＦＥＴ１１，ＦＥＴ２１は、ＣＰＷ線路１，１８ａ，１
８ｂ，１８ｃ，２８ａ，２８ｂ，２８ｃの主信号ライン
と、グランド線の間に並列接続するように配置し、ＦＥ
Ｔ１２、ＦＥＴ１３、ＦＥＴ２２、ＦＥＴ２３は、グラ
ンド線側に直列に接続する。
線路１，１８ａ，１８ｂ，１８ｃ，２８ａ，２８ｂ，２
８ｃと呼ばれる伝送線路で構成し、中心の主信号ライン
の両脇にグランドラインを配置して高周波を伝送する。
ＦＥＴ１１，ＦＥＴ２１は、ＣＰＷ線路１，１８ａ，１
８ｂ，１８ｃ，２８ａ，２８ｂ，２８ｃの主信号ライン
と、グランド線の間に並列接続するように配置し、ＦＥ
Ｔ１２、ＦＥＴ１３、ＦＥＴ２２、ＦＥＴ２３は、グラ
ンド線側に直列に接続する。
【００１９】即ち、本発明の第１実施形態においては、
ミリ波のような特に波長の短く高い周波数において有効
な分布定数型ＦＥＴスイッチ回路（特許第２９１０６８
１号公報）を用い、ＳＰＤＴ（Single Pole Double Thr
ough：単極双投スイッチ回路）のような、アンテナ切替
回路等で用いられる多極スイッチ回路において、通過損
失を低減した回路を提供するものである。
ミリ波のような特に波長の短く高い周波数において有効
な分布定数型ＦＥＴスイッチ回路（特許第２９１０６８
１号公報）を用い、ＳＰＤＴ（Single Pole Double Thr
ough：単極双投スイッチ回路）のような、アンテナ切替
回路等で用いられる多極スイッチ回路において、通過損
失を低減した回路を提供するものである。
【００２０】伝送線路として、ＣＰＷ線路１，１８ａ，
１８ｂ，１８ｃ，２８ａ，２８ｂ，２８ｃを用い、分布
定数型ＦＥＴスイッチ回路、即ち、ＦＥＴ１１、２１を
ＣＰＷ線路１，１８ａ，１８ｂ，１８ｃ，２８ａ，２８
ｂ，２８ｃの主信号ラインとグランド線の間に並列接続
し、ＦＥＴ１２，１３，２２，２３をＣＰＷ線路１，１
８ａ，１８ｂ，１８ｃ，２８ａ，２８ｂ，２８ｃのグラ
ンド線に直列接続し、スイッチとしてＯＮするポート
は、グランド線に接続するＦＥＴをＯＮとし、主信号に
並列接続したＦＥＴをＯＦＦとする。ＯＦＦするポート
は、グランド線に接続するＦＥＴをＯＦＦとし、主信号
に並列接続したＦＥＴをＯＮとする。
１８ｂ，１８ｃ，２８ａ，２８ｂ，２８ｃを用い、分布
定数型ＦＥＴスイッチ回路、即ち、ＦＥＴ１１、２１を
ＣＰＷ線路１，１８ａ，１８ｂ，１８ｃ，２８ａ，２８
ｂ，２８ｃの主信号ラインとグランド線の間に並列接続
し、ＦＥＴ１２，１３，２２，２３をＣＰＷ線路１，１
８ａ，１８ｂ，１８ｃ，２８ａ，２８ｂ，２８ｃのグラ
ンド線に直列接続し、スイッチとしてＯＮするポート
は、グランド線に接続するＦＥＴをＯＮとし、主信号に
並列接続したＦＥＴをＯＦＦとする。ＯＦＦするポート
は、グランド線に接続するＦＥＴをＯＦＦとし、主信号
に並列接続したＦＥＴをＯＮとする。
【００２１】なお、ＣＰＷ線路は、ＩＣで回路構成をす
る場合、ＧＮＤが信号線路と同じ面に存在するため、ビ
アホールがなくても設置が容易にできるため、ＩＣ化が
容易である。
る場合、ＧＮＤが信号線路と同じ面に存在するため、ビ
アホールがなくても設置が容易にできるため、ＩＣ化が
容易である。
【００２２】（２）動作の説明
次に、本発明の第１実施形態の動作について図２〜図３
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２３】ＦＥＴ１１のゲートバイアスＶｇｓをＶｇ
ｓ１１＝−３Ｖとして、ＦＥＴ１１をＯＦＦとし、ＦＥ
Ｔ１２、ＦＥＴ１３のゲートバイアスＶｇｓをＶｇｓ＝
０Ｖとして、ＦＥＴ１２、ＦＥＴ１３をＯＮとすると、
ＰＯＲＴ２側がＯＮとなり、ＦＥＴ２１のゲートバイア
スをＶｇｓ＝０Ｖとして、ＦＥＴ２１をＯＮ、ＦＥＴ２
２、ＦＥＴ２３のゲートバイアスをＶｇｓ＝−３Ｖとし
て、ＦＥＴ２２、ＦＥＴ２３をＯＦＦとすると、ＰＯＲ
Ｔ３側はＯＦＦとなり、ＳＰＤＴスイッチとして動作す
る。
ｓ１１＝−３Ｖとして、ＦＥＴ１１をＯＦＦとし、ＦＥ
Ｔ１２、ＦＥＴ１３のゲートバイアスＶｇｓをＶｇｓ＝
０Ｖとして、ＦＥＴ１２、ＦＥＴ１３をＯＮとすると、
ＰＯＲＴ２側がＯＮとなり、ＦＥＴ２１のゲートバイア
スをＶｇｓ＝０Ｖとして、ＦＥＴ２１をＯＮ、ＦＥＴ２
２、ＦＥＴ２３のゲートバイアスをＶｇｓ＝−３Ｖとし
て、ＦＥＴ２２、ＦＥＴ２３をＯＦＦとすると、ＰＯＲ
Ｔ３側はＯＦＦとなり、ＳＰＤＴスイッチとして動作す
る。
【００２４】このとき、上記図２の点ＢからＰＯＲＴ３
側を望んだリターンロスは、１ｄＢ程度であるため、Ｆ
ＥＴ２１のゲートの長さを、所望の帯域で、分岐点Ａに
おいてＯＰＥＮになるような長さに選べば、ＰＯＲＴ３
側のインピーダンスによるＰＯＲＴ２側に与える効果が
減り、通過損失を減らすことができる。また、バイアス
条件を逆にすればＰＯＲＴ３をＯＮとして、ＰＯＲＴ２
をＯＦＦとすることができる。
側を望んだリターンロスは、１ｄＢ程度であるため、Ｆ
ＥＴ２１のゲートの長さを、所望の帯域で、分岐点Ａに
おいてＯＰＥＮになるような長さに選べば、ＰＯＲＴ３
側のインピーダンスによるＰＯＲＴ２側に与える効果が
減り、通過損失を減らすことができる。また、バイアス
条件を逆にすればＰＯＲＴ３をＯＮとして、ＰＯＲＴ２
をＯＦＦとすることができる。
【００２５】［第２実施形態］次に、本発明の第２実施
形態について図面を参照して詳細に説明する。
形態について図面を参照して詳細に説明する。
【００２６】（１）構成の説明
本発明の第２実施形態の高周波スイッチ回路は、図４に
示す如く、ＦＥＴ１１，１２，１３，２１，２２，２
３，３１，３２，３３、線路抵抗１４，１５，２４，２
５，３４，３５、バイアス制御端子１６，１７，２６，
２７，３６，３７、ＣＰＷ線路１８ａ，１８ｂ，１８
ｃ，２８ａ，２８ｂ，２８ｃ、ＰＯＲＴ１、ＰＯＲＴ
２、ＰＯＲＴ３、ＰＯＲＴ４を備えている。
示す如く、ＦＥＴ１１，１２，１３，２１，２２，２
３，３１，３２，３３、線路抵抗１４，１５，２４，２
５，３４，３５、バイアス制御端子１６，１７，２６，
２７，３６，３７、ＣＰＷ線路１８ａ，１８ｂ，１８
ｃ，２８ａ，２８ｂ，２８ｃ、ＰＯＲＴ１、ＰＯＲＴ
２、ＰＯＲＴ３、ＰＯＲＴ４を備えている。
【００２７】（２）動作の説明
次に、本発明の第２実施形態の動作について図４を参照
して詳細に説明する。
して詳細に説明する。
【００２８】本発明の第２実施形態の動作は、基本的に
上記第１実施形態と同様である。即ち、本発明の上記第
１実施形態に示した図２、図３はＳＰＤＴ（単極双投ス
イッチ回路）であるが、図４に示すようなＳＰ３Ｔ（Si
ngle Pole Triple Through：単極３投スイッチ回路）と
いった多極のスイッチでも同様の効果が期待できる。
上記第１実施形態と同様である。即ち、本発明の上記第
１実施形態に示した図２、図３はＳＰＤＴ（単極双投ス
イッチ回路）であるが、図４に示すようなＳＰ３Ｔ（Si
ngle Pole Triple Through：単極３投スイッチ回路）と
いった多極のスイッチでも同様の効果が期待できる。
【００２９】図４において、入力ポート１乃至４中、ポ
ート１に対してポート２〜４が、バイアス制御端子１
６，１７，２６，２７，３６，３７の電位を設定して、
信号線路と接地線路間のＦＥＴ１１，２１，３１の前１
つをＯＦＦ、後ろ２つをＯＮとし、コプレーナウェイブ
ガイド線路の信号線路を挟んだ両接地線路のそれぞれを
導通／非導通とするＦＥＴ１２と１３，２２と２３，３
２と３３の前１対をＯＮ、後ろ２対をＯＦＦとする関係
にすることにより、ＰＯＲＴ１とＰＯＲＴ２とがスルー
状態となり、ＰＯＲＴ１とＰＯＲＴ３，ＰＯＲＴ４の間
は、反射成分もなく、アイソレーションの高いスイッチ
回路が得られる。
ート１に対してポート２〜４が、バイアス制御端子１
６，１７，２６，２７，３６，３７の電位を設定して、
信号線路と接地線路間のＦＥＴ１１，２１，３１の前１
つをＯＦＦ、後ろ２つをＯＮとし、コプレーナウェイブ
ガイド線路の信号線路を挟んだ両接地線路のそれぞれを
導通／非導通とするＦＥＴ１２と１３，２２と２３，３
２と３３の前１対をＯＮ、後ろ２対をＯＦＦとする関係
にすることにより、ＰＯＲＴ１とＰＯＲＴ２とがスルー
状態となり、ＰＯＲＴ１とＰＯＲＴ３，ＰＯＲＴ４の間
は、反射成分もなく、アイソレーションの高いスイッチ
回路が得られる。
【００３０】分布定数型ＦＥＴとして、ミリ波のような
特に波長の短く高い周波数において有効な分布定数型Ｆ
ＥＴスイッチ回路を用いて説明をおこなったが、図１，
図４に示すＦＥＴ１１，２１，３１に加えて、他方の接
地線路と主信号の信号線路の間に導通／非導通するスイ
ッチＦＥＴを設けてもよい。また、主信号の信号線路を
分割して相互の間にスイッチＦＥＴを設けて、導通／非
導通することにより、他のポートへの影響を削減する方
式を適用してもよい。
特に波長の短く高い周波数において有効な分布定数型Ｆ
ＥＴスイッチ回路を用いて説明をおこなったが、図１，
図４に示すＦＥＴ１１，２１，３１に加えて、他方の接
地線路と主信号の信号線路の間に導通／非導通するスイ
ッチＦＥＴを設けてもよい。また、主信号の信号線路を
分割して相互の間にスイッチＦＥＴを設けて、導通／非
導通することにより、他のポートへの影響を削減する方
式を適用してもよい。
【００３１】
【発明の効果】以上説明したように本発明によれば、少
なくともミリ波を含む波長が短く高い周波数でスイッチ
動作が可能な高周波スイッチ回路において、伝送線路と
してコプレーナウェイブガイド線路を用い、第一の分布
定数型ＦＥＴを前記コプレーナウェイブガイド線路の主
信号ラインとグランド線の間に並列接続し、第二の分布
定数型ＦＥＴを前記コプレーナウェイブガイド線路のグ
ランド線に直列接続した構成であり、単極双投スイッチ
回路、多極スイッチ回路に適用可能としているため、ミ
リ波という高周波で適した分布定数型ＦＥＴを用いたス
イッチ回路を上記単極双投スイッチ回路に用いること
で、スイッチＯＮ時には少ない通過損失を得ることがで
きると共に、スイッチＯＦＦ時には高いアイソレーショ
ンが期待できるという効果がある。
なくともミリ波を含む波長が短く高い周波数でスイッチ
動作が可能な高周波スイッチ回路において、伝送線路と
してコプレーナウェイブガイド線路を用い、第一の分布
定数型ＦＥＴを前記コプレーナウェイブガイド線路の主
信号ラインとグランド線の間に並列接続し、第二の分布
定数型ＦＥＴを前記コプレーナウェイブガイド線路のグ
ランド線に直列接続した構成であり、単極双投スイッチ
回路、多極スイッチ回路に適用可能としているため、ミ
リ波という高周波で適した分布定数型ＦＥＴを用いたス
イッチ回路を上記単極双投スイッチ回路に用いること
で、スイッチＯＮ時には少ない通過損失を得ることがで
きると共に、スイッチＯＦＦ時には高いアイソレーショ
ンが期待できるという効果がある。
【図１】本発明の原理的な分布定数型ＦＥＴスイッチ回
路の回路図である。
路の回路図である。
【図２】本発明の第１実施形態の高周波スイッチ回路の
回路図である。
回路図である。
【図３】本発明の第１実施形態の高周波スイッチ回路の
実装図である。
実装図である。
【図４】本発明の第２実施形態の高周波スイッチ回路の
回路図である。
回路図である。
【図５】従来例の分布定数型ＦＥＴスイッチ回路の等価
回路図である。
回路図である。
【図６】従来例の分布定数型ＦＥＴスイッチ回路の平面
図である。
図である。
１、１８ａ、１８ｂ、１８ｃ、２８ａ、２８ｂ、２８ｃ
ＣＰＷ線路 １１、１２、１３、２１、２２、２３、３１、３２、３
３ ＦＥＴ １４、１５、２４、２５、３４、３５ 抵抗 １６、１７、２６、２７、３６、３７ バイアス制御端
子
ＣＰＷ線路 １１、１２、１３、２１、２２、２３、３１、３２、３
３ ＦＥＴ １４、１５、２４、２５、３４、３５ 抵抗 １６、１７、２６、２７、３６、３７ バイアス制御端
子
Claims (3)
- 【請求項１】 ミリ波を含む高い周波数の信号に対して
スイッチ動作が可能な高周波スイッチ回路において、 伝送線路としてコプレーナウェイブガイド線路を用い、
第一の分布定数型ＦＥＴを前記コプレーナウェイブガイ
ド線路の主信号ラインとグランド線の間に並列接続し、
第二の分布定数型ＦＥＴを前記コプレーナウェイブガイ
ド線路のグランド線に直列接続してなる回路を複数具備
し、 各回路のＯＮするポートは、前記第二の分布定数型ＦＥ
ＴをＯＮとすると共に、前記第一の分布定数型ＦＥＴを
ＯＦＦとし、各回路のＯＦＦするポートは、前記第二の
分布定数型ＦＥＴをＯＦＦとすると共に、前記第一の分
布定数型ＦＥＴをＯＮとする ことを特徴とする高周波ス
イッチ回路。 - 【請求項２】 単極双投スイッチ回路に適用可能である
ことを特徴とする請求項１に記載の高周波スイッチ回
路。 - 【請求項３】 多極スイッチ回路に適用可能であること
を特徴とする請求項１に記載の高周波スイッチ回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000214962A JP3417386B2 (ja) | 2000-07-14 | 2000-07-14 | 高周波スイッチ回路 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2000214962A JP3417386B2 (ja) | 2000-07-14 | 2000-07-14 | 高周波スイッチ回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2002033602A JP2002033602A (ja) | 2002-01-31 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000214962A Expired - Fee Related JP3417386B2 (ja) | 2000-07-14 | 2000-07-14 | 高周波スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3417386B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106146B2 (en) | 2003-10-29 | 2006-09-12 | Mitsubishi Denki Kabushiki Kaisha | High frequency switch |
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|---|---|---|---|---|
| JP4547992B2 (ja) | 2003-07-24 | 2010-09-22 | 株式会社村田製作所 | 高周波スイッチおよびそれを用いた電子装置 |
| JP4000103B2 (ja) * | 2003-10-09 | 2007-10-31 | 三菱電機株式会社 | 高周波スイッチ装置及び高周波スイッチ構造 |
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- 2000-07-14 JP JP2000214962A patent/JP3417386B2/ja not_active Expired - Fee Related
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|---|---|
| JP2002033602A (ja) | 2002-01-31 |
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