JP2715404B2 - 高周波スイツチ - Google Patents
高周波スイツチInfo
- Publication number
- JP2715404B2 JP2715404B2 JP8968984A JP8968984A JP2715404B2 JP 2715404 B2 JP2715404 B2 JP 2715404B2 JP 8968984 A JP8968984 A JP 8968984A JP 8968984 A JP8968984 A JP 8968984A JP 2715404 B2 JP2715404 B2 JP 2715404B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- hybrid
- switch
- column
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/10—Auxiliary devices for switching or interrupting
- H01P1/15—Auxiliary devices for switching or interrupting by semiconductor devices
Landscapes
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロ波帯以上の周波数帯で用いられる高
周波スイッチに関するものである。 （従来技術） 従来のマイクロ波帯で用いられている４×４スイッチ
ングマトリクスの構成例を第１図に示す。図において、
X1〜X4が入力端子、Y1〜Y4が入力端子であり、結合度が
6dB,5dB及び3dBの方向性結合器10の主線路を互いに接続
した電力４分配回路11をＸ及びＹ方向にそれぞれ４個づ
つ配置し、これら方向性結合器10の副線路端をスイッチ
ング素子12を介して接続したものである。これらスイッ
チ12のスイッチング素子としてはPINダイオードあるい
はデュアルゲート・トランジスタ等が用いられている。 この従来のスイッチングマトリクスは、スイッチング
素子としてPINダイオード等の増幅作用をもたない素子
を用いた場合、最小でも12dBの伝送損失は避けられな
い。また、デュアルゲート・トランジスタ等をスイッチ
ング素子として用いた場合には、利得を得ることは出来
るが、４分配回路11の分配損失6dBの雑音指数（NF）の
劣化をもたらす。さらに、この様な構成のスイッチング
マトリクスでは、PINダイオードあるいはデュアルゲー
ト・トランジスタのいずれをスイッチング素子として用
いた場合にも、これら素子のON状態及びOFF状態の両方
の状態に対して同時にインピーダンス整合を取ることは
出来ない。従って、入力端での反射損失は7dB程度とな
り、入力VSWRは２以上になるという欠点があった。 （発明の目的） 本発明の目的は、このような従来の欠点を除去し、増
幅作用を持たないスイッチング素子を用いた場合にも伝
送損失を非常に小さく出来、かつ入力VSWRも小さい高周
波スイッチを提供することにある。 （発明の構成） 本発明の三端子の高周波スイッチの構成は、高周波信
号の入出力端子となる第１端子と、この第１端子からの
信号を第１の出力とこの出力に対して位相が90度遅れた
第２の出力とに分割して出力する第２端子および第３端
子と、終端抵抗を接続した第４端子とをもつ90度ハイブ
リッドを３個と；前記ハイブリッドのうちの第１のハイ
ブリッドの第２端子と第２のハイブリッドの第３端子の
間および前記第１のハイブリッドの第３端子と前記第２
のハイブリッドの第２端子の間に接続された第１の一対
のスイッチング素子と、前記第２のハイブリッドの第２
端子と第３のハイブリッドの第３端子の間および前記第
２のハイブリッドの第３端子と前記第３のハイブリッド
の第２端子の間に接続された前記第１のスイッチング素
子対と異なるスイッチング状態に制御される第２の一対
のスイッチング素子とを含むスイッチング素子対を２個
とを備えることを特徴とする。 また本発明の四端子の高周波スイッチの構成は、高周
波信号の入出力端子となる第１端子と、この第１端子か
らの信号を第１の出力とこの出力に対して位相が90度遅
れた第２の出力とに分割して出力する第２端子および第
３端子と、終端抵抗を接続した第４端子とをもつ90度ハ
イブリッドを４個と；前記ハイブリッドのうちの第１の
ハイブリッドの第２端子と第２のハイブリッドの第３端
子の間および前記第１のハイブリッドの第３端子と前記
第２のハイブリッドの第２端子の間に接続された第１の
一対のスイッチング素子と、前記第２のハイブリッドの
第２端子と第３のハイブリッドの第３端子の間および前
記第２のハイブリッドの第３端子と前記第３のハイブリ
ッドの第２端子の間に接続された前記第１のスイッチン
グ素子対と異なるスイッチング状態に制御される第２の
一対のスイッチング素子と、前記前記第３のハイブリッ
ドの第２端子と第４のハイブリッドの第３端子の間およ
び前記第３のハイブリッドの第３端子と前記第４のハイ
ブリッドの第２端子の間に接続され前記第２のスイッチ
ング素子対と異なるスイッチング状態に制御される第３
の一対のスイッチング素子とを含むスイッチング素子対
を３個とを備えることを特徴とする。 （実施例） 以下本発明を図面により詳細に説明する。 第２図は本発明の第１の実施例を示す回路図である。
この実施例は、90゜ハイブリッドとして平行結合線路を
用いた3dB方向性結合器21を３つと、スイッチング素子
として２組の電界効果トランジスタ（以下FETという）2
2,23を用いたスイッチング回路とからなり、端子24,25,
26が入出力端子となっている。これらFET22,23のドレイ
ン及びソース電極は直流的には接地電位にあり、２組の
ゲート電極27,28にはそれぞれ異なる導通あるいは遮断
電圧VC1,VC2を印加する。これらゲート電圧変化によりF
ET22,23のソース・ドレイン間抵抗が導通状態ではゲー
ト幅500μｍの場合約６Ωになり、遮断状態では約6kΩ
となるため、これらのFET22,23がスイッチング素子とし
て動作する。例えば、電源及び負荷インピーダンスが50
Ωで、前記抵抗値の場合、これらスイッチング素子の挿
入損失は0.5dB、アイソレーションは約36dBとなる。 ここでFET22が導通状態にあり、FET23が遮断状態にあ
る場合には、端子24への入力電力はほとんど端子25に出
力され、端子26にはほとんど出力されない。また、端子
241と端子242には、それぞれFET23が接続され同じ負荷
インピーダンスになっているため3dB方向性結合器21が
理想特性を持っている場合には、入力端子24には反射波
を現れず、反射波は全て終端抵抗29に吸収される。 このように一組のFET22が同じ動作状態になり、また
他の一組のFET23が同じ動作状態にあるならば、出力端
子も端子25から端子26に切換える過渡状態の内な２τ秒
（ただしハイブリッドの伝播遅延時間をτ秒とする）を
除き、端子241と端子242の負荷インピーダンスが同じに
なっているため、これらの端子からの反射波は互いに打
消し合い、その結果入力端子24には反射波が現れない。 このように本実施例によれば、スイッチング素子とし
て用いるFET22,23の導通状態の抵抗が小さくなれば、伝
送損失のほとんどないスイッチング回路が得られる。な
お、スイッチング素子としては、デュアルゲートFETをF
ET22,23に置き換える事が可能であり、この場合にも入
力端子24にはスイッチ切り換えの過渡状態であっても反
射波が現れない。 従って、本実施例のスイッチは、入力端子24から出力
端子25,26への伝搬損失が小さく、いかなるスイッチン
グ状態にあっても、良好な入出力インピーダンスを持つ
理想的なスイッチとなる。 第３図は本発明の第２の実施例の回路図で、90゜ハイ
ブリッドとして平行結合線路を用いた3dB方向性結合器2
1を４つと、スイッチング素子として同じ動作状態にあ
る２組のFET31とこれ等と異なる動作状態にある１組のF
ET32とを用いた４端子スイッチング回路とからなり、端
子33〜36が入出力端子となる。 第４図（ａ），（ｂ）は第３図の４端子スイッチング
回路の動作を説明する等価回路図である。第４図（ａ）
は２組のFET31がON状態で１組のFET32がOFF状態の場合
のスイッチング状態を示している。この場合は、端子33
と34間及び35と36間が導通状態となり、端子33と35間が
遮断状態となる。第４図（ｂ）は、２組のFET31がOFF状
態で、１組のFET32がON状態のもう一方の場合のスイッ
チング状態を示す。この場合は、端子33と35間が導通状
態となり、端子34と36は開放状態になる。これら２つの
スイッチング状態は、端子33をXin端子、端子34をXout
端子、端子35をYout端子及び端子36をYin端子とする
と、スイッチングマトリクスの接点に要求される２つの
スイッチング状態に対応している。 第３図に示した４端子スイッチング回路においても、
入出力端子33から36におけるインピーダンスはFET31及
び32の動作状態によらず一定に保たれ、反射波は終端抵
抗29に吸収される。また、端子33から34あるいは端子33
から35への伝搬損失は、FET31あるいは34における損失
程度であり、これも小さな値に抑えることが可能であ
る。 従って本実施例の４端子スイッチも、３端子スイッチ
と同様に、入出力端子間の伝搬損失が小さく、いかなる
スイッチング状態にあっても良好な入出力インピーダン
スを持つ理想的なスイッチとなる。 第５図は本発明の第３の実施例の回路図で、第２図，
第３図の３端子及び４端子スイッチング回路を組合わせ
た４×４スイッチマトリックスを示している。図におい
て、端子24a,25a及び26aはそれぞれ第２図の端子24,25
及び26に対応し、端子33a,34a,35a及び36aはそれぞれ第
３図の端子33,34,35及び36に対応している。また、X1,X
2,X3及びX4はそれぞれスイッチマトリックスの４つの入
力端子、Y1,Y2,Y3及びY4はそれぞれ４つの出力端子を示
し、本実施例は６個の３端子スイッチ51と９個の４端子
スイッチ52とから構成されている。 これら各スイッチ内のFETのON−OFF状態を各ゲート端
子から制御することにより、入力端子X1〜X4からの信号
を出力端子Y1〜Y4の内の所望の端子に出力として取り出
すことが出来る。このスイッチングマトリクスにおいて
も、前述の３端子及び４端子スイッチの利点を保持して
おり、即ち、伝搬損失が小さく、スイッチ切換え時にお
いても良好な入出力インピーダンスのスイッチが得られ
る。 本実施例では、スイッチング素子として、FETを用い
ソース及びドレイン電極を直流的には接地電位にしてゲ
ート電極に制御電圧を印加してスイッチング状態を変化
させた構成としている。しかし、このスイッチング素子
といては、このようなFETの構成に限定されることはな
く、デュアルゲートFETあるいはソース接地FETを用いて
増幅作用を持たせることも可能であり、またPINダイオ
ード，ショートキーダイオード等を用いてもよい。 第６図は本発明の第４の実施例の回路図で、第１の実
施例と同様な構成であるが、スイッチング素子として３
つのFETからなるＴ形接続回路61,62を用いた３端子スイ
ッチ回路を示している。このＴ形接続回路61,62を構成
するそれぞれのFETは、FET63,66が導通状態の時にはFET
64,65が遮断状態になるように各ゲート電圧により制御
される。この場合には端子24と端子25間が導通状態にな
り、端子24と端子26間が切り離される。また、端子24と
端子26間を導通状態にするためには、FET64,65を導通状
態とし、FET63,66を遮断状態となるようにゲート電圧を
制御すれば良い。 このＴ形接続回路61,62をスイッチング素子として用
いることにより、第１の実施例の１個のFETを用いた場
合に比べて同程度の損入損失で非常に大きなアイソレー
ションが得られる。例えば、FET63,64のゲート幅を第１
の実施例のFET22,23の倍とすると、FET63,64の導通状態
の抵抗は約３Ωとなり遮断状態の抵抗は約3kΩとなる。
従って、電源及び負荷インピーダンスが50Ωの場合、ス
イッチング素子61の導通状態の挿入損失は約0.58dB、遮
断状態のアイソレーションは約89dBとなり、非常に大き
なアイソレーションが得られる。 第７図は本発明の第５の実施例の回路図で、第５図の
右上部の３端子スイッチ２個と４端子スイッチ１個を用
いた２×２スイッチマトリックス71を６個組み合せた４
×４スイッチマトリックスである。本実施例も、３端子
及び４端子スイッチの利点をそのまま保持していること
は明らかである。 なお、これら実施例として４×４スイッチマトリック
スを示したが、さらに多くの入出力端子を有するスイッ
チマトリックスに拡張し得ることは言うまでもない。 さらに、本発明の実施例は、GaAs,InP等の半絶縁性半
導体基板上にFET等を一体形成して製作することが可能
であり、小型なスイッチング回路を実現出来る。また、
一体化する場合には、スイッチ制御回路も同一基板上に
形成することも可能である。 また、第３の実施例では３端子スイッチと４端子スイ
ッチを組み合わせて用いたが、３端子スイッチを４端子
スイッチで置き換え、余分な端子に終端抵抗を接続して
も同じ動作が得られることは明らかである。しかし、多
少無駄であるが、全て同じスイッチで構成出来るため一
体形成する場合の利点を生ずる。 （発明の効果） 以上実施例により説明したように、本発明によれば、
入出力端子間の挿入損失が小さく、スイッチ切換時にお
いても良好な入出力インピーダンスを持つ理想的なスイ
ッチが得られる。
周波スイッチに関するものである。 （従来技術） 従来のマイクロ波帯で用いられている４×４スイッチ
ングマトリクスの構成例を第１図に示す。図において、
X1〜X4が入力端子、Y1〜Y4が入力端子であり、結合度が
6dB,5dB及び3dBの方向性結合器10の主線路を互いに接続
した電力４分配回路11をＸ及びＹ方向にそれぞれ４個づ
つ配置し、これら方向性結合器10の副線路端をスイッチ
ング素子12を介して接続したものである。これらスイッ
チ12のスイッチング素子としてはPINダイオードあるい
はデュアルゲート・トランジスタ等が用いられている。 この従来のスイッチングマトリクスは、スイッチング
素子としてPINダイオード等の増幅作用をもたない素子
を用いた場合、最小でも12dBの伝送損失は避けられな
い。また、デュアルゲート・トランジスタ等をスイッチ
ング素子として用いた場合には、利得を得ることは出来
るが、４分配回路11の分配損失6dBの雑音指数（NF）の
劣化をもたらす。さらに、この様な構成のスイッチング
マトリクスでは、PINダイオードあるいはデュアルゲー
ト・トランジスタのいずれをスイッチング素子として用
いた場合にも、これら素子のON状態及びOFF状態の両方
の状態に対して同時にインピーダンス整合を取ることは
出来ない。従って、入力端での反射損失は7dB程度とな
り、入力VSWRは２以上になるという欠点があった。 （発明の目的） 本発明の目的は、このような従来の欠点を除去し、増
幅作用を持たないスイッチング素子を用いた場合にも伝
送損失を非常に小さく出来、かつ入力VSWRも小さい高周
波スイッチを提供することにある。 （発明の構成） 本発明の三端子の高周波スイッチの構成は、高周波信
号の入出力端子となる第１端子と、この第１端子からの
信号を第１の出力とこの出力に対して位相が90度遅れた
第２の出力とに分割して出力する第２端子および第３端
子と、終端抵抗を接続した第４端子とをもつ90度ハイブ
リッドを３個と；前記ハイブリッドのうちの第１のハイ
ブリッドの第２端子と第２のハイブリッドの第３端子の
間および前記第１のハイブリッドの第３端子と前記第２
のハイブリッドの第２端子の間に接続された第１の一対
のスイッチング素子と、前記第２のハイブリッドの第２
端子と第３のハイブリッドの第３端子の間および前記第
２のハイブリッドの第３端子と前記第３のハイブリッド
の第２端子の間に接続された前記第１のスイッチング素
子対と異なるスイッチング状態に制御される第２の一対
のスイッチング素子とを含むスイッチング素子対を２個
とを備えることを特徴とする。 また本発明の四端子の高周波スイッチの構成は、高周
波信号の入出力端子となる第１端子と、この第１端子か
らの信号を第１の出力とこの出力に対して位相が90度遅
れた第２の出力とに分割して出力する第２端子および第
３端子と、終端抵抗を接続した第４端子とをもつ90度ハ
イブリッドを４個と；前記ハイブリッドのうちの第１の
ハイブリッドの第２端子と第２のハイブリッドの第３端
子の間および前記第１のハイブリッドの第３端子と前記
第２のハイブリッドの第２端子の間に接続された第１の
一対のスイッチング素子と、前記第２のハイブリッドの
第２端子と第３のハイブリッドの第３端子の間および前
記第２のハイブリッドの第３端子と前記第３のハイブリ
ッドの第２端子の間に接続された前記第１のスイッチン
グ素子対と異なるスイッチング状態に制御される第２の
一対のスイッチング素子と、前記前記第３のハイブリッ
ドの第２端子と第４のハイブリッドの第３端子の間およ
び前記第３のハイブリッドの第３端子と前記第４のハイ
ブリッドの第２端子の間に接続され前記第２のスイッチ
ング素子対と異なるスイッチング状態に制御される第３
の一対のスイッチング素子とを含むスイッチング素子対
を３個とを備えることを特徴とする。 （実施例） 以下本発明を図面により詳細に説明する。 第２図は本発明の第１の実施例を示す回路図である。
この実施例は、90゜ハイブリッドとして平行結合線路を
用いた3dB方向性結合器21を３つと、スイッチング素子
として２組の電界効果トランジスタ（以下FETという）2
2,23を用いたスイッチング回路とからなり、端子24,25,
26が入出力端子となっている。これらFET22,23のドレイ
ン及びソース電極は直流的には接地電位にあり、２組の
ゲート電極27,28にはそれぞれ異なる導通あるいは遮断
電圧VC1,VC2を印加する。これらゲート電圧変化によりF
ET22,23のソース・ドレイン間抵抗が導通状態ではゲー
ト幅500μｍの場合約６Ωになり、遮断状態では約6kΩ
となるため、これらのFET22,23がスイッチング素子とし
て動作する。例えば、電源及び負荷インピーダンスが50
Ωで、前記抵抗値の場合、これらスイッチング素子の挿
入損失は0.5dB、アイソレーションは約36dBとなる。 ここでFET22が導通状態にあり、FET23が遮断状態にあ
る場合には、端子24への入力電力はほとんど端子25に出
力され、端子26にはほとんど出力されない。また、端子
241と端子242には、それぞれFET23が接続され同じ負荷
インピーダンスになっているため3dB方向性結合器21が
理想特性を持っている場合には、入力端子24には反射波
を現れず、反射波は全て終端抵抗29に吸収される。 このように一組のFET22が同じ動作状態になり、また
他の一組のFET23が同じ動作状態にあるならば、出力端
子も端子25から端子26に切換える過渡状態の内な２τ秒
（ただしハイブリッドの伝播遅延時間をτ秒とする）を
除き、端子241と端子242の負荷インピーダンスが同じに
なっているため、これらの端子からの反射波は互いに打
消し合い、その結果入力端子24には反射波が現れない。 このように本実施例によれば、スイッチング素子とし
て用いるFET22,23の導通状態の抵抗が小さくなれば、伝
送損失のほとんどないスイッチング回路が得られる。な
お、スイッチング素子としては、デュアルゲートFETをF
ET22,23に置き換える事が可能であり、この場合にも入
力端子24にはスイッチ切り換えの過渡状態であっても反
射波が現れない。 従って、本実施例のスイッチは、入力端子24から出力
端子25,26への伝搬損失が小さく、いかなるスイッチン
グ状態にあっても、良好な入出力インピーダンスを持つ
理想的なスイッチとなる。 第３図は本発明の第２の実施例の回路図で、90゜ハイ
ブリッドとして平行結合線路を用いた3dB方向性結合器2
1を４つと、スイッチング素子として同じ動作状態にあ
る２組のFET31とこれ等と異なる動作状態にある１組のF
ET32とを用いた４端子スイッチング回路とからなり、端
子33〜36が入出力端子となる。 第４図（ａ），（ｂ）は第３図の４端子スイッチング
回路の動作を説明する等価回路図である。第４図（ａ）
は２組のFET31がON状態で１組のFET32がOFF状態の場合
のスイッチング状態を示している。この場合は、端子33
と34間及び35と36間が導通状態となり、端子33と35間が
遮断状態となる。第４図（ｂ）は、２組のFET31がOFF状
態で、１組のFET32がON状態のもう一方の場合のスイッ
チング状態を示す。この場合は、端子33と35間が導通状
態となり、端子34と36は開放状態になる。これら２つの
スイッチング状態は、端子33をXin端子、端子34をXout
端子、端子35をYout端子及び端子36をYin端子とする
と、スイッチングマトリクスの接点に要求される２つの
スイッチング状態に対応している。 第３図に示した４端子スイッチング回路においても、
入出力端子33から36におけるインピーダンスはFET31及
び32の動作状態によらず一定に保たれ、反射波は終端抵
抗29に吸収される。また、端子33から34あるいは端子33
から35への伝搬損失は、FET31あるいは34における損失
程度であり、これも小さな値に抑えることが可能であ
る。 従って本実施例の４端子スイッチも、３端子スイッチ
と同様に、入出力端子間の伝搬損失が小さく、いかなる
スイッチング状態にあっても良好な入出力インピーダン
スを持つ理想的なスイッチとなる。 第５図は本発明の第３の実施例の回路図で、第２図，
第３図の３端子及び４端子スイッチング回路を組合わせ
た４×４スイッチマトリックスを示している。図におい
て、端子24a,25a及び26aはそれぞれ第２図の端子24,25
及び26に対応し、端子33a,34a,35a及び36aはそれぞれ第
３図の端子33,34,35及び36に対応している。また、X1,X
2,X3及びX4はそれぞれスイッチマトリックスの４つの入
力端子、Y1,Y2,Y3及びY4はそれぞれ４つの出力端子を示
し、本実施例は６個の３端子スイッチ51と９個の４端子
スイッチ52とから構成されている。 これら各スイッチ内のFETのON−OFF状態を各ゲート端
子から制御することにより、入力端子X1〜X4からの信号
を出力端子Y1〜Y4の内の所望の端子に出力として取り出
すことが出来る。このスイッチングマトリクスにおいて
も、前述の３端子及び４端子スイッチの利点を保持して
おり、即ち、伝搬損失が小さく、スイッチ切換え時にお
いても良好な入出力インピーダンスのスイッチが得られ
る。 本実施例では、スイッチング素子として、FETを用い
ソース及びドレイン電極を直流的には接地電位にしてゲ
ート電極に制御電圧を印加してスイッチング状態を変化
させた構成としている。しかし、このスイッチング素子
といては、このようなFETの構成に限定されることはな
く、デュアルゲートFETあるいはソース接地FETを用いて
増幅作用を持たせることも可能であり、またPINダイオ
ード，ショートキーダイオード等を用いてもよい。 第６図は本発明の第４の実施例の回路図で、第１の実
施例と同様な構成であるが、スイッチング素子として３
つのFETからなるＴ形接続回路61,62を用いた３端子スイ
ッチ回路を示している。このＴ形接続回路61,62を構成
するそれぞれのFETは、FET63,66が導通状態の時にはFET
64,65が遮断状態になるように各ゲート電圧により制御
される。この場合には端子24と端子25間が導通状態にな
り、端子24と端子26間が切り離される。また、端子24と
端子26間を導通状態にするためには、FET64,65を導通状
態とし、FET63,66を遮断状態となるようにゲート電圧を
制御すれば良い。 このＴ形接続回路61,62をスイッチング素子として用
いることにより、第１の実施例の１個のFETを用いた場
合に比べて同程度の損入損失で非常に大きなアイソレー
ションが得られる。例えば、FET63,64のゲート幅を第１
の実施例のFET22,23の倍とすると、FET63,64の導通状態
の抵抗は約３Ωとなり遮断状態の抵抗は約3kΩとなる。
従って、電源及び負荷インピーダンスが50Ωの場合、ス
イッチング素子61の導通状態の挿入損失は約0.58dB、遮
断状態のアイソレーションは約89dBとなり、非常に大き
なアイソレーションが得られる。 第７図は本発明の第５の実施例の回路図で、第５図の
右上部の３端子スイッチ２個と４端子スイッチ１個を用
いた２×２スイッチマトリックス71を６個組み合せた４
×４スイッチマトリックスである。本実施例も、３端子
及び４端子スイッチの利点をそのまま保持していること
は明らかである。 なお、これら実施例として４×４スイッチマトリック
スを示したが、さらに多くの入出力端子を有するスイッ
チマトリックスに拡張し得ることは言うまでもない。 さらに、本発明の実施例は、GaAs,InP等の半絶縁性半
導体基板上にFET等を一体形成して製作することが可能
であり、小型なスイッチング回路を実現出来る。また、
一体化する場合には、スイッチ制御回路も同一基板上に
形成することも可能である。 また、第３の実施例では３端子スイッチと４端子スイ
ッチを組み合わせて用いたが、３端子スイッチを４端子
スイッチで置き換え、余分な端子に終端抵抗を接続して
も同じ動作が得られることは明らかである。しかし、多
少無駄であるが、全て同じスイッチで構成出来るため一
体形成する場合の利点を生ずる。 （発明の効果） 以上実施例により説明したように、本発明によれば、
入出力端子間の挿入損失が小さく、スイッチ切換時にお
いても良好な入出力インピーダンスを持つ理想的なスイ
ッチが得られる。
【図面の簡単な説明】
第１図は従来の４×４スイッチングマトリックスの回路
図、第２図は本発明の第１の実施例の回路図、第３図は
本発明の第２の実施例の回路図、第４図（ａ），（ｂ）
は第３図の動作状態を示す等価回路図、第５図，第６図
は本発明の第３および第４の実施例の回路図、第７図は
本発明の第５の実施例のブロック図である。図におい
て、 X1〜X4……入力端子、Y1〜Y4……出力端子、11……電力
四分配回路、12……スイッチング素子、21……3dB方向
性結合器、22,23,31,32,63〜66……FET、27,28……ゲー
ト電極、24〜26……３端子スイッチの入出力端子、29…
…終端抵抗、33〜36……４端子スイッチの入出力端子、
51……３端子スイッチ、52……４端子スイッチ、61,62
……Ｔ形接続回路、71……２×２スイッチマトリックス
回路、 である。
図、第２図は本発明の第１の実施例の回路図、第３図は
本発明の第２の実施例の回路図、第４図（ａ），（ｂ）
は第３図の動作状態を示す等価回路図、第５図，第６図
は本発明の第３および第４の実施例の回路図、第７図は
本発明の第５の実施例のブロック図である。図におい
て、 X1〜X4……入力端子、Y1〜Y4……出力端子、11……電力
四分配回路、12……スイッチング素子、21……3dB方向
性結合器、22,23,31,32,63〜66……FET、27,28……ゲー
ト電極、24〜26……３端子スイッチの入出力端子、29…
…終端抵抗、33〜36……４端子スイッチの入出力端子、
51……３端子スイッチ、52……４端子スイッチ、61,62
……Ｔ形接続回路、71……２×２スイッチマトリックス
回路、 である。
Claims (1)
- (57)【特許請求の範囲】 １．高周波信号の入出力端子となる第１端子と、この第
１端子からの信号は第１の出力とこの出力に対して位相
が90度遅れた第２の出力とに分割して出力され、第１の
出力を出力する第２端子と第２の出力を出力する第３端
子と、終端抵抗を接続した第４端子とをもつ90度ハイブ
リッドを３個と；前記ハイブリッドのうちの第１のハイ
ブリッドの第２端子と第２のハイブリッドの第３端子の
間および前記第１のハイブリッドの第３端子と前記第２
のハイブリッドの第２端子の間に接続された第１の一対
のスイッチング素子と、前記第２のハイブリッドの第２
端子と第３のハイブリッドの第３端子の間および前記第
２のハイブリッドの第３端子と前記第３のハイブリッド
の第２端子の間に接続された前記第１のスイッチング素
子対と異なるスイッチング状態に制御される第２の一対
のスイッチング素子とを含むスイッチング素子対を２個
とを備えることを特徴とする三端子の高周波スイッチ。 ２．高周波信号の入出力端子となる第１端子と、この第
１端子からの信号は第１の出力とこの出力に対して位相
が90度遅れた第２の出力とに分割して出力され、第１の
出力を出力する第２端子と第２の出力を出力する第３端
子と、終端抵抗を接続した第４端子とをもつ90度ハイブ
リッドを４個と；前記ハイブリッドのうちの第１のハイ
ブリッドの第２端子と第２のハイブリッドの第３端子の
間および前記第１のハイブリッドの第３端子と前記第２
のハイブリッドの第２端子の間に接続された第１の一対
のスイッチング素子と、前記第２のハイブリッドの第２
端子と第３のハイブリッドの第３端子の間および前記第
２のハイブリッドの第３端子と前記第３のハイブリッド
の第２端子の間に接続された前記第１のスイッチング素
子対と異なるスイッチング状態に制御される第２の一対
のスイッチング素子と、前記第３のハイブリッドの第２
端子と第４のハイブリッドの第３端子の間および前記第
３のハイブリッドの第３端子と前記第４のハイブリッド
の第２端子の間に接続され前記第２のスイッチング素子
対と異なるスイッチング状態に制御される第３の一対の
スイッチング素子とを含むスイッチング素子対を３個と
を備えることを特徴とする四端子の高周波スイッチ。 ３．高周波信号の入出力端子となる第１端子と、この第
１端子からの信号を第１の出力とこの出力に対して位相
が90度遅れた第２の出力とに分割して出力する第２端子
および第３端子と、終端抵抗を接続した第４端子とをも
つ90度ハイブリッドを３個と；前記ハイブリッドのうち
の第１のハイブリッドの第２端子と第２のハイブリッド
の第３端子の間および前記第１のハイブリッドの第３端
子と前記第２のハイブリッドの第２端子の間に接続され
た第１の一対のスイッチング素子と、前記第２のハイブ
リッドの第２端子と第３のハイブリッドの第３端子の間
および前記第２のハイブリッドの第３端子と前記第３の
ハイブリッドの第２端子の間に接続された前記第１のス
イッチング素子対と異なるスイッチング状態に制御され
る第２の一対のスイッチング素子とを含むスイッチング
素子対を２個とを備えた三端子の高周波スイッチ（以下
三端子スイッチとする）と、 高周波信号の入出力端子となる第１端子と、この第１端
子からの信号を第１の出力とこの出力に対して位相が90
度遅れた第２の出力とに分割して出力する第２端子およ
び第３端子と、終端抵抗を接続した第４端子とをもつ90
度ハイブリッドを４個と；前記ハイブリッドのうちの第
１のハイブリッドの第２端子と第２のハイブリッドの第
３端子の間および前記第１のハイブリッドの第３端子と
前記第２のハイブリッドの第２端子の間に接続された第
１の一対のスイッチング素子と、前記第２のハイブリッ
ドの第２端子と第３のハイブリッドの第３端子の間およ
び前記第２のハイブリッドの第３端子と前記第３のハイ
ブリッドの第２端子の間に接続された前記第１のスイッ
チング素子対と異なるスイッチング状態に制御される第
２の一対のスイッチング素子と、前記第３のハイブリッ
ドの第２端子と第４のハイブリッドの第３端子の間およ
び前記第３のハイブリッドの第３端子と前記第４のハイ
ブリッドの第２端子の間に接続され前記第２のスイッチ
ング素子対と異なるスイッチング状態に制御される第３
の一対のスイッチング素子とを含むスイッチング素子対
を３個とを備えた四端子の高周波スイッチ（以下四端子
スイッチとする）と、 を組合せた、X1からXnまでのｎ個の入力端子と、Y1から
Ymまでのｍ個の出力端子を持つ、高周波マトリクススイ
ッチ（ｎ、ｍは３以上の整数）であって、 X1行には（ｍ−１）個の前記三端子スイッチが配置さ
れ、 X2行からXn行には（ｍ−１）個の前記四端子スイッチ
と、ｍ番目に前記三端子スイッチとが配置され、 前記三端子スイッチの第１ハイブリッドの第１端子をＡ
端子とし、第２ハイブリッドの第１端子をＢ端子とし、
第３ハイブリッドの第１端子をＣ端子とし、 前記四端子スイッチの第１ハイブリッドの第１端子をＤ
端子とし、第２ハイブリッドの第１端子をＥ端子とし、
第３ハイブリッドの第１端子をＦ端子とし、第４ハイブ
リッドの第１端子をＧ端子とし、 X1行のY1列の三端子スイッチのＡ端子と同行Y2列の三端
子スイッチのＢ端子とが接続され、以下順にX1行のＹ
（ｍ−２）列の三端子スイッチのＡ端子と同行Ｙ（ｍ−
１）列の三端子スイッチのＢ端子とが接続されて、X1行
に配置されたスイッチが接続され、 X2行のY1列の四端子スイッチのＧ端子と、同行Y2列の四
端子スイッチのＦ端子とが接続され、以下順にX2行Ｙ
（ｍ−２）列の四端子スイッチのＧ端子と同行Ｙ（ｍ−
１）列の四端子スイッチのＦ端子とが接続され、同行Ｙ
（ｍ−１）列の四端子スイッチのＧ端子と同行Ym列の三
端子スイッチのＣ端子とが接続されて、X2行に配置され
たスイッチが接続され、 X3行からXn行に配置されたスイッチ間の接続がX2行と同
様にされて、X1からXn行までの行方向の接続がなされて
おり、 次に、X1行Y1列の三端子スイッチのＣ端子とX2行Y1列の
四端子スイッチのＤ端子とが接続され、X2行Y1列の四端
子スイッチのＥ端子とX3行Y1列の四端子スイッチのＤ端
子とが接続され、以下順にＸ（ｎ−１）行Y1列の四端子
スイッチのＥ端子とXn行Y1列の四端子スイッチのＤ端子
とが接続されて、Y1列のスイッチが接続され、 Y2列からＹ（ｍ−１）列まで、Y1列と同様にスイッチ間
の接続がなされ、 Ym列に配置された三端子スイッチに対し、X1行Ｙ（ｍ−
１）列の三端子スイッチのＡ端子とX2列Ym列の三端子ス
イッチのＡ端子とが接続され、X2行Ym列の三端子スイッ
チのＢ端子とX3行Ym列の三端子スイッチのＡ端子とが接
続され、以下順にＸ（ｎ−１）行Ym列の三端子スイッチ
のＢ端子とXn行Ym列の三端子スイッチのＡ端子とが接続
されて、Y1からYm列までの列方向の接続がなされてお
り、 X1行Y1列の三端子スイッチのＢ端子をX1端子とし、X2行
Y1列からXn行Y1列の四端子スイッチのＦ端子をそれぞれ
X2端子からXn端子とし、Xn行Y1列からXn行Ｙ（ｍ−１）
列の四端子スイッチのＥ端子をY1端子からＹ（ｍ−１）
端子とし、Xn行Ym列の三端子スイッチのＢ端子をYm端子
とした、ｎ行ｍ列のマトリクススイッチであって、各ス
イッチング素子対のスイッチのオン−オフ状態を制御す
ることにより、マトリクススイッチを構成したことを特
徴とする高周波スイッチ。 ４．X1行及びYm列に配置した前記三端子スイッチを前記
四端子スイッチで置き換え、マトリクススイッチを構成
したことを特徴とする特許請求の範囲第３項に記載の高
周波スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8968984A JP2715404B2 (ja) | 1984-05-04 | 1984-05-04 | 高周波スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8968984A JP2715404B2 (ja) | 1984-05-04 | 1984-05-04 | 高周波スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60233901A JPS60233901A (ja) | 1985-11-20 |
| JP2715404B2 true JP2715404B2 (ja) | 1998-02-18 |
Family
ID=13977727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8968984A Expired - Lifetime JP2715404B2 (ja) | 1984-05-04 | 1984-05-04 | 高周波スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715404B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225874B1 (en) * | 1998-05-29 | 2001-05-01 | Agilent Technologies Inc. | Coupling structure as a signal switch |
-
1984
- 1984-05-04 JP JP8968984A patent/JP2715404B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60233901A (ja) | 1985-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2964975B2 (ja) | 高周波スイッチ回路 | |
| US5313083A (en) | R.F. switching circuits | |
| JP4361536B2 (ja) | 高周波スイッチ | |
| US6320476B1 (en) | Millimeter-band semiconductor switching circuit | |
| US5856713A (en) | N-way MMIC switch | |
| JPS6349402B2 (ja) | ||
| JP2715404B2 (ja) | 高周波スイツチ | |
| EP0902988B1 (en) | A high frequency multi-port switching circuit | |
| US5309006A (en) | FET crossbar switch device particularly useful for microwave applications | |
| JP3342791B2 (ja) | 高周波単極双投スイッチ | |
| JP2962771B2 (ja) | 移相器 | |
| JPH0119761B2 (ja) | ||
| JP2002280811A (ja) | マイクロ波回路 | |
| JP3417386B2 (ja) | 高周波スイッチ回路 | |
| US4853658A (en) | Microwave phase shifters | |
| JP2959004B2 (ja) | 半導体集積回路 | |
| JP3848894B2 (ja) | 半導体装置 | |
| JPH0281503A (ja) | マイクロ波増幅回路 | |
| JP3357715B2 (ja) | マイクロ波移相器 | |
| JP3071985B2 (ja) | スイッチ装置 | |
| JPS6349922B2 (ja) | ||
| JPH0419842Y2 (ja) | ||
| JP2956383B2 (ja) | 半導体スイッチ | |
| JPH0748603B2 (ja) | 半導体移相器 | |
| JP2996906B2 (ja) | モノリシックマイクロ波集積回路 |