JP2005323297A - ４×４スイッチおよび８×８スイッチ - Google Patents

Abstract

【課題】本発明は、ＦＥＴを用いた多極多投スイッチで直流オフセットを有する信号の通過が可能で、高速化のための化合物半導体の使用に対しても正電源動作が可能で、かつ大規模化が容易なスイッチを提供することを目的としている。
【解決手段】ＦＥＴをシリーズ接続のみで２×２スイッチを構成し、これを単位として５個使用して４×４スイッチを構成し、この４×４スイッチをさらに５個用いて８×８スイッチを構成した。ここで、これら各スイッチの入力端子と出力端子をそれぞれ対向するように配置することにより、スイッチの大規模化を容易にしている。
【選択図】図１

Description

本発明は、入力信号を任意の出力に切り替えて出力する多入力多出カスイッチに関し、電界効果トランジスタ（以下ＦＥＴと略記）等をオン／オフすることにより信号経路を切り替える多入力多出力スイッチ、特に４×４スイッチおよび８×８スイッチに関わる。

ＦＥＴを用いたSingle-Pole n-Throw（ＳＰｎＴ／単極ｎ投）スイッチやn-Pole n-Throw（ｎ極ｎ投）スイッチは、広帯域、低消費電力および高速切替速度という特徴から、無線通信用携帯端末の送受切替スイッチや、入力信号を任意の出力に切り替えて出力する多入力多出力のスイッチマトリックスなどに広く利用されている。例えば、下記「非特許文献１」には図２４に示す４入力４出力スイッチ（以下４×４スイッチ）の構成が開示されている。

図２４において、この４×４スイッチは、１２_１〜１２_４の４つの２×２スイッチと、５_２１〜５_２４の４本の伝送線路で構成されている。各２×２スイッチは、それぞれ複数のＦＥＴを用いた４つのＳＰＤＴ（単極双投）スイッチを用いて構成されている。この２×２スイッチとして下記「特許文献１」で開示されている従来例を図２５に示す。

図２５における、この従来例の２×２スイッチは、入力端子１_１１，１_１２および出力端子２_１１，２_１２にそれぞれＳＰＤＴスイッチ９_１１、９_１２、９_２１、９_２２を備え、これらのＳＰＤＴスイッチ間を４本のインタコネクション用伝送線路５_１〜５_４で接続することにより、スイッチマトリックスとして動作する構成となっている。また、各ＳＰＤＴスイッチは、シリーズ・シャントＦＥＴ構成となっており、例えばＳＰＤＴスイッチ９_１１の場合には、シリーズＦＥＴ３_１１とシャントＦＥＴ３_１１ＳおよびシリーズＦＥＴ３_１２とシャントＦＥＴ３_１２Ｓとで構成されている。

この２×２スイッチの動作は以下の通りである。
入力端子１_１１から入力される信号は、ＳＰＤＴスイッチ９_１１共通端子に入力され、ＳＰＤＴスイッチ９_２１への接続経路である伝送線路５_１か、またはＳＰＤＴスイッチ９_２２への接続経路である伝送線路５_２に出力される。

同様に、入力端子１_１２から入力される信号は、ＳＰＤＴスイッチ９_１２の共通端子に入力され、ＳＰＤＴスイッチ９_２１への接続経路である伝送線路５_３か、またはＳＰＤＴスイッチ９_２２への接続経路である伝送線路５_４に出力される。

ＳＰＤＴスイッチ９_２１においては、伝送線路５_１または伝送線路５_３からのどちらか一方の信号を出力端子２_１１に出力するように制御され、ＳＰＤＴスイッチ９_２２においては、伝送線路５_２または伝送線路５_４からのどちらか一方の信号を出力端子２_１２に出力するように制御される。

ここで、ＳＰＤＴスイッチ９_１１および９_２１中のＦＥＴのゲートバイアスは、ＳＰＤＴスイッチ９_１１のシリーズＦＥＴ３_１１、シャントＦＥＴ３_１２Ｓと、ＳＰＤＴスイッチ９_１２のシリーズＦＥＴ３_２１、シャントＦＥＴ３_２２Ｓが制御端子６_１から、ＳＰＤＴスイッチ９_１１のシリーズＦＥＴ３_１２、シャントＦＥＴ３_１１Ｓと、ＳＰＤＴスイッチ９_１２のシリーズＦＥＴ３_２２、シャントＦＥＴ３_２１Ｓが制御端子６_２からそれぞれ共通に印加できるようになっている。なお、出力端子２_１１，２_１２に接続されたＳＰＤＴスイッチ９_２１，９_２２中のＦＥＴにも同様に、２個の制御端子６_１，６_２からゲートバイアスを印加できる構成となっている。

シリーズ・シャントＦＥＴ構成のスイッチは、通過時にはシリーズＦＥＴをＯＮ、シャントＦＥＴをＯＦＦに制御し、遮断時にはシリーズＦＥＴをＯＦＦ、シャントＦＥＴをＯＮに制御する。従って、図２５に示した従来例では、制御端子６_１および６_２に相補的な電圧を印加することにより、（入力端子１_１１から出力端子２_１１、入力端子１_１２から出力端子２_１２）および（入力端子１_１１から出力端子２_１２、入力端子１_１２から出力端子２_１１）という２通りの通過状態を切り替えることができる構成となっている。また、入出力端子を図２５に示す方形配置の対向する辺に備えていることにより、カスケード接続が容易になり、スイッチを大規模化しやすい構成ともなっている。

この２×２スイッチを図２４に示した４×４スイッチに適用した場合、制御端子数が８個で済むこと、および伝送線路５_２１〜５_２４の長さを同一にし、かつ２×２スイッチ１２_１〜１２_４を同一の構成とすれば、本構成で実現できる全ての通過状態において挿入損失や信号の通過時間（通過位相）を揃えることができるという利点がある一方で、以下の問題点が生じてしまう。

まず第１に、完全な４×４スイッチマトリックスとして動作しないという問題点である。これは、２×２スイッチ１２_１に入力される信号の一方は必ず２×２スイッチ１２_４に入力され、２×２スイッチ１２_２に入力される信号の一方は必ず２×２スイッチ１２_３に入力され、２×２スイッチ１２_３と１２_４との間で信号の切替えが行われないことに起因している。このため、マトリックス動作に必要な２４通りの通過状態のうち、（入力端子１_１から出力端子２_１、入力端子１_２から出力端子２_２、入力端子１_３から出力端子２_３、入力端子１_４から出力端子２_４）を含む８通りの通過状態を実現できないことになってしまう。

第２に、シャントＦＥＴ３_１１Ｓ、３_１２Ｓ、３_２１Ｓ、３_２２Ｓにより信号通過経路がグランドに接続されているため、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号を通過させることができないという問題点である。

第３に、各２×２スイッチの入出力の両方にそれぞれ２個づつのＳＰＤＴスイッチを配置しているため、回路規模が大きくなることに加えて、制御線の交差数が増大しアイソレーション特性が劣化してしまうという問題点である。

第４に、最小単位スイッチであるＳＰＤＴの規模をこれ以上大きくした場合、シリーズ・シャントＦＥＴ構成ではゲートバイアスを共通にすることが不可能になるため、各シリーズ／シャントＦＥＴ毎にゲートバイアス用制御線や制御端子が必要になり、これに伴う配線交差数の増大に起因するアイソレーション特性の劣化や、制御端子数の増大に伴う回路規模および実装困難性の増大を招いてしまうという問題点である。

第５にＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴでスイッチを構成した場合、正電源動作が困難であるという問題点である。

スイッチの特性で重要なのは、ＯＮ経路の挿入損失とＯＦＦ経路のアイソレーションである。このうち挿入損失は、主に使用するＦＥＴのＯＮ抵抗に依存し、アイソレーションは主にＦＥＴのＯＦＦ容量に依存する。このため、高周波スイッチ用デバイスとしては、ＯＮ抵抗とＯＦＦ容量を低減できるＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴが多用されている。

しかしながら、一般的にＭＥＳＦＥＴやＨＦＭＴはディプレッション（ノーマリーオン）型ＦＥＴであるため、しきい値電圧（Ｖｔｈ）が負電圧となる。従って、従来例のようにシャントＦＥＴによりドレインおよびソースの電位が自動的に０Ｖになる場合には、ゲートバイアスが０Ｖの時ＦＥＴはＯＮ状態にあり、ＦＥＴをＯＦＦ状態にするにはＶｔｈより低い負電圧が必要とされ、制御回路に負電圧発生回路が必要になる。特に携帯端末においては、この負電圧発生回路が実装上大きな領域を占めるため、ＦＥＴスイッチの正電源動作が強く望まれている。
特開平６−２３２６０４号公報 M. J. Schindler et al, "DC-20GHz NxM Passive Switches," IEEE Transactions on Microwave Theory and Techniques, vol.36, no.12, pp.1604-1613, Dec. 1988

本発明の目的は上記従来の問題点を解決し、マトリックス動作が可能で、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号を通過させることができ、大規模化が容易で正電源動作も可能なスイッチを提供することにある。

上記目的を達成するために、本発明の請求項１においては、４個の信号入力端子と、第１〜第５の５個の２×２スイッチと、４個の信号出力端子と、少なくとも２つの伝送手段とを備え、前記５個の２×２スイッチは、それぞれ第１および第２の２つの入力端子と第１および第２の２つの出力端子とを備え、前記第１および第２の２つの入力端子に入力された信号を、前記第１および第２の出力端子、または前記第２および第１の出力端子にそれぞれ出力し、前記４個の信号入力端子は、前記第１および第２の２×２スイッチの第１および第２の入力端子にそれぞれ接続され、前記第１の２×２スイッチの第１の出力端子は、前記第３の２×２スイッチの第１の入力端子に接続され、前記第２の２×２スイッチの第１の出力端子は、前記第３の２×２スイッチの第２の入力端子に接続され、前記第１の２×２スイッチの第２の出力端子は、前記第４の２×２スイッチの第１の入力端子に接続され、前記第２の２×２スイッチの第２の出力端子は、前記第４の２×２スイッチの第２の入力端子に接続され、前記第３と第４の２×２スイッチの第１の出力端子は、前記２つの伝送手段の一端にそれぞれ接続され、前記第３と第４の２×２スイッチの第２の出力端子は、前記第５の２×２スイッチの第１と第２の入力端子にそれぞれ接続され、前記４個の信号出力端子は、前記２つの伝送手段の他の一端および前記第５の２×２スイッチの第１と第２の出力端子にそれぞれ接続され、前記伝送手段を通過する信号の通過時間が、前記第５の２×２スイッチを通過する信号の通過時間と同一となるように設定したことを規定している。

請求項２においては、請求項１に記載の４×４スイッチにおいて、前記４個の入力端子と前記４個の出力端子を入れ替えた構成について規定した。

請求項３においては、請求項１または請求項２に記載の４×４スイッチにおいて、前記伝送手段の挿入損失または利得が、前記第５の２×２スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを規定している。

請求項４においては、請求項１または請求項２に記載の４×４スイッチにおいて、さらに第１の２個の抵抗を備え、前記第１の２個の抵抗は、前記２つの伝送手段にそれぞれ直列に接続され、前記それぞれ直列に接続された抵抗と伝送手段の合計の挿入損失または利得が、前記第５の２×２スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを規定している。

請求項５においては、請求項１乃至請求項４のいずれかに記載の４×４スイッチにおいて、前記第１乃至第５の２×２スイッチは、それぞれ少なくとも２つ以上の単極双投スイッチを用いた構成についてい規定している。

請求項６においては、請求項５に記載の４×４スイッチにおいて、前記単極双投スイッチは、微小機械スイッチで構成することを規定している。

請求項７においては、請求項５に記載の４×４スイッチにおいて、前記単極双投スイッチは、少なくとも２つ以上のＦＥＴで構成することを規定している。

請求項８においては、請求項７に記載の４×４スイッチにおいて、前記２×２スイッチは、第１と第２の２個の単極双投スイッチと、第１乃至第４の４本の伝送線路で構成され、前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の２端子に接続された２個のＦＥＴで構成され、前記第１の単極双投スイッチの当該共通端子以外の２端子に、前記第１および第２の伝送線路の一端をそれぞれ接続し、前記第２の単極双投スイッチの共通端子以外の２端子に、前記第３および第４の伝送線路の一端をそれぞれ接続し、前記２×２スイッチの第１および第２の入力端子または第１および第２の出力端子が、前記第１および第２の単極双投スイッチの共通端子にそれぞれ接続され、前記２×２スイッチの第１および第２の出力端子または第１および第２の入力端子が、前記第１および第３の伝送線路の他端と、前記第２および第４の伝送線路の他端とにそれぞれ接続され、前記第１乃至第４の伝送線路の長さが、所望の動作周波数における線路内波長の１／３６以下であることを規定している。

請求項９においては、請求項７に記載の４×４スイッチにおいて、前記２×２スイッチは、第１と第２の２個の単極双投スイッチと、第１の２つの接続手段と、第２の２つの接続手段とで構成され、前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の２端子に接続された２個のＦＥＴで構成され、前記２×２スイッチの第１および第２の入力端子または第１および第２の出力端子が、前記第１および第２の単極双投スイッチの共通端子にそれぞれ接続され、前記第１の単極双投スイッチの共通端子以外の２端子と、前記第２の単極双投スイッチの共通端子以外の２端子とは、所定の間隔で互いに対向するように配置され、互いに対向して配置された前記第１の単極双投スイッチの共通端子以外の２端子と前記第２の単極双投スイッチの共通端子以外の２端子とを、前記第１の２つの接続手段でそれぞれ接続し、前記第２の２つの接続手段は、一端が前記２×２スイッチの第１および第２の出力端子または第１および第２の入力端子に、他端が前記第１の２つの接続手段にそれぞれ接続され、前記第２の接続手段の一方は、前記第２の接続手段とは接続関係にない前記第１の接続手段と交差した構成について規定している。

請求項１０においては、請求項１乃至請求項９のいずれかに記載の４×４スイッチにおいて、さらに各組がそれぞれ４個の抵抗で構成された１乃至５組の第２の抵抗と、少なくとも１つの制御端子とを備え、前記各組に属する４個の抵抗は、その一端が前記制御端子に接続され、他端がそれぞれ、前記第１と第２の２×２スイッチの第１および第２の入力端子、または前記第１と第２の２×２スイッチの第１および第２の出力端子、および前記第３と第４の２×２スイッチの第１および第２の入力端子、または前記第３と第４の２×２スイッチの第１および第２の出力端子、または前記４個の信号出力端子、の少なくとも１つに接続された構成について規定している。

請求項１１においては、請求項１０に記載の４×４スイッチにおいて、前記１〜５組中の少なくとも１つの組に属する４個の抵抗を、４個のインダクタで置き換えた構成とした。

請求項１２においては、請求項１０に記載の４×４スイッチにおいて、前記第２の４個の抵抗は、前記各接続手段間または前記各伝送手段間に、前記接続手段または伝送手段に平行に配置する構成とした。

請求項１３においては、請求項１乃至請求項１２のいずれかに記載の４×４スイッチにおいて、さらに４個のキャパシタを備え、前記４個の入力端子に、それぞれ前記４個のキャパシタを直列に接続した構成とした。

請求項１４においては、請求項１０乃至請求項１２のいずれかに記載の４×４スイッチにおいて、さらに８個のキャパシタを備え、前記４個の信号入力端子と前記４個の信号出力端子に、それぞれ前記８個のキャパシタを直列に接続する構成とした。

請求項１５においては、請求項１乃至請求項１４のいずれかに記載の４×４スイッチにおいて、前記第１〜第５の各２×２スイッチ、または前記第１と第２の２×２スイッチ、または前記第３と第４の２×２スイッチ、または前記第５の２×２スイッチと前記第１の抵抗と前記伝送手段、または前記第５の２×２スイッチと前記第１の抵抗と前記伝送手段を除く第１乃至第４の２×２スイッチを含む回路、または前記４×４スイッチ全体のいずれかを半導体基板に集積する構成とした。

請求項１６においては、８個の信号入力端子と、第１乃至第５の５個の４×４スイッチと、８個の信号出力端子と、少なくとも４つの伝送手段とを備え、前記５個の４×４スイッチは、それぞれ第１乃至第４の４つの入力端子と第１乃至第４の４つの出力端子とを備え、前記第１乃至第４の４つの入力端子に入力された信号を、それぞれ当該第１乃至第４の出力端子のいずれかの出力端子に出力し、前記８個の信号入力端子は、前記第１および第２の４×４スイッチの第１乃至第４の入力端子にそれぞれ接続され、前記第１の４×４スイッチの第１と第２の出力端子は、前記第３の４×４スイッチの第１と第２の入力端子にそれぞれ接続され、前記第２の４×４スイッチの第１と第２の出力端子は、前記第３の４×４スイッチの第３と第４の入力端子にそれぞれ接続され、前記第１の４×４スイッチの第３と第４の出力端子は、前記第４の４×４スイッチの第１と第２の入力端子にそれぞれ接続され、前記第２の４×４スイッチの第３と第４の出力端子は、前記第４の４×４スイッチの第３と第４の入力端子にそれぞれ接続され、前記第３と第４の４×４スイッチの各第１と第２の出力端子は、それぞれ前記４つの伝送手段の一端に接続され、前記第３と第４の４×４スイッチの第３と第４の出力端子は、前記第５の４×４スイッチの当該第１乃至第４の入力端子にそれぞれ接続され、前記８個の信号出力端子は、前記４つの伝送手段の他の一端および前記第５の４×４スイッチの第１乃至第４の出力端子にそれぞれ接続され、前記伝送手段を通過する信号の通過時間が、前記第５のスイッチを通過する信号の通過時間と同一となるように設定したことを規定している。

請求項１７においては、請求項１６に記載の８×８スイッチにおいて、前記８個の入力端子と前記８個の出力端子を入れ替えた構成とした。

請求項１８においては、請求項１６乃至請求項１７のいずれかに記載の８×８スイッチにおいて、前記伝送手段の挿入損失または利得が、前記第５の４×４スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを規定している。

請求項１９においては、請求項１６乃至請求項１８のいずれかに記載の８×８スイッチにおいて、さらに第３の４個の抵抗を備え、前記第３の４個の抵抗は、前記４つの伝送手段にそれぞれ直列に接続され、前記それぞれ直列に接続された抵抗と前記伝送手段との合計の挿入損失または利得が、前記第５の４×４スイッチの挿入損失または利得と、所望の帯域において実質的に同一となるように設定したことを規定している。

請求項２０においては、請求項１６乃至請求項１９のいずれかに記載の８×８スイッチにおいて、前記第１乃至第５の４×４スイッチは、それぞれ少なくとも４つ以上の単極４投（ＳＰ４Ｔ）スイッチを用いて構成することについて規定している。

請求項２１においては、請求項２０に記載の８×８スイッチにおいて、前記単極４投スイッチは、微小機械スイッチで構成している。

請求項２２においては、請求項２０に記載の８×８スイッチにおいて、前記単極４投スイッチは、少なくとも４つ以上のＦＥＴで構成している。

請求項２３においては、請求項２２に記載の８×８スイッチにおいて、前記４×４スイッチは、４個の単極４投スイッチと、第１の４つの接続手段と、第２の４つの接続手段と、両端を含む３つの接続点を有する第３の４つの接続手段とで構成され、前記単極４投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の４端子にそれぞれ接続された４個のＦＥＴで構成され、前記４個の単極４投スイッチは、それぞれ２個づつの単極４投スイッチからなる第１と第２のスイッチペアを形成し、前記スイッチペアの前記単極４投スイッチは、共通端子以外の４端子側を所定の間隔で互いに対向して配置し、前記第１のスイッチペアの前記単極４投スイッチの互いに対向した４端子間同士を、前記第１の４つの接続手段でそれぞれ接続し、前記第２のスイッチペアの前記単極４投スイッチの互いに対向した４端子間同士を、前記第２の４つの接続手段でそれぞれ接続し、前記４×４スイッチの４個の入力端子または４個の出力端子は、前記４×４スイッチの一辺に配置され、前記第３の４つの接続手段の両端のうちの一方の接続点は、方形配置の前記４×４スイッチの一辺に配置された前記４個の入力端子または前記４個の出力端子にそれぞれ接続され、前記第３の各々の接続手段の他の２つの接続点は、前記第１の４つの接続手段のうちの互いに異なる１つの接続手段、および前記第２の４つの接続手段のうちの互いに異なる１つの接続手段と、それぞれ接続する構成について規定している。

請求項２４においては、請求項１６乃至請求項２３のいずれかに記載の８×８スイッチにおいて、前記第１乃至第５の４×４スイッチの少なくとも１つは、請求項１乃至９のいずれかに記載の４×４スイッチで構成することを規定している
請求項２５においては、請求項１６乃至請求項２４のいずれかに記載の８×８スイッチにおいて、さらに各組がそれぞれ８個の抵抗で構成された１組乃至５組の第４の抵抗と、少なくとも１つの制御端子とを備え、前記各組に属する当該８個の抵抗は、その一端が前記制御端子に接続され、他端がそれぞれ、前記第１と第２の４×４スイッチの第１乃至第４の入力端子、または前記第１と第２の４×４スイッチの第１乃至第４の出力端子、または前記第３と第４の４×４スイッチの第１乃至第４の入力端子、または前記第３と第４の４×４スイッチの第１乃至第４の出力端子、または前記８個の信号出力端子、の少なくとも１つに接続された構成について規定している。

請求項２６においては、請求項２５に記載の８×８スイッチにおいて、前記１組乃至５組中の少なくとも１つの組に属する８個の抵抗は、８個のインダクタで置き換える構成としている。

請求項２７においては、請求項２５に記載の８×８スイッチにおいて、前記第４の８個の抵抗は、各接続手段間または伝送手段間に、前記接続手段または前記伝送手段に平行に配置する構成としている。

請求項２８においては、請求項１６乃至請求項２７のいずれかに記載の８×８スイッチにおいて、さらに８個のキャパシタを備え、前記８個の信号入力端子に、それぞれ前記８個のキャパシタを直列に接続した構成としている。

請求項２９請求項２５乃至請求項２７のいずれかに記載の８×８スイッチにおいて、さらに１６個のキャパシタを備え、前記８個の信号入力端子と前記８個の信号出力端子に、それぞれ前記１６個のキャパシタを直列に接続した構成としている。

請求項３０においては、請求項１６乃至請求項２９のいずれかに記載の８×８スイッチにおいて、前記第１乃至第５の各４×４スイッチ、または前記第１と第２の４×４スイッチ、または前記第３と第４の４×４スイッチ、または前記第５の４×４スイッチと前記第１の抵抗と前記伝送手段、または前記第５の４×４スイッチと前記第１の抵抗と前記伝送手段を除く第１乃至第４の４×４スイッチを含む回路、または８×８スイッチ全体、のいずれかを半導体基板に集積する構成について規定している。

本発明に係わる４×４スイッチおよび８×８スイッチは、それぞれの単位スイッチである５個づつの２×２スイッチおよび４×４スイッチと複数の伝送手段および抵抗を組み合わせて構成したことに加えて、２×２スイッチおよび４×４スイッチを構成するＳＰＤＴスイッチおよびＳＰ４ＴスイッチをシリーズＦＥＴのみで構成し、かつ各２×２スイッチおよび４×４スイッチを通過するＦＥＴの数を１つで済むように構成したことを最も主要な特徴とする
このため、完全なスイッチマトリックス動作を実現できることに加えて、直流レベルが０Ｖ以外のロジックレベルを有するベースバンド信号も通過させることが出来る。したがって、イーサネット（登録商標）用スイッチやルータの小型高性能化に資するところが大である。また、正電源動作も可能になるため、無線通信端末の小型高性能化にも寄与することが出来る。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係わる４×４スイッチを示す図である。本４×４スイッチは、図２４に示した従来例の４×４スイッチに、２×２スイッチ１２_５と伝送線路５_２５，５_２６を付加した構成となっている。ここで本実施の形態の４×４スイッチは、好ましくは、２×２スイッチ１２_１と１２_２、および２×２スイッチ１２_３と２×２スイッチ１２_４は、それぞれ同一構成の２×２スイッチで構成され、各２×２スイッチはそれらを通過する信号の振幅と位相が同一になるように構成されている。

この４×４スイッチの動作を従来例との相違を中心に説明する。

本第１の実施の形態と図２４に示した従来例との相違は、２×２スイッチ１２_５を付加することにより、完全なマトリックス動作に必要な２４通りの通過状態を実現できると同時に、伝送線路５_２５，５_２６を通過する信号の通過時間を２×２スイッチ１２_５を通過する信号の通過時間と同一にすることにより、２４通りの全ての通過状態において信号の通過時間（通過位相）を揃えることができることである。

これは、２通りの通過状態を実現できる２×２スイッチ１２_５を追加したことに加えて、２×２スイッチ１２_５を通過する信号の遅延時間を、伝送線路５_２５，５_２６により補償できるためである。なお、図１に例示した実施の形態に限定されることなく、信号入力端子および信号出力端子を互いに入れ替えた構成でも構わない。
［第２の実施の形態］
図２は、本発明の第２の実施の形態に係わる４×４スイッチを示す図である。本第２の実施の形態は、図１に例示した第１の実施の形態と比較して、同一の抵抗値を有する抵抗４_２５、４_２６を付加した点が異なっている。本第２の実施の形態を第１の実施の形態との相違を中心に説明する。

本第２の実施の形態の４×４スイッチでは、同一の抵抗値を有する抵抗４_２５，４_２６を付加した点に最も主要な特徴がある。例えば、２×２スイッチ１２_５の挿入損失と、それぞれ直列に接続された抵抗４_２５と伝送線路５_２５、および抵抗４_２６と伝送線路５_２６の挿入損失を同一に設定することにより、２４通りの全ての通過状態において挿入損失または利得を揃えることが可能になる。

なお、図２に例示したスイッチを半導体基板上に集積化する場合、図２の回路全体を集積化することも可能であるが、２×２スイッチ１２_１〜１２_４、伝送線路５_２１〜５_２４で構成された部分と、２×２スイッチ１２_５および伝送線路５_２５および５_２６で構成された部分とをそれぞれ別個に集積化することも可能である。
実施の形態に限定されることなく、抵抗４_２５，４_２６を適用する代わりに、伝送線路５_２５、５_２６の導体幅や導体厚などを調整することにより、所望の帯域において、２×２スイッチ１２_５と同一の挿入損失を実現する構成でも構わない。また図３に例示したように、信号入力端子および信号出力端子を入れ替えた構成でも構わない。
［第３の実施の形態］
図４は、本発明の第３の実施の形態に係わる４×４スイッチを示す図である。

本第３の実施の形態は、図２に例示した第２の実施の形態中の２×２スイッチ１２_１〜１２_５の実施の形態を具体的に例示するものである。本第３の実施の形態においては、２×２スイッチ１２_１〜１２_５は同一の構成であるので、代表して２×２スイッチ１２_１について説明する。

２×２スイッチ１２_１は、それぞれ２つづつの入力および出力端子と、２つのＳＰＤＴスイッチ９_１，９_２と、第１の伝送線路５_１１，５_１２と、第２の伝送線路５_２１、５_２２とで構成されている。ＳＰＤＴスイッチ９_１，９_２は同一の構成であり、ＳＰＤＴスイッチ９_１の場合、２つのＦＦＴ３_１１，３_１２と、これらのＦＥＴのゲートに接続された２つの抵抗４_１１，４_１２で構成される。ここで、ＦＥＴ３_１１、３_１２のソースまたはドレインの一方が共通端子に接続されることによりＳＰＤＴスイッチを構成する。また、第１の伝送線路５_１２と第２の伝送線路５_２２は配線交差部１１_１において交差している。なお、抵抗４_１１，４_１２の抵抗値は、入出力の特性インピーダンスと比較して非常に大きな値に設定されており、抵抗４_１１と４_２１、および抵抗４_１２と４_２２の一端は、制御端子６_１１および６_１２にそれぞれ接続されている。また、好ましくは、抵抗４_１１、４_２１、４_１２、４_２２の抵抗値は同一の値であり、第１の伝送線路５_１１，５_１２と第２の伝送線路５_２１、５_２２の線路長もそれぞれ同一の値に設定される。なお、この線路長は好ましくは線路内波長の１／３６以下にしておく。

この２×２スイッチの動作は以下の通りである。入力端子１_１から入力される信号は、第１の伝送線路５_１１、５_１２を介して、ＳＰＤＴスイッチ９_１中のＦＥＴ３_１１のドレインまたはソース、およびＳＰＤＴスイッチ９_２中のＦＥＴ３_２２のドレインまたはソースに入力される。入力端子１_２から入力される信号は、第２の伝送線路５_２１、５_２２を介して、ＳＰＤＴスイッチ９_２中のＦＥＴ３_２１のドレインまたはソース、およびＳＰＤＴスイッチ９_１中のＦＥＴ３_１２のドレインまたはソースに入力される。入力端子１_１，１_２を２×２スイッチ１２_１の一辺に配置しても、このようにＳＰＤＴスイッチ９_１およびＳＰＤＴスイッチ９_２の両方に信号を入力できるのは、第１の伝送線路５_１２と第２の伝送線路５_２２が配線交差部１１_１において交差しているためである。このような交差は、例えば誘電体や絶縁体を間に挟んだオーバーレイ構造や、第１の伝送線路５_１２と第２の伝送線路５_２２の一方を配線交差部１１_１においてエアブリッジ配線とすることなどにより実現することができる。

ここで、ＦＥＴ３_１１と３_２１のゲートバイアスは制御端子６_１１から、ＦＥＴ３_１２と３_２２のゲートバイアスは制御端子６_１２からそれぞれ共通に印加される。従って、制御端子６_１１および６_１２に相補的な電圧を印加することにより、ＦＥＴ３_１１と３_２１を同時にＯＮまたはＯＦＦし、ＦＥＴ３_１２と３_２２を同時にＯＦＦまたはＯＮすることが可能になる。したがって、（入力端子１_１から伝送線路５_２１１、入力端子１_２から伝送線路５_２２１）または、（入力端子１_１から伝送線路５_２２１、入力端子１_２から伝送線路５_２１１）の２×２スイッチマトリックス動作を実現できる。

ここで、（入力端子１_１から伝送線路５_２１１、入力端子１_２から伝送線路５_２２１）の通過状態の場合、第１の伝送線路５_１２と第２の伝送線路５_２２がそれぞれＦＥＴ３_２２と３_１２のドレインまたはソース端で開放（オープン）状態に、（入力端子１_１から伝送線路５_２２１、入力端子１_２から伝送線路５_２１１）の通過状態の場合、第１の伝送線路５_１１と第２の伝送線路５_２１がそれぞれＦＥＴ３_１１と３_２１のドレインまたはソース端で開放（オープン）状態になるため、これらの伝送線路の長さが動作周波数帯の波長に比べて無視できない長さである場合、オープンスタブとしてスイッチ特性の劣化を招いてしまう。

この様子をシミュレーションしたのが図５である。横軸に第１および第２の伝送線路（５_１１，５_１２、５_２１、５_２２）の長さ（対線路内波長）、縦軸に伝送線路長がゼロの時を基準にした挿入損失の劣化量、および反射損失、アイソレーションをプロットしている。この図を見ると、伝送線路が長くなればなる程、オープンスタブの影響が徐々に現われ、挿入損失が増大し、反射損失が減少することがわかる。一方、アイソレーションは反射損失の減少の裏返しで改善される。例えば、伝送線路の長さを線路内波長の１／３６以下にした場合、反射損失の劣化を３．５ｄＢ、挿入損失の劣化を０．１２ｄＢ以下に抑えることができる。

図２５に示した従来例と本実施の形態の主要な相違点は、ＳＰＤＴスイッチをシリーズＦＥＴのみで構成したこと、および所要ＳＰＤＴスイッチ数を半減したことである。シャントＦＥＴを除いたことにより、信号経路をグランドから切り離すことができるため、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号も通過させることが可能になる。所要ＳＰＤＴスイッチ数を半減したことに伴い、所要制御線数の半減による高アイソレーション化ならびに回路サイズの小型化を実現できる。また、本第３の実施の形態の２×２スイッチにおいては、信号は１つのＦＥＴしか通過しないので、同一の挿入損失を実現するためには、図２５に示した従来例と比較して、各ＦＥＴのＯＮ抵抗値が２倍のものを適用することができる。従って、各ＦＥＴの所要ゲート幅を半分にすることができるので、回路をより一層小型化することが可能になる。２×２スイッチ部の小型化は、特に本実施の形態のように複数の２×２スイッチをカスケード接続して規模の大きなスイッチを構成する場合には、スイッチ回路全体の小型化に極めて有効である。

また、図４に示した実施の形態の４×４スイッチにおいては、好ましくは、伝送線路５_２５、５_２６と２×２スイッチ１２_５中の伝送線路（５_９１、５_９２、５_１０１、５_１０２）の長さは同一に設定される。これにより、各２×２スイッチ１２_１〜１２_５を同一の構成とすることと合わせて、２４通りの全ての４×４スイッチマトリックス動作の通過状態において、信号の通過時間（通過位相）を揃えることができる。さらに、抵抗４_２５と４_２６の抵抗値を、ＦＥＴ３_９１、３_９２、３_１０１，３_１０２のＯＮ抵抗値と同一にすることにより、２４通り全ての通過状態において挿入損失を揃えることが可能になる。

なお、図４に例示した実施の形態に限定されることなく、信号入出力端子を入替えた構成や、５個の２×２スイッチ１２_１〜１２_５のうちの１つ以上の２×２スイッチを左右反転または１８０度回転した構成でも構わない。
［第４の実施の形態］
図６は、本発明の第４の実施の形態に係わる４×４スイッチを示す図である。

本第４の実施の形態は、図２に例示した第２の実施の形態中の２×２スイッチ１２_１〜１２_５の実施の形態を具体的に例示するものであり、図４に例示した第３の実施の形態とは異なる実施の形態を提供するものである。本第４の実施の形態においては、２×２スイッチ１２_１〜１２_５は全て同一の構成であるので、代表して２×２スイッチ１２_１について説明する。また、図４に例示した第３の実施の形態との相違点を中心に説明する。

２×２スイッチ１２_１は、それぞれ２つづつの入力および出力端子と、共通端子以外の２つの端子を互いに向い合せにして配置した２つのＳＰＤＴスイッチ９_１，９_２で構成されている。ＳＰＤＴスイッチ９_１，９_２は同一の構成であり、ＳＰＤＴスイッチ９_１の場合、２つのＦＥＴ３_１１、３_１２と、これらのＦＥＴのゲートに接続された２つの抵抗４_１１，４_１２で構成される。ここで、ＦＥＴ３_１１、３_１２のソースまたはドレインの一方が共通端子に接続されることによりＳＰＤＴスイッチを構成する。なお、抵抗４_１１、４_１２の抵抗値は、入出力の特性インピーダンスと比較して非常に大きな値に設定されており、抵抗４_１１と４_２１、および抵抗４_１２と４_２２の一端は、制御端子_６１１、６_１２にそれぞれ接続される。好ましくは、抵抗４_１１、４_２１，４_１２、４_２２の抵抗値は同一に設定される。

本第４の実施の形態は、ＳＰＤＴスイッチ９_１，９_２中の各ＦＥＴ３_１１と３_１２、および３_２１と３_２２のドレインまたはソース端子側を所定の間隔で互いに向い合せにして配置し、ＦＥＴ３_１１と３_２２のドレインまたはソース端子と、ＦＦＴ３_１２と３_２１のドレインまたはソース端子とを、それぞれ互いに接続したことに加えて、ＦＥＴ３_１２と３_２１のドレインまたはソース端子と交差して、上記互いに接続したＦＥＴ３_１１と３_２２のドレインまたはソース端子と信号入力端子１_１とを接続したことを最も主要な特徴とする。なお、この交差により、２×２スイッチの入出力端子をそれぞれ対向して配置することが可能になっている。本第４の実施の形態は、図４に例示した第３の実施の形態と比較して、ＳＰＤＴスイッチ９_１，９_２間の接続長を短縮できるため、スイッチ動作のより一層の広帯域／高周波化、ならびに回路の小型化を図ることができる。

また、図６に示した実施の形態の４×４スイッチにおいては、好ましくは伝送線路５_２５，５_２６の長さは、伝送線路５_２５、５_２６を通過する信号の通過時間と、２×２スイッチ１_２５を通過する信号の通過時間の平均値とが同一になるように設定される。これにより、各２×２スイッチ１２_１〜１２_５を同一の構成とすることと合わせて、２４通りの全ての４×４スイッチマトリックス動作の通過状態おいて、信号の通過時間（通過位相）をほぼ同一にすることができる。さらに、抵抗４_２５と４_２６の抵抗値を、ＦＥＴ３_９１、３_９２、３_１０１，３_１０２のＯＮ抵抗値と同一にすることにより、２４通り全ての通過状態において挿入損失を揃えることが可能になる。

なお、図６に例示した実施の形態に限定されることなく、信号入出力端子を入替えた構成や、２×２スイッチ１２_１〜１２_５のうちの１つ以上の２×２スイッチを左右反転または１８０度回転または左右反転して１８０度回転した構成でも構わない。
［第５の実施の形態］
図７〜図１１は、本発明の第５の実施の形態に係わる４×４スイッチを示す図である。本第５の実施の形態の４×４スイッチは、図２、図３に例示した第２の実施の形態の４×４スイッチに、抵抗４_１２１〜４_１２４および制御端子６_６を追加した構成となっている。なお抵抗４_１２１〜４_１２４の抵抗値は、入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは同一の値に設定される。

図７〜図１０の実施の形態は、抵抗４_１２１〜４_１２４の接続箇所が異なるものの、同一の効果をもたらすことができる構成となっている。抵抗４_１２１〜４_１２４は、図７の実施の形態では２×２スイッチ１２_３，１２_４の後段に、図８の実施の形態では２×２スイッチ１２_５および伝送経路５_２５と５_２６の後段に、信号入出力端子を入れ替えた図９の実施の形態では２×２スイッチ１２_１，１２_２の前段に、図１０の実施の形態では２×２スイッチ１２_１，１２_２の後段に、それぞれ配置されている。図１１は、図７に例示した実施の形態中の２×２スイッチ１２_１〜１２_５の実施の形態を具体的に例示するものであるので、代表して図１１について説明する。

図１１に例示した実施の形態では、抵抗４_１２１〜４_１２４の一端を２×２スイッチ１２_３、１２_４の出力端子にそれぞれ接続し、他端を制御端子６_６に接続したことを最も主要な特徴とする。

２×２スイッチ１２_１〜１２_５中のＳＰＤＴスイッチは全てシリーズＦＥＴで構成されており、かつ２×２スイッチ１２_１〜１２_５はスイッチマトリックス動作するように各ＦＥＴのＯＮ／ＯＦＦ制御を行うため、制御端子６_６から抵抗４_１２１〜４_１２４を介して、２×２スイッチ１２_１〜１２_５中の全てのＦＥＴのソース／ドレインにバイアス電圧を印加することが可能になる。したがって、しきい値電圧（Ｖｔｈ）が負電圧であるディプレッション（ノーマリーオン）型ＦＥＴを用いた場合においても、ＦＥＴのソース／ドレインの電位を持ち上げることができ、正電源動作が可能になる。これにより、低ＯＮ抵抗かつ低ＯＦＦ容量の特長を有するＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴを、正電源動作の４×４スイッチに適用することが可能になり、装置の小型化／高性能化を達成できる。

さらに、直流成分を含む信号を通過させる場合、２×２スイッチ１２_１〜１２_４中のＦＥＴのＯＮ抵抗等に起因する直流レベルの変動を、制御端子６_６からバイアス電圧を印加することにより抑制することも可能になる。これは、ＦＥＴを通過する際に生じる電圧降下を、制御端子６_６からのバイアス電圧により補償することが可能になるためである。

図１２は、図１１中の抵抗４_１２１〜４_１２４付近のパタンレイアウトの実施の形態を示したものであり、２×２スイッチ１２_３，１２_４の後段にコプレーナ線路８_１〜８_４を接続したものを例示している。

図１２に示した実施の形態の最も主要な特徴は、抵抗４_１２１〜４_１２４をコプレーナ線路の中心導体とグランド導体のほぼ中間に、かつ、長手方向が平行になるように配置していることである。

図１１に示した実施の形態においては、抵抗４_１２１〜４_１２４により２×２スイッチ１２_３，１２_４の各出力端子同士が互いに接続されているため、これらの抵抗を介して信号も漏洩する。この漏洩は、挿入損失の増加やアイソレーションの劣化を招くため、これらの抵抗の抵抗値は、できるだけ大きな値とすることが望ましい。

一般的に、半導体基板に形成する抵抗の抵抗値は、長さと幅の比で一意的に決まる。例えばシート抵抗値が１００Ωの場合、長さと幅の比を１０とすれば１ｋΩの抵抗が、１００とすれば１０ｋΩの抵抗が形成できる。従って、細長い形状の抵抗を使用すればする程、大きな抵抗値を実現できることになる。

したがって、図１２のようなパタンレイアウトにすることにより、中心導体やグランド導体と交差することなく抵抗４_１２１〜４_１２４の抵抗値を増大させることができるため、これらの抵抗に起因する挿入損失の増加やアイソレーションの劣化を大幅に抑えることが可能になる。

なお、図１２に例示した実施の形態に限定されることなく、コプレーナ線路に代わりマイクロストリップ線路等の他の伝送線路を使用した構成でも構わない。また、抵抗４_１２１〜４_１２４とは異なる４個あるいは８個あるいは１２個の抵抗を備え、２×２スイッチ１２_３，１２_４の出力端子以外に接続することにより、複数の接続箇所を設けた構成でも構わない。さらに、２×２スイッチ１２_１〜１２_５の一部または全てを図４中に例示した２×２スイッチで置き換えた構成や、２×２スイッチ１２_１〜１２_５のうちの１つ以上の２×２スイッチを左右反転または１８０度回転または左右反転して１８０度回転した構成でも構わない。
［第６の実施の形態］
図１３は、本発明の第６の実施の形態に係わる４×４スイッチを示す図である。

本第６の実施の形態の４×４スイッチは、図１１に例示した第５の実施の形態の４×４スイッチに、キャパシタ７_１〜７_４を付け加えた構成となっている。なおキャパシタ７_１〜７_４の容量値は、そのインピーダンスが所望の信号帯域において入出力の特性インピーダンスと比較して十分小さな値となっており、好ましくは同一の値に設定される。キャパシタ７_１〜７_４を個別部品による外付けの構成とすれば、大容量値のキャパシタを容易に適用することができるため、直流に近い低周波成分を有する信号も劣化なく通過させることが可能になる。

図１３に例示した実施の形態では、４個のキャパシタ７_１〜７_４を入力端子１_１〜１_４にそれぞれ直列に接続したことを最も主要な特徴とする。

このような構成にすることにより、べースバンド信号を任意の直流レベルにレベルシフトして出力することが可能になる。制御端子６_６にブラスの電圧を印加すればプラスのＤＣオフセット電圧を有する信号を出力することができ、マイナスの電圧を印加すればマイナスのＤＣオフセット電圧を有する信号を出力することができることになる。従って、入力されたべースバンド信号を、後段に接続される装置のインターフェースに合わせて、例えばＤＣオフセット電圧が＋０．５Ｖや−０．５Ｖ等にレベルシフトして出力することが可能になる。

なお、図１３に例示した実施の形態に限定されることなく、２×２スイッチ１２_１〜１２_５の一部または全てを図４中に例示した２×２スイッチで置き換えた構成や、２×２スイッチ１２_１〜１２_５のうちの１つ以上の２×２スイッチを左右反転または１８０度回転または左右反転して１８０度回転した構成でも構わない。また、図８〜図１０に例示した４×４スイッチの信号入力端子にキャパシタ７_１〜７_４をそれぞれ直列に接続した形態でも構わない。直流成分のない信号を通過させる用途などには、信号出力端子２_１〜２_４にもキャパシタをそれぞれ直列に接続した構成としても構わない。
［第７の実施の形態］
図１４は、本発明の第７の実施の形態に係わる８×８スイッチを示す図である。本８×８スイッチは、信号入力端子１_１〜１_８と、４×４スイッチ１３_１〜１３_５と、第１の伝送線路５_２１〜５_２８と、第２の伝送線路５_２９〜５_３２と、信号出力端子２_１〜２_８とで構成されている。各４×４スイッチは、それぞれ４つの入力端子と４つの出力端子とを備え、４つの入力端子に入力された信号を、それぞれ４つの出力端子のいずれかに出力できるものであり、図１〜図４に例示した４×４スイッチと同等の機能を有したものである。

信号入力端子１_１〜１_８は、４×４スイッチ１３_１，１３_２の入力端子に接続され、４×４スイッチ１３_１と１３_２の出力端子は、第１の伝送線路５_２１〜５_２８を介して、４×４スイッチ１３_３，１３_４の入力端子にそれぞれ２つづつ接続される。４×４スイッチ１３_３，１３_４の出力端子のうちの２つづつは、４×４スイッチ１３_５の入力端子に接続され、残りの２つづつは、第２の伝送線路５_２９〜５_３２の一端に接続される。信号出力端子２_１〜２_８は、第２の伝送線路５_２９〜５_３２の他端と４×４スイッチ１３_５の４つの出力端子に接続される。

なお、好ましくは、４×４スイッチ１３_１と１３_２、および４×４スイッチ１３_３と１３_４はそれぞれ同一の４×４スイッチで構成され、第１の伝送線路５_２１〜５_２８および第２の伝送線路５_２９〜５_３２は、それぞれ、それらを通過する信号の振幅と位相が同一になるように構成される。さらに、第２の伝送線路５_２９〜５_３２を通過する信号の通過時間は、４×４スイッチ１３_５を通過する信号の通過時間と同一となるように構成されている。

本実施の形態は、図１に示した４×４スイッチを８×８スイッチに拡張した形態となっており、出力側に４×４スイッチ１３_５と第２の伝送線路５_２９〜５_３２を備えたことを最も主要な特徴とする。これにより、図１に示した４×４スイッチと同様に、８×８スイッチマトリックス動作に必要な全ての通過状態を実現できると同時に、全ての通過状態おいて信号の通過時間（通過位相）を揃えることができる。

なお、図１４に例示した実施の形態に限定されることなく、信号入力端子および信号出力端子を入れ替えた構成でも構わない。
［第８の実施の形態］
図１５は、本発明の第８の実施の形態に係わる８×８スイッチを示す図である。

本第８の実施の形態は、図１４に例示した第７の実施の形態と比較して、同一の抵抗値を有する抵抗４_２９〜４_３２を付加した点が異なっている。本第８の実施の形態を第７の実施の形態との相違を中心に説明する。

本第８の実施の形態の８×８スイッチでは、同一の抵抗値を有する抵抗４_２９〜４_３２を付加した点に最も主要な特徴がある。例えば、４×４スイッチ１３_５の挿入損失と、それぞれ直列に接続された抵抗４_２９と伝送線路５_２９、抵抗４_３０と伝送線路５_３０等の挿入損失を同一に設定することにより、全ての通過状態において挿入損失または利得を揃えることが可能になる。

なお、図１５に例示した実施の形態に限定されることなく、抵抗４_２９〜４_３２を適用する代わりに、伝送線路５_２９〜５_３２の導体幅や導体厚などを調整することにより、所望の帯域において、４×４スイッチ１３_５と同一の挿入損失を実現する構成でも構わない。また図１６に例示したように、信号入力端子および信号出力端子を入れ替えた構成でも構わない。
［第９の実施の形態］
図１７は、本発明の第９の実施の形態に係わる８×８スイッチを示す図である。本実施の形態は、図１５に例示した第８の実施の形態中の４×４スイッチ１３_１〜１３_５の実施の形態を具体的に例示するものである。本実施の形態においては、４×４スイッチ１３_１〜１３_５は同一の構成であるので、代表して４×４スイッチ１３_１について説明する。なお、図１７において、例えば、４×４スイッチ１３_１において、第1の伝送線路５_１１〜５_１６と第２の伝送線路５_２１〜５_２６との交点において、黒く塗りつぶした丸印は接続を、点模様により灰色を表現した丸印は接続することなく交差を示している。

４×４スイッチ１３_１は、４つのＳＰ４Ｔスイッチ１０_１〜１０_４等で構成されている。ＳＰ４Ｔスイッチ１０_１〜１０_４は同一の構成であり、ＳＰ４Ｔスイッチ１０_１の場合、４つのＦＥＴ３_１１〜３_１４と、これらのＦＥＴのゲートに接続された４つの抵抗４_１１〜４_１４で構成される。ここで、ＦＥＴ３_１１〜３_１４のソースまたはドレインの一方が共通端子に接続されることによりＳＰ４Ｔスイッチを構成する。なお、抵抗４_１１〜４_１４の抵抗値は、入出力の特性インピーダンスと比較して非常に大きな値に設定され、好ましくは同一の抵抗値に設定される。なお、ゲートバイアス用の制御線と制御端子は図示していない。

本実施の形態は、第１のスイッチペアを形成するＳＰ４Ｔスイッチ１０_１と１０_４、および第２のスイッチペアを形成するＳＰ４Ｔスイッチ１０_２と１０_３中の各ＦＥＴのドレインまたはソース端子側を所定の間隔で互いに向い合せにして配置し、互いに対向したＦＥＴのドレインまたはソース端子同士を、それぞれ第１の伝送線路５_１１〜５_１６と第２の伝送線路５_２１〜５_２６で接続したことに加えて、第１の伝送線路５_１１〜５_１６と第２の伝送線路５_２１〜５_２６との間を、第１のスイッチペアと第２のスイッチペアからそれぞれ１ケ所づつ選んで、第３の伝送線路５_３１〜５_３４で接続したことに最も主要な特徴がある。

このような構成とすることにより、各ＳＰ４Ｔスイッチのインタコネクションを極めてコンパクトに、かつその接続長も非常に短くできるため、スイッチの小型化、低損失化、および広帯域化を図ることができる。

さらに、第４の伝送線路５_３５〜５_３７を適用することにより、４×４スイッチ１３_１の一辺に集められた信号入力端子１_１〜１_４への接続が可能になり、４×４スイッチのカスケード接続を容易にしている。

ここで、第１および第２の伝送線路と第３、第４の伝送線路は、接続点以外では互いに交差した構成となっている。このような交差は、例えば誘電体や絶縁体を間に挟んだオーバーレイ構造や、第１の伝送線路と、第２および第３の伝送線路の一方を配線交差部においてエアブリッジ配線とすることなどにより実現することができる。本実施の形態では、ＳＰ４ＴスイッチをシリーズＦＥＴのみで構成したことにより、信号経路をグランドから切り離すことができるため、直流レベルが０Ｖ以外のロジックレベルを有するべースバンド信号も通過させることが可能になる。図２５に示した従来例の構成と比較すると、単位スイッチである４×４スイッチにおいて、信号が通過するスイッチ（ＳＰ４Ｔスイッチ）が１つだけで済むように構成できることから、所要スイッチ数の削減による回路の小型化を達成できる。また、シリーズＦＥＴのみで構成したことと所要スイッチ数を削減したことにより、所要制御線数を大幅に減らすことができるため、高アイソレーション化と回路サイズの小型化を実現できる。さらに、図２５に示した従来の構成例と比較して、各ＦＦＴの所要ゲート幅を半分にすることができるので、回路をより一層小型化することが可能になる。４×４スイッチ部の小型化は、特に本実施の形態のように複数の４×４スイッチをカスケード接続して規模の大きなスイッチを構成する場合には、スイッチ回路全体の小型化に極めて有効である。

また、図１７に示した実施の形態の８×８スイッチにおいては、好ましくは伝送線路５_２９〜５_３２の長さは、伝送線路５_２９〜５_３２を通過する信号の通過時間と、４×４スイッチ１_３５を通過する信号の通過時間の平均値とが同一になるように設定される。これにより、各４×４スイッチ１３_１〜１３_５を同一の構成とすることと合わせて、全ての８×８スイッチマトリックス動作の通過状態おいて、信号の通過時間（通過位相）をほぼ同一にすることができる。さらに、抵抗４_２９〜４_３２の抵抗値を、４×４スイッチ１３_５中のＦＥＴのＯＮ抵抗値と同一にすることにより、全ての通過状態において挿入損失を揃えることが可能になる。

なお、図１７に例示した実施の形態に限定されることなく、信号入出力端子を入替えた構成や、４×４スイッチ１３_１〜１３_５のうちの１つ以上のスイッチを左右反転または１８０度回転または左右反転して１８０度回転した構成であっても構わない。また、４×４スイッチ１３_１〜１３_５のうちの１つ以上の４×４スイッチを、図１〜図４、図６に示した４×４スイッチで置き換えた構成であってもよい。この場合、所要制御端子数を減らすことができるという利点等が生じる。
［第１０の実施の形態］
図１８〜図２２は、本発明の第１０の実施の形態に係わる８×８スイッチを示す図である。

本実施の形態の８×８スイッチは、図１５、図１６に例示した第８の実施の形態の８×８スイッチに、抵抗４_３３１〜４_３３８および制御端子６_６を追加した構成となっている。なお抵抗４_３３１〜４_３３８の抵抗値は、入出力の特性インピーダンスと比較して十分大きな値であり、好ましくは同一の値に設定される。

図１８〜図２１の実施の形態は、抵抗４_３３１〜４_３３８の接続箇所が異なるものの、同一の効果をもたらすことができる構成となっている。抵抗４_３３１〜４_３３８は、図１８の実施の形態では４×４スイッチ１３_３，１３_４の後段に、図１９の実施の形態では４×４スイッチ１３_５および伝送線路５_２９〜５_３２の後段に、信号入出力端子を入れ替えた図２０の実施の形態では４×４スイッチ１３_１，１３_２の前段に、図２１の実施の形態では４×４スイッチ１３_１，１３_２の後段に、それぞれ配置されている。図２２は、図１８に例示した実施の形態中の４×４スイッチ１３_１〜１３_５の実施の形態を具体的に例示するものであるので、代表して図２２について説明する。

図２２に例示した実施の形態では、抵抗４_３３１〜４_３３８の一端を４×４スイッチ１３_３，１３_４の出力端子にそれぞれ接続し、他端を制御端子６_６に接続したことを最も主要な特徴とする。

４×４スイッチ１３_１〜１３_５中のＳＰ４Ｔスイッチは全てシリーズＦＥＴで構成されており、かつ４×４スイッチ１３_１〜１３_５はスイッチマトリックス動作するように各ＦＥＴのＯＮ／ＯＦＦ制御を行うため、制御端子６_６から抵抗４_３３１〜４_３３８を介して、４×４スイッチ１３_１〜１３_５中の全てのＦＥＴのソースまたはドレインにバイアス電圧を印加することが可能になる。したがって、しきい値電圧（Ｖｔｈ）が負電圧であるディプレッション（ノーマリーオン）型ＦＥＴを用いた場合においても、ＦＥＴのソースまたはドレインの電位を持ち上げることができ、正電源動作が可能になる。これにより、低ＯＮ抵抗かつ低ＯＦＦ容量の特長を有するＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴを、正電源動作の８×８スイッチに適用することが可能になり、装置の小型化／高性能化を達成できる。

さらに、直流成分を含む信号を通過させる場合、４×４スイッチ１３_１〜１３_４中のＦＥＴのＯＮ抵抗等に起因する直流レベルの変動を、制御端子６_６からバイアス電圧を印加することにより抑制することも可能になる。これは、ＦＥＴを通過する際に生じる電圧降下を、制御端子６_６からのバイアスにより補償することが可能になるためである。

抵抗４_３３１〜４_３３８は、好ましくは、図１２に例示したのと同様のパタンにレイアウトされる。これにより、中心導体やグランド導体と交差することなく抵抗４_３３１〜４_３３８の抵抗値を増大させることができるため、これらの抵抗に起因する挿入損失の増加やアイソレーションの劣化を大幅に抑えることが可能になる。

なお、図２２に例示した実施の形態に限定されることなく、信号入出力端子を入替えた構成や、４×４スイッチ１３_１〜１３_５のうちの１つ以上のスイッチを左右反転または１８０度回転または左右反転して１８０度回転した構成であっても構わない。また、抵抗４_３３１〜４_３３８とは異なる８個あるいは１６個あるいは２４個の抵抗を備え、４×４スイッチ１３_３，１３_４の出力端子以外に接続することにより、複数の接続箇所を設けた構成でも構わない。また、４×４スイッチ１３_１〜１３_５のうちの１つ以上の４×４スイッチを、図１〜図４、図６に示した４×４スイッチで置き換えた構成であってもよい。この場合、所要制御端子数を減らすことができるという利点等が生じる。
［第１１の実施の形態］
図２３は、本発明の第１１の実施の形態に係わる８×８スイッチを示す図である。

本実施の形態の８×８スイッチは、図２２に例示した第１０の実施の形態の８×８スイッチに、キャパシタ７_１〜７_８を付け加えた構成となっている。なおキャパシタ７_１〜７_８の容量値は、そのインピーダンスが信号帯域において入出力の特性インピーダンスと比較して十分小さな値となっており、好ましくは同一の値に設定される。キャパシタ７_１〜７_８を個別部品による外付けの構成とすれば、大容量値のキャパシタを容易に適用することができるため、直流に近い低周波成分を有する信号も劣化なく通過させることが可能になる。

図２３に例示した実施の形態では、８個のキャパシタ７_１〜７_８を入力端子１_１〜１_８にそれぞれ直列に接続したことを最も主要な特徴とする。

このような構成にすることにより、べースバンド信号を任意の直流レベルにレベルシフトして出力することが可能になる。制御端子６_６にプラスの電圧を印加すればプラスのＤＣオフセット電圧を有する信号を出力することができ、マイナスの電圧を印加すればマイナスのＤＣオフセット電圧を有する信号を出力することができることになる。従って、入力されたべースバンド信号を、後段に接続される装置のインターフェースに合わせて、例えばＤＣオフセット電圧が＋０．５Ｖや−０．５Ｖ等にレベルシフトして出力することが可能になる。

なお、図２３に例示した実施の形態に限定されることなく、図１９〜図２１に例示した８×８スイッチの入力端子１_１〜１_８にキャパシタ７_１〜７_８をそれぞれ直列に接続した形態でも構わないし、４×４スイッチ１３_１〜１３_５のうちの１つ以上のスイッチを左右反転または１８０度回転または左右反転して１８０度回転した構成であっても構わない。また、４×４スイッチ１３_１〜１３_５のうちの１つ以上の４×４スイッチを、図１〜図４、図６に示した４×４スイッチで置き換えた構成であってもよい。この場合、所要制御端子数を減らすことができるという利点等が生じる。直流成分のない信号を通過させる用途などには、出力端子２_１〜２_８にもキャパシタをそれぞれ直列に接続した構成としても構わない。
［その他の実施の形態］
本実施の形態に例示した４×４スイッチおよび８×８スイッチ中のＳＰＤＴスイッチやＳＰ４Ｔスイッチは、ＦＥＴに代わり、微小機械スイッチ（ＭＥＭＳ／Micro-Electro-Mechanical Switch）で構成しても構わない。この場合、ＦＥＴを用いた構成と比較して、制御電圧が大きくなり、切替時間が遅くなるというデメリットがあるものの、スイッチの低損失化および高アイソレーション化を図ることができる。

また、本実施の形態に例示した４×４スイッチおよび８×８スイッチの一部または全ては、好ましくは半導体基板に集積される。集積する回路の規模は、所要入出力端子数、制御端子数や回路サイズ等を考慮して、例えば、各２×２または４×４スイッチ個々を独立に集積化する構成、または入力端子側の２個のスイッチ回路、出力側の２個のスイッチ回路、上記入出力側の４個のスイッチ、または第５のスイッチと２個の伝送手段、あるいはこの２個の伝送手段に直列に抵抗を接続した回路等、周辺回路の状況に応じてパッケージに実装しやすい形態とすることができる。

さらに、本実施の形態に例示した４×４スイッチおよび８×８スイッチに限定されることなく、より多入力多出力のスイッチであってもよい。例えば、単位スイッチとして８×８スイッチを使用し、本実施の形態に例示した４×４スイッチなどと同様の手法を適用すれば、１６×１６スイッチを構成できることは容易に類推されよう。

第１の実施の形態の４×４スイッチを示す回路構成図。 第２の実施の形態の４×４スイッチを示す回路構成図。 第２の実施の形態の変型例の４×４スイッチを示す回路構成図。 第３の実施の形態の４×４スイッチを示す回路構成図。 第３の回路中の２×２スイッチのシミュレーションによる特性図。 第４の実施の形態の４×４スイッチを示す回路構成図。 第５の実施の形態の４×４スイッチを示す第１の回路構成図。 第５の実施の形態の４×４スイッチを示す第２の回路構成図。 第５の実施の形態の４×４スイッチを示す第３の回路構成図。 第５の実施の形態の４×４スイッチを示す第４の回路構成図。 第５の実施の形態の４×４スイッチを示す第５の回路構成図。 第５の実施の形態の４×４スイッチ中のパタンレイアウトの一部を示す図。 第６の実施の形態の４×４スイッチを示す回路構成図。 第７の実施の形態の８×８スイッチを示す回路構成図。 第８の実施の形態の８×８スイッチを示す回路構成図。 第８の実施の形態の変型例の８×８スイッチを示す回路構成図。 第９の実施の形態の８×８スイッチを示す回路構成図。 第１０の実施の形態の８×８スイッチを示す第１の回路構成図。 第１０の実施の形態の８×８スイッチを示す第２の回路構成図。 第１０の実施の形態の８×８スイッチを示す第３の回路構成図。 第１０の実施の形態の８×８スイッチを示す第４の回路構成図。 第１０の実施の形態の８×８スイッチを示す第５の回路構成図。 第１１の実施の形態の８×８スイッチを示す回路構成図。 従来の４×４スイッチを示す回路構成図。 従来の４×４スイッチ中の２×２スイッチを示す回路構成図。

符号の説明

１_１〜１_８：入力端子 ２_１〜２_８：出力端子
３_１１〜３_１０２：ＦＥＴ ４_１１〜４_３３８：抵抗
５_１〜５_３２：伝送線路 ６_１１〜６_５２：制御端子
７_１〜７_８：キャパシタ ８_１〜８_４：コプレーナ線路
９_１〜９_１０：ＳＰＤＴスイッチ １０：ＳＰ４Ｔスイッチ
１２_１〜１２_５：２×２スイッチ １３_１〜１３_５：４×４スイッチ

Claims (30)

1. ４個の信号入力端子と、第１乃至第５の５個の２×２スイッチと、４個の信号出力端子と、少なくとも２つの伝送手段とを備え、
   前記５個の２×２スイッチは、それぞれ第１および第２の２つの入力端子と第１および第２の２つの出力端子とを備え、
   前記第１および第２の２つの入力端子に入力された信号を、前記第１および第２の出力端子、または前記第２および第１の出力端子にそれぞれ出力し、
   前記４個の信号入力端子は、前記第１および第２の２×２スイッチの第１および第２の入力端子にそれぞれ接続され、
   前記第１の２×２スイッチの第１の出力端子は、前記第３の２×２スイッチの第１の入力端子に接続され、
   前記第２の２×２スイッチの第１の出力端子は、前記第３の２×２スイッチの第２の入力端子に接続され、
   前記第１の２×２スイッチの第２の出力端子は、前記第４の２×２スイッチの第１の入力端子に接続され、
   前記第２の２×２スイッチの第２の出力端子は、前記第４の２×２スイッチの第２の入力端子に接続され、
   前記第３と第４の２×２スイッチの第１の出力端子は、前記２つの伝送手段の一端にそれぞれ接続され、
   前記第３と第４の２×２スイッチの第２の出力端子は、前記第５の２×２スイッチの第１と第２の入力端子にそれぞれ接続され、
   前記４個の信号出力端子は、前記２つの伝送手段の他の一端および前記第５の２×２スイッチの第１と第２の出力端子にそれぞれ接続され、
   かつ、前記伝送手段を通過する信号の通過時間が、前記第５の２×２スイッチを通過する信号の通過時間と同一となるように設定したことを特徴とする４×４スイッチ。
2. 請求項１に記載の４×４スイッチにおいて、
   前記４個の信号入力端子と前記４個の信号出力端子を入れ替えた構成としたことを特徴とする４×４スイッチ。
3. 請求項１または請求項２に記載の４×４スイッチにおいて、
   前記伝送手段の挿入損失または利得が、前記第５の２×２スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを特徴とする４×４スイッチ。
4. 請求項１または請求項２に記載の４×４スイッチにおいて、
   さらに第１の２個の抵抗を備え、
   前記第１の２個の抵抗は、前記２つの伝送手段にそれぞれ直列に接続され、
   前記それぞれ直列に接続された抵抗と伝送手段の合計の挿入損失または利得が、前記第５の２×２スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを特徴とする４×４スイッチ。
5. 請求項１乃至請求項４のいずれかに記載の４×４スイッチにおいて、
   前記第１乃至第５の２×２スイッチは、それぞれ少なくとも２つ以上の単極双投スイッチを用いて構成されたことを特徴とする４×４スイッチ。
6. 請求項５に記載の４×４スイッチにおいて、
   前記単極双投スイッチは、微小機械スイッチで構成されたことを特徴とする４×４スイッチ。
7. 請求項５に記載の４×４スイッチにおいて、
   前記単極双投スイッチは、少なくとも２つ以上のＦＥＴで構成されたことを特徴とする４×４スイッチ。
8. 請求項７に記載の４×４スイッチにおいて、
   前記２×２スイッチは、前記第１と第２の２個の単極双投スイッチと、第１乃至第４の４本の伝送線路で構成され、
   前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の２端子に接続された２個のＦＥＴで構成され、
   前記第１の単極双投スイッチの共通端子以外の２端子に、前記第１および第２の伝送線路の一端をそれぞれ接続し、
   前記第２の単極双投スイッチの共通端子以外の２端子に、前記第３および第４の伝送線路の一端をそれぞれ接続し、
   前記２×２スイッチの第１および第２の入力端子または第１および第２の出力端子が、前記第１および第２の単極双投スイッチの共通端子にそれぞれ接続され、
   前記２×２スイッチの第１および第２の出力端子または第１および第２の入力端子が、前記第１と第３の伝送線路の他端同士との接続点と、および前記第２と第４の伝送線路の他端同士との接続点とにそれぞれ接続され、
   前記第１乃至第４の伝送線路の長さが、所望の動作周波数における線路内波長の１／３６以下であることを特徴とする４×４スイッチ。
9. 請求項７に記載の４×４スイッチにおいて、
   前記２×２スイッチは、第１と第２の２個の単極双投スイッチと、第１の２つの接続手段と、第２の２つの接続手段とで構成され、
   前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ前記共通端子以外の２端子に接続された２個のＦＥＴで構成され、
   前記２×２スイッチの第１および第２の入力端子または第１および第２の出力端子が、前記第１および第２の単極双投スイッチの共通端子にそれぞれ接続され、
   前記第１の単極双投スイッチの前記共通端子以外の２端子と、前記第２の単極双投スイッチの前記共通端子以外の２端子とは、所定の間隔で互いに対向するように配置され、
   互いに対向して配置された前記第１の単極双投スイッチの前記共通端子以外の２端子と前記第２の単極双投スイッチの前記共通端子以外の２端子とを、前記第１の２つの接続手段でそれぞれ接続し、
   前記第２の２つの接続手段は、一端が前記２×２スイッチの第１および第２の出力端子または第１および第２の入力端子に、他端が前記第１の２つの接続手段にそれぞれ接続され、
   かつ、前記第２の接続手段の一方は、前記第２の接続手段とは接続関係にない前記第１の接続手段と交差してなることを特徴とする４×４スイッチ。
10. 請求項１乃至請求項９のいずれかに記載の４×４スイッチにおいて、
    さらに各組がそれぞれ４個の抵抗で構成された１組乃至５組の第２の抵抗と、少なくとも１つの制御端子とを備え、
    前記各組に属する前記４個の抵抗は、その一端が前記制御端子に接続され、他端がそれぞれ、前記第１と第２の２×２スイッチの前記第１および第２の入力端子、または前記第１と第２の２×２スイッチの第１および第２の出力端子、または前記第３と第４の２×２スイッチの第１および第２の入力端子、または前記第３と第４の２×２スイッチの第１および第２の出力端子、または前記４個の信号出力端子、の少なくとも１つに接続されたことを特徴とする４×４スイッチ。
11. 請求項１０に記載の４×４スイッチにおいて、
    前記１乃至５組中の少なくとも１つの組に属する前記４個の抵抗を、４個のインダクタで置き換えたことを特徴とする４×４スイッチ。
12. 請求項１０に記載の４×４スイッチにおいて、
    前記第２の４個の抵抗は、前記２×２スイッチ接続間または前記各伝送手段間に、これらの接続または伝送手段を構成する伝送線路に平行に配置されたことを特徴とする４×４スイッチ。
13. 請求項１乃至請求項１２のいずれかに記載の４×４スイッチにおいて、
    さらに４個のキャパシタを備え、
    前記４個の信号入力端子に、それぞれ前記４個のキャパシタを直列に接続したことを特徴とする４×４スイッチ。
14. 請求項１０乃至請求項１２のいずれかに記載の４×４スイッチにおいて、
    さらに８個のキャパシタを備え、
    前記４個の信号入力端子と前記４個の信号出力端子に、それぞれ前記８個のキャパシタを直列に接続したことを特徴とする４×４スイッチ。
15. 請求項１乃至請求項１４のいずれかに記載の４×４スイッチにおいて、
    前記第１乃至第５の各２×２スイッチ、
    または前記第１と第２の２×２スイッチ、
    または前記第３と第４の２×２スイッチ、
    または前記第１乃至第４の２×２スイッチ、
    または前記第１乃至第４の２×２スイッチを除く前記第５の２×２スイッチと前記伝送手段で構成された回路、もしくは前記第５の２×２スイッチと前記伝送手段および該伝送手段に直列に接続された前記第１の２個の抵抗を含む回路、
    または前記４×４スイッチ全体
    のいずれかを半導体基板に集積したことを特徴とする４×４スイッチ。
16. ８個の信号入力端子と、第１乃至第５の５個の４×４スイッチと、８個の信号出力端子と、少なくとも４つの伝送手段とを備え、
    前記５個の４×４スイッチは、それぞれ第１乃至第４の４つの入力端子と第１乃至第４の４つの出力端子とを備え、前記第１乃至第４の４つの入力端子に入力された信号を、それぞれ前記第１乃至第４の出力端子のいずれかの出力端子に出力し、
    前記８個の信号入力端子は、前記第１および第２の４×４スイッチの前記第１乃至第４の入力端子にそれぞれ接続され、
    前記第１の４×４スイッチの第１と第２の出力端子は、前記第３の４×４スイッチの第１と第２の入力端子にそれぞれ接続され、
    前記第２の４×４スイッチの第１と第２の出力端子は、前記第３の４×４スイッチの第３と第４の入力端子にそれぞれ接続され、
    前記第１の４×４スイッチの第３と第４の出力端子は、前記第４の４×４スイッチの第１と第２の入力端子にそれぞれ接続され、
    前記第２の４×４スイッチの第３と第４の出力端子は、前記第４の４×４スイッチの第３と第４の入力端子にそれぞれ接続され、
    前記第３と第４の４×４スイッチの第１と第２の出力端子は、それぞれ前記４つの伝送手段の一端に接続され、
    前記第３と第４の４×４スイッチの第３と第４の出力端子は、前記第５の４×４スイッチの第１乃至第４の入力端子にそれぞれ接続され、
    前記８個の信号出力端子は、前記４つの伝送手段の他の一端および前記第５の４×４スイッチの第１乃至第４の出力端子にそれぞれ接続され、
    かつ、前記伝送手段を通過する信号の通過時間が、前記第５のスイッチを通過する信号の通過時間と同一となるように設定したことを特徴とする８×８スイッチ。
17. 請求項１６に記載の８×８スイッチにおいて、
    前記８個の信号入力端子と前記８個の信号出力端子を入れ替えたことを特徴とする８×８スイッチ。
18. 請求項１６乃至請求項１７のいずれかに記載の８×８スイッチにおいて、
    前記伝送手段の挿入損失または利得が、前記第５の４×４スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを特徴とする８×８スイッチ。
19. 請求項１６乃至請求項１８のいずれかに記載の８×８スイッチにおいて、
    さらに第３の４個の抵抗を備え、
    前記第３の４個の抵抗は、前記４つの伝送手段にそれぞれ直列に接続され、
    前記それぞれ直列に接続された抵抗と前記伝送手段との合計の挿入損失または利得が、前記第５の４×４スイッチの挿入損失または利得と、所望の帯域において同一となるように設定したことを特徴とする８×８スイッチ。
20. 請求項１６乃至請求項１９のいずれかに記載の８×８スイッチにおいて、
    前記第１乃至第５の４×４スイッチは、それぞれ少なくとも４つ以上の単極４投スイッチを用いて構成されたことを特徴とする８×８スイッチ。
21. 請求項２０に記載の８×８スイッチにおいて、
    前記単極４投スイッチは、微小機械スイッチで構成されたことを特徴とする８×８スイッチ。
22. 請求項２０に記載の８×８スイッチにおいて、
    前記単極４投スイッチは、少なくとも４つ以上のＦＥＴで構成されたことを特徴とする８×８スイッチ。
23. 請求項２２に記載の８×８スイッチにおいて、
    前記４×４スイッチは、４個の単極４投スイッチと、第１の４つの接続手段と、第２の４つの接続手段と、両端を含む３つの接続点を有する第３の４つの接続手段とで構成され、
    前記単極４投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の４端子にそれぞれ接続された４個のＦＥＴで構成され、
    前記４個の単極４投スイッチは、それぞれ２個づつの単極４投スイッチからなる第１と第２のスイッチペアを形成し、
    前記スイッチペアの単極４投スイッチは、共通端子以外の４端子側を所定の間隔で互いに対向して配置し、
    前記第１のスイッチペアの前記単極４投スイッチの互いに対向した４端子間同士を、前記第１の４つの接続手段でそれぞれ接続し、
    前記第２のスイッチペアの前記単極４投スイッチの互いに対向した４端子間同士を、前記第２の４つの接続手段でそれぞれ接続し、
    前記４×４スイッチの前記４個の入力端子または前記４個の出力端子は、前記４×４スイッチの一辺に配置され、
    前記第３の４つの接続手段の両端のうちの一方の接続点は、前記４×４スイッチの一辺に配置された前記４個の入力端子または前記４個の出力端子にそれぞれ接続され、
    前記４個の出力端子または入力端子は、前記４個の単極双投のスイッチの共通端子にそれぞれ接続され、
    前記第３の各々の接続手段の他の２つの接続点は、前記第１の４つの接続手段のうちの互いに異なる１つの接続手段、および前記第２の４つの接続手段のうちの互いに異なる１つの接続手段と、それぞれ接続されたことを特徴とする８×８スイッチ。
24. 請求項１６乃至請求項２３のいずれかに記載の８×８スイッチにおいて、
    前記第１乃至第５の４×４スイッチの少なくとも１つは、請求項１乃至９のいずれかに記載の４×４スイッチで構成されたことを特徴とする８×８スイッチ。
25. 請求項１６乃至請求項２４のいずれかに記載の８×８スイッチにおいて、
    さらに各組がそれぞれ８個の抵抗で構成された１組乃至５組の第４の抵抗と、少なくとも１つの制御端子とを備え、
    前記各組に属する当該８個の抵抗は、その一端が前記制御端子に接続され、他端がそれぞれ、
    前記第１と第２の４×４スイッチの第１乃至第４の入力端子、
    または前記第１と第２の４×４スイッチの第１乃至第４の出力端子、
    または前記第３と第４の４×４スイッチの第１乃至第４の入力端子、
    または前記第３と第４の４×４スイッチの第１乃至第４の出力端子、
    または前記８個の信号出力端子、
    の少なくとも１つに接続されたことを特徴とする８×８スイッチ。
26. 請求項２５に記載の８×８スイッチにおいて、
    前記１組乃至５組中の少なくとも１つの組に属する８個の抵抗を、８個のインダクタで置き換えたことを特徴とする８×８スイッチ。
27. 請求項２５に記載の８×８スイッチにおいて、
    前記第４の８個の抵抗は、前記４×４スイッチ接続間または前記各伝送手段間に、これらの接続または伝送手段を構成する伝送線路に平行に配置されたことを特徴とする８×８スイッチ。
28. 請求項１６乃至請求項２７のいずれかに記載の８×８スイッチにおいて、
    さらに８個のキャパシタを備え、
    前記８個の信号入力端子に、それぞれ前記８個のキャパシタを直列に接続したことを特徴とする８×８スイッチ。
29. 請求項２５乃至請求項２７のいずれかに記載の８×８スイッチにおいて、
    さらに１６個のキャパシタを備え、前記８個の信号入力端子と前記８個の信号出力端子に、それぞれ前記１６個のキャパシタを直列に接続したことを特徴とする８×８スイッチ。
30. 請求項１６乃至請求項２９のいずれかに記載の８×８スイッチにおいて、
    前記第１乃至第５の各４×４スイッチ、
    または前記第１と第２の４×４スイッチ、
    または前記第３と第４の４×４スイッチ、
    または前記第１乃至第４の４×４スイッチ、
    または前記第１乃至第４の４×４スイッチを除く前記第５の４×４スイッチと前記伝送手段で構成された回路、もしくは前記第５の４×４スイッチと前記伝送手段および該伝送手段に直列に前記第３の４個の抵抗がそれぞれ接続されている回路、
    または８×８スイッチ全体、のいずれかを半導体基板に集積したことを特徴とする８×８スイッチ。
    

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