JP3946712B2 - スイッチ装置 - Google Patents

Description

本発明は、電気スイッチ装置に関わり、特にネットワークのノード等に適用されるクロスポイントスイッチやアド・ドロップマルチプレクサ(ＡＤＭ)の基本構成回路である複数の２×２スイッチを集積化したスイッチ装置に関わる。

クロスポイントスイッチやＡＤＭは、ネットワークのノード装置のキーデバイスである。これらは、通常複数の２×２スイッチを用いて構成される。この２×２スイッチは、これまで、光スイッチまたは電気スイッチとして実現されており、このうち電気スイッチは、小型化、低消費電力化および低コスト化が比較的容易であるという特徴がある。

この電気スイッチの内、ＦＥＴのソース／ドレイン間をゲートバイアスによりＯＮ／ＯＦＦするSingle-Pole n-Throw(ＳＰｎＴ；単極ｎ投)スイッチやn-Pole n-Throw（ｎ極ｎ投）スイッチは、広帯域、低消費電力、高速切替速度および双方向に信号を通過させることが可能という特徴から、２×２スイッチのみならず、無線通信用携帯端末の送受切替スイッチなどに広く利用されている。このうち２×２スイッチとして下記特許文献１に記された従来例を図１６に示す。

この従来例の２×２スイッチは、対向して配置された入力端子１_１、１_２および出力端子２_１、２_２にそれぞれＳＰＤＴ（単極双投）スイッチ４_１１、４_１２、４_２１、４_２２を備え、これらのＳＰＤＴスイッチ間を４本の接続経路としてインタコネクション用伝送線路５_１〜５_４で接続することにより、２入力２出力のクロスポイントスイッチとして動作する構成となっている。また、各ＳＰＤＴスイッチは、シリーズ・シャントＦＥＴ構成となっており、例えばＳＰＤＴスイッチ４_１１の場合には、シリーズＦＥＴ３_１１とシャントＦＥＴ３_１１ＳおよびシリーズＦＥＴ３_１２とシャントＦＥＴ３_１２Ｓで構成されている。なお、各ＦＥＴのゲートに接続されるべき抵抗とゲートバイアス用の制御線は図示していない。

この２×２スイッチの動作は以下の通りである。
入力端子１_１から入力される信号は、ＳＰＤＴスイッチ４_１１に入力され、ＳＰＤＴスイッチ４_２１への接続経路である伝送線路５_１か、またはＳＰＤＴスイッチ４_２２への接続経路である伝送線路５_２に出力される。

同様に、入力端子１_２から入力される信号は、ＳＰＤＴスイッチ４_１２に入力され、ＳＰＤＴスイッチ４_２１への接続経路である伝送線路５_３か、またはＳＰＤＴスイッチ４_２２への接続経路である伝送線路５_４に出力される。

ＳＰＤＴスイッチ４_２１においては、伝送線路５_１または伝送線路５_３からのどちらか一方の信号を出力端子２_１に出力するように制御され、ＳＰＤＴスイッチ４_２２においては、伝送線路５_２または伝送線路５_４からのどちらか一方の信号を出力端子２_２に出力するように制御され、（入力端子１_１から出力端子２_１、入力端子１_２から出力端子２_２）および（入力端子１_１から出力端子２_２、入力端子１_２から出力端子２_１）という２通りの通過状態を切り替えることができる構成となっている。

この２×２スイッチを複数用いて、大規模なクロスポイントスイッチやＡＤＭを構成した場合、以下の問題点が生じる。

まず第１に、シャントＦＥＴ３_１１Ｓ、３_１２Ｓ、３_２１Ｓ、３_２２Ｓにより信号通過経路がグランドに接続されているため、直流レベルが０Ｖ以外のロジックレベルを有するベースバンド信号を通過させることや、レベルをシフトさせることができないという問題点である。

第２に、ＳＰＤＴスイッチを入出力の両方にそれぞれ２個づつ配置しているため、回路規模が大きくなることに加えて、制御線の交差数が増大しアイソレーション特性が劣化してしまうという問題点である。また、この従来の構成においては、ＯＦＦ経路のＦＥＴの電位を外部からしか与えることができないという問題点も生じる。例えば、（入力端子１_１から出力端子２_１、入力端子１_２から出力端子２_２）の通過状態の場合、ＯＦＦ経路のＦＥＴ３_１２、３_２２等の伝送線路側の電位は、シャントＦＥＴ経由でグランドと等電位になっている。したがって、シャントＦＥＴが存在しない場合には、高抵抗等でグランドに接続するかあるいは外部からバイアスを印加する方法以外に電位を定めることができないため、この抵抗による挿入損失の増大が避けられないことになる。電位を定めずフローティング状態にした場合には、アイソレーション特性の劣化を招くことになる。

シャントＦＥＴを適用した場合には上記第１の問題点が残ったままになってしまう。さらに、２×２スイッチを単位スイッチとして大規模クロスポイントスイッチやＡＤＭを構成した場合、回路規模が著しく増大する。特に半導体基板などに集積した場合にはチップサイズが非常に大きくなり、コスト増等を招くため、集積化のメリットがほとんどなくなってしまうという問題点が生じる。

第３に入出力端子が対向して配置されているため、汎用性や拡張性が限られてしまうという問題点である。下記「非特許文献１」のFig.９に開示されている２×２スイッチのパタンレイアウトを見ても、入出力端子は対向して配置されている。特に、複数の２×２スイッチを半導体基板に集積して、パッケージ内でチップに異なるワイヤボンディングを施し、同一チップを多用途に展開したい場合には、１×４スイッチ（ＳＰ４Ｔスイッチ）等への展開が困難であるなど、集積化のデメリットを補う汎用性が限定されてしまうという問題点が生じてしまう。
特開平６−２３２６０４ M. J. Schindler et al, "DC-20 GHz N x M Passive Switches,"IEEE Transactions on Microwave Theory and Techniques, vol. 36, no. 12, pp.1604-1613, Dec. 1988.

本発明の目的は上記従来の問題点を解決し、直流レベルが０Ｖ以外のロジックレベルを有するベースバンド信号を通過させることができ、かつ、同一装置を異なる帯域の２×２スイッチやＡＤＭ等の多用途に使用することができる汎用的なスイッチ装置を提供することにある。

上記目的を達成するために、本発明の請求項１においては、２つの入力端子と２つの出力端子とが互いに９０度の角度を成すように配置された第１と第２の２個の２×２スイッチが四角形状の基板上に隣接して配置されており、且つ第１の２×２スイッチの入力端子と出力端子とは前記四角形状の基板の１組の相隣り合う辺にそれぞれ配置され、第２の２×２スイッチの入力端子と出力端子とは前記四角形状の基板の他の組の相隣り合う辺にそれぞれ配置された構成を規定している。

請求項２においては、請求項１に記載のスイッチ装置において、前記第１と第２の２×２スイッチが同一構成であることを規定している。

請求項３においては、請求項１または２に記載のスイッチ装置において、前記第１と第２の２×２スイッチの少なくとも一方は、第１と第２の２個の単極双投（ＳＰＤＴ）スイッチと、第１乃至第４の４本の伝送線路で構成され、前記第１の単極双投スイッチの共通端子以外の２端子に、前記第１および第２の伝送線路の一端をそれぞれ接続し、前記第２の単極双投スイッチの共通端子以外の２端子に、前記第３および第４の伝送線路の一端をそれぞれ接続し、前記２個の入力端子または前記２個の出力端子が、前記第１および第２の単極双投スイッチの共通端子にそれぞれ接続され、前記２個の出力端子または前記２個の入力端子が、第１および第２の出力用伝送線路または第１および第２の入力用伝送線路を介して前記第１および第３の伝送線路の他端と前記第２および第４の伝送線路の他端にそれぞれ接続され、前記第１乃至第４の伝送線路の長さが、所望の動作周波数における線路内波長の１／３６以下である構成を規定している。

請求項４においては、請求項１または２に記載のスイッチ装置において、前記第１と第２の２×２スイッチの少なくとも一方は、前記第１と第２の２個の単極双投スイッチと、第１の２つの接続手段と、第２の２つの接続手段で構成され、前記２個の入力端子または前記２個の出力端子が、前記第１および前記第２の単極双投スイッチの共通端子にそれぞれ接続され、前記第１の単極双投スイッチの共通端子以外の２端子と前記第２の単極双投スイッチの前記共通端子以外の２端子は、所定の間隔で互いに対向するように配置され、互いに対向して配置された前記第１の単極双投スイッチの共通端子以外の２端子と前記第２の単極双投スイッチの共通端子以外の２端子とを、前記第１の２つの接続手段でそれぞれ接続し、前記第２の２つの接続手段は、一端が前記２個の出力端子または前記２個の入力端子に、他端が前記第１の２つの接続手段にそれぞれ接続され、前記第２の接続手段の一方は、該接続手段が接続されていない側の前記第１の接続手段と交差している構成について規定している。

請求項５においては、請求項３または４に記載のスイッチ装置において、前記２個の入力端子と前記２個の出力端子とを互いに入れ替えた構成について規定している。

請求項６においては、請求項３乃至５のいずれかに記載のスイッチ装置において、前記単極双投スイッチは、微小機械スイッチで構成されたことを規定している。

請求項７においては、請求項３乃至５のいずれかに記載のスイッチ装置において、前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の２端子に接続された少なくとも２個のＦＥＴで構成されたことを規定している。

請求項８においては、請求項６または７のいずれかに記載のスイッチ装置において、２個のキャパシタを備え、前記第１または前記第２の２×２スイッチの２個の入力端子に、前記２個のキャパシタをそれぞれ直列に接続した構成について規定している。

請求項９においては、請求項６または７に記載のスイッチ装置において、４個のキャパシタを備え、前記第１および前記第２の２×２スイッチの各２個の入力端子に、前記４個のキャパシタを直列に接続した構成について規定している。

請求項１０においては、請求項６乃至９のいずれかに記載のスイッチ装置において、２個の抵抗または２個のインダクタと、少なくとも１つの制御端子を備え、前記２個の抵抗または２個のインダクタは、その一端が前記制御端子に接続され、他端がそれぞれ、前記第１または前記第２の２×２スイッチの２個の入力端子または２個の出力端子何れか一方に接続された構成について規定している。

請求項１１においては、請求項６乃至９のいずれかに記載のスイッチ装置において、第１の２個の抵抗または２個のインダクタと、第２の２個の抵抗または２個のインダクタと、第１および第２の制御端子と、４個のキャパシタとを備え、前記第１の２個の抵抗または２個のインダクタは、その一端が前記第１の制御端子に接続され、他端がそれぞれ、前記第１の２×２スイッチの２個の入力端子に直列に接続された前記２個のキャパシタの該入力端子側とは反対側または前記２×２スイッチの２個の出力端子の何れか一方に接続された構成について規定している。

請求項１２においては、請求項１乃至１１のいずれかに記載のスイッチ装置において、前記第１の２×２スイッチの出力端子の一方が前記第２の２×２スイッチの入力端子の一方に接続された構成について規定している。

請求項１３においては、請求項１２に記載のスイッチ装置において、前記第１の２×２スイッチの出力端子の一方と前記第２の２×２スイッチの入力端子の一方は、パッケージの外部で接続された構成について規定している。

請求項１４においては、請求項１乃至１３のいずれかに記載のスイッチ装置において、前記スイッチ装置の一部または全てが基板に集積された構成について規定している。

請求項１５においては、２つの入力端子と２つの出力端子とが互いに９０度の角度を成すように配置された４個の２×２スイッチが四角形状の基板の１辺に２個づつ互いに隣接して配置されており、前記第１の２×２スイッチの入力端子または出力端子と前記第２の２×２スイッチの入力端子または出力端子とが前記四角形状の基板上の第１の一辺に配置され、前記第２の２×２スイッチの出力端子または入力端子と前記第３の２×２スイッチの出力端子または入力端子とが前記基板上の第２の一辺に配置され、前記第３の２×２スイッチの入力端子または出力端子と前記第４の２×２スイッチの入力端子または出力端子とが前記基板上の第３の一辺に配置され、前記第４の２×２スイッチの出力端子または入力端子と前記第１の２×２スイッチの出力端子または入力端子とが前記基板上の第４の一辺に配置された構成について規定している。

請求項１６においては、請求項１５に記載のスイッチ装置において、前記第１と第３の２×２スイッチが同一構成であることを規定している。

請求項１７においては、請求項１５に記載のスイッチ装置において、前記第２と第４の２×２スイッチが同一構成であることを規定している。

請求項１８においては、請求項１５に記載のスイッチ装置において、前記第１乃至第４の２×２スイッチが同一構成であることを規定している。

請求項１９においては、請求項１５乃至１８のいずれかに記載のスイッチ装置において、前記第１と第３の２×２スイッチの入出力端子をそれぞれパッケージ端子に接続した構成について規定している。

請求項２０においては、請求項１５乃至１８のいずれかに記載のスイッチ装置において、前記第２と第４のスイッチの入出力端子をそれぞれパッケージ端子に接続した構成について規定している。

請求項２１においては、請求項１９に記載のスイッチ装置において、前記第１の２×２スイッチの出力端子の一方が前記第３の２×２スイッチの入力端子の一方に接続された構成について規定している。

請求項２２においては、請求項２０に記載のスイッチ装置において、前記第２の２×２スイッチの出力端子の一方が前記第４の２×２スイッチの入力端子の一方に接続された構成について規定している。

請求項２３においては、請求項２１または２２に記載のスイッチ装置において、前記第１の２×２スイッチの出力端子の一方と前記第３の２×２スイッチの入力端子の一方、あるいは前記第２の２×２スイッチの出力端子の一方と前記第４の２×２スイッチの入力端子の一方は、パッケージの外部で接続された構成について規定している。

請求項２４においては、請求項１５乃至２３のいずれかに記載のスイッチ装置において、前記第１乃至第４の２×２スイッチを請求項３乃至７のいずれかに記載の２×２スイッチで構成したスイッチ装置を規定している。

請求項２５においては、請求項２４に記載のスイッチ装置において、２個のキャパシタを備え、当該パッケージ端子に接続された第１または第２の２×２スイッチの入力端子に、前記２個のキャパシタを直列に接続した構成について規定している。

請求項２６においては、請求項２４に記載のスイッチ装置において、４個のキャパシタを備え、当該パッケージ端子に接続された第１および第３の２×２スイッチの入力端子、または第２および第４の２×２スイッチの入力端子に、前記４個のキャパシタをそれぞれ直列に接続した構成について規定している。

請求項２７においては、請求項２４乃至２６のいずれかに記載のスイッチ装置において、２個の抵抗または２個のインダクタと、少なくとも１つの制御端子を備え、前記２個の抵抗または２個のインダクタは、その一端が前記制御端子に接続され、他端がそれぞれ、前記第１乃至第４の２×２スイッチの２個の入力端子または２個の出力端子のそれぞれに接続された構成について規定している。

請求項２８においては、請求項２４乃至２６のいずれかに記載のスイッチ装置において、第１の２個の抵抗または２個のインダクタと、第２の２個の抵抗または２個のインダクタと、第１および第２の制御端子と、４個のキャパシタとを備え、前記第１の２個の抵抗または２個のインダクタは、その一端が前記第１の制御端子に接続され、他端がそれぞれ、前記第１または第２の２×２スイッチの２個の入力端子に直列に接続された前記キャパシタの該入力端子側とは反対側または前記２×２スイッチの２個の出力端子の一方に接続され、前記第２の２個の抵抗または２個のインダクタは、その一端が前記第２の制御端子に接続され、他端がそれぞれ、前記第３または第４の２×２スイッチの２個の入力端子に直列に接続された前記キャパシタの該入力端子側とは反対側または前記２×２スイッチの２個の出力端子の何れか一方に接続された構成について規定している。

請求項２９においては、請求項１５乃至１８のいずれかに記載のスイッチ装置において、前記第１の２×２スイッチの入力端子の一方を終端し、前記第１の２×２スイッチの出力端子の一方と前記第２の２×２スイッチの入力端子の一方を接続し、前記第１の２×２スイッチの出力端子の他の一方と前記第３の２×２スイッチの入力端子の一方を接続し、前記第２の２×２スイッチの入力端子の他の一方と、前記第３の２×２スイッチの入力端子の他の一方を終端し、前記第１の２×２スイッチの入力端子の他の一方と、前記第２および第３の出力端子をそれぞれパッケージ端子に接続した構成について規定している。

請求項３０においては、請求項２９に記載のスイッチ装置において、当該第１の２×２スイッチの入力端子の一方の終端と、当該第２の２×２スイッチの入力端子の他の一方の終端と、前記第３の２×２スイッチの入力端子の他の一方の終端のうち少なくとも１つの終端は、パッケージの内部で行われた構成について規定している。

請求項３１においては、請求項２９乃至３０のいずれかに記載のスイッチ装置において、前記終端は抵抗または抵抗とキャパシタの直列接続によりグランドに終端された構成について規定している。

請求項３２においては、請求項２９乃至３１のいずれかに記載のスイッチ装置において、当該第１〜第４の２×２スイッチを請求項３乃至７のいずれかに記載の２×２スイッチで構成したスイッチ装置を規定している。

請求項３３においては、請求項３２に記載のスイッチ装置において、２個のキャパシタを備え、前記第１の２×２スイッチの入力端子または出力端子に、前記２個のキャパシタを直列に接続した構成について規定している。

請求項３４においては、請求項３２に記載のスイッチ装置において、４個のキャパシタを備え、前記第２と第３の２×２スイッチの出力端子に、前記４個のキャパシタを直列に接続した構成について規定している。

請求項３５においては、請求項３２乃至３４のいずれかに記載のスイッチ装置において、２個の抵抗または２個のインダクタと、少なくとも１つの制御端子を備え、前記２個の抵抗または２個のインダクタは、その一端が前記制御端子に接続され、他端がそれぞれ、前記第１の２×２スイッチの２個の入力端子または２個の出力端子の一方に接続された構成について規定している。

請求項３６においては、請求項１５乃至３５のいずれかに記載のスイッチ装置において、前記スイッチ装置の一部または全てが基板に集積された構成について規定している。

本発明に係わるスイッチ装置は、複数の２×２スイッチで構成したスイッチ装置において、単位スイッチである２×２スイッチを従来技術の半数の２個のＳＰＤＴスイッチで構成し、かつＳＰＤＴスイッチをシリーズＦＥＴで構成したことに加えて、各２×２スイッチの入出力端子を互いに９０度の位置に配置したことを最も主要な特徴とする。

このため、直流レベルが０Ｖ以外のロジックレベルを有するベースバンド信号も通過させることができる上に、半導体基板に複数の２×２スイッチを集積した場合、同一のチップを帯域の異なる２〜４種類の２×２スイッチや帯域の異なる２種類のＡＤＭおよび１×４スイッチ（ＳＰ４Ｔスイッチ）として使用することが可能になる。したがって、スイッチ装置の小型化、経済化、汎用化に資することができる。

（第１の実施の形態）
図１、図２は、本発明による第１の実施の形態に係わるスイッチ装置を示す図である。本スイッチ装置は、図１、図２に例示のように、四角形状の半導体基板９に２×２スイッチ８_１、８_２を隣接して集積し、２×２スイッチ８_１、８_２の各入出力端子１_１１、１_１２と２_１１、２_１２および１_２１、１_２２と２_２１、２_２２をそれぞれ互いに９０度の角度を成すように配置し、かつスイッチ８_１の入力端子と出力端子とは上記半導体基板の１組の相隣り合う辺にそれぞれ配置し、スイッチ８_２の入力端子と出力端子とは上記半導体基板の他の組の相隣り合う辺にそれぞれ配置したことを最も主要な特徴とする。なお、図１では両スイッチは同一構成である。

これにより、スイッチの信号端子である入出力端子１_１１、１_１２、２_１１、２_１２および１_２１、１_２２、２_２１、２_２２をパッケージ端子１１_１１、１１_１２等にワイヤ１２_１１、１２_１２等で最短に接続できるので、ワイヤインダクタンスによる特性の劣化なしにそれぞれ独立した２×２スイッチを２個実装したスイッチ装置を実現できる。さらにパッケージ１０の各辺の所要信号ピン数を均一にでき、パッケージを小型化することも可能になる。また、図２に例示したように２×２スイッチ８_１、８_２を帯域あるいは構成が異なるスイッチＡおよびスイッチＢで構成すると、１チップ／１パッケージで異なる帯域や用途の２種類の２×２のスイッチとして機能するため、スイッチの汎用化を図ることができる。

図３は本第１の実施の形態中で使用する２×２スイッチの回路構成図を示している。本２×２スイッチは、それぞれ２つづつの入力端子１_１、１_２および出力端子２_１、２_２と、２つのＳＰＤＴスイッチ４_１、４_２と、第１の伝送線路５_１１、５_１２と、第２の伝送線路５_２１、５_２２と、入出力用伝送線路６_１１、６_１２、６_２１、６_２２で構成されている。ＳＰＤＴスイッチ４_１と４_２とは同一の構成であり、ＳＰＤＴスイッチ４_１の場合、２つのＦＥＴ３_１１、３_１２で構成される。ここで、ＦＥＴ３_１１、３_１２のソースまたはドレインの一方が共通端子に接続されることによりＳＰＤＴスイッチを構成する。また、第１の伝送線路５_１２と第２の伝送線路５_２２とは配線交差部７（灰色部分）において交差している。ここで、第１の伝送線路５_１１、５_１２、および第２の伝送線路５_２１、５_２２の線路長は、好ましくは図４で説明するように線路内波長の１／３６以下とする。

出力用伝送線路６_２１と６_２２に９０度の曲がりを設けているため、入力端子と出力端子を互いに９０度の位置に配置することが可能になっている。なお、各ＦＥＴのゲートに接続される抵抗とゲートバイアス用制御線は図示していない。また、好ましくは、第１の伝送線路５_１１、５_１２と第２の伝送線路５_２１、５_２２の線路長、入力用伝送線路６_１１、６_１２の線路長、および出力用伝送線路６_２１、６_２２の線路長は、それぞれ同一の値に設定される。

この２×２スイッチの動作は以下の通りである。入力端子１_１から入力される信号は、入力用伝送線路６_１１、第１の伝送線路５_１１、５_１２を介して、ＳＰＤＴスイッチ４_１中のＦＥＴ３_１１のドレインまたはソース、およびＳＰＤＴスイッチ４_２中のＦＥＴ３_２２のドレインまたはソースに入力される。入力端子１_２から入力される信号は、第２の伝送線路５_２１、５_２２を介して、ＳＰＤＴスイッチ４_２中のＦＥＴ３_２１のドレインまたはソース、およびＳＰＤＴスイッチ４_１中のＦＥＴ３_１２のドレインまたはソースに入力される。入出力端子１_１、１_２と２_１、２_２を対向して引き出すことができるのは、第１の伝送線路５_１２と第２の伝送線路５_２２が配線交差部７において交差しているためである。このような交差は、例えば誘電体や絶縁体を間に挟んだオーバーレイ構造や、第１の伝送線路５_１２と第２の伝送線路５_２２の一方を配線交差部７においてエアブリッジ配線とすることなどにより実現することができる。

ここで、（入力端子１_１から出力端子２_１、入力端子１_２から出力端子２_２）の通過状態の場合、第１の伝送線路５_１２と第２の伝送線路５_２２がそれぞれＦＥＴ３_２２と３_１２のドレインまたはソース端で開放（オープン）状態に、（入力端子１_１から出力端子２_２、入力端子１_２から出力端子２_１）の通過状態の場合、第１の伝送線路５_１１と第２の伝送線路５_２１がそれぞれＦＥＴ３_１１と３_２１のドレインまたはソース端で開放（オープン）状態になるため、これらの伝送線路の長さが動作周波数帯の波長に比べて無視できない長さである場合、オープンスタブとしてスイッチ特性の劣化を招いてしまう。

この様子をシミュレーションしたのが図４である。横軸に接続経路としての第１および第２の伝送線路（５_１１、５_１２、５_２１、５_２２）の長さ（対線路内波長）、縦軸に伝送線路長がゼロの時を基準にした挿入損失の劣化量、および反射損失、アイソレーションをプロットしている。この図を見ると、伝送線路が長くなればなる程、オープンスタブの影響が徐々に現われ、挿入損失が増大し、反射損失が減少することがわかる。一方、アイソレーションは反射損失の減少の裏返しで改善される。例えば、伝送線路の長さを線路内波長の1/３６以下にした場合、反射損失の劣化を３．５ｄＢ、挿入損失の劣化を０．１２ｄＢ以下に抑えることができる。

図１６に示した従来例と本実施の形態の主要な相違点は、ＳＰＤＴスイッチをシリーズＦＥＴのみで構成したこと、および所要ＳＰＤＴスイッチ数を半減したことである。シャントＦＥＴを除いたことにより、信号経路をグランドから切り離すことができるため、直流レベルが０Ｖ以外のロジックレベルを有するベースバンド信号も通過させることが可能になる。所要ＳＰＤＴスイッチ数を半減したことに伴い、所要制御線数の半減による高アイソレーション化ならびに回路サイズの小型化を実現できる。

また、本実施の形態の２×２スイッチにおいては、信号は１つのＦＥＴしか通過しないので、同一の挿入損失を実現するためには、図１６に示した従来例と比較して、各ＦＥＴのＯＮ抵抗値が２倍のものを適用することができるようになる。従って、各ＦＥＴの所要ゲート幅を半分にすることができるので、回路をより一層小型化することが可能になる。このように２×２スイッチ部の小型化は、特に本実施の形態のように複数の２×２スイッチを集積して規模の大きなスイッチ装置を構成する場合には、スイッチ装置全体の小型化に極めて有効である。

図５は第１の実施の形態における２×２スイッチの回路構成の他の構成例を示している。本２×２スイッチは、それぞれ２つづつの入力および出力端子と、共通端子以外の２つの端子を互いに向い合せにして配置した２つのＳＰＤＴスイッチ４_１、４_２で構成されている。ＳＰＤＴスイッチ４_１、４_２は同一の構成であり、ＳＰＤＴスイッチ４_１の場合、２つのＦＥＴ３_１１、３_１２で構成される。

ここで、ＦＥＴ３_１１、３_１２のソースまたはドレインの一方が共通端子に接続されることによりＳＰＤＴスイッチを構成する。出力用伝送線路６_２１と６_２２に９０度の曲がりを設けているため、入力端子と出力端子を互いに９０度の位置に配置することが可能になっている。
なお、各ＦＥＴのゲートに接続される抵抗とゲートバイアス用制御線は図示していない。また、好ましくは、入力用伝送線路６_１１、６_１２および出力用伝送線路６_２１、６_２２の線路長は、それぞれ同一の値に設定される。

本実施の形態は、ＳＰＤＴスイッチ４_１、４_２中の各ＦＥＴ３_１１、３_１２、３_２１、３_２２のドレインまたはソース端子側を所定の間隔で互いに向い合せにして配置し、ＦＥＴ３_１１と３_２２のドレインまたはソース端子とを伝送経路５_３１および５_３２を介し、ＦＥＴ３_１２と３_２１のドレインまたはソース端子とを伝送経路５_４１および５_４２を介して、それぞれ互いに接続したことに加えて、ＦＥＴ３_１２と３_２１のドレインまたはソース端子を接続する伝送線路５_４１と交差点７において交差して、ＦＥＴ３_１１と３_２２のドレインまたはソース端子を接続する伝送線路５_３１と５_３２の接続点と出力端子２_１とを接続したことを最も主要な特徴とする。
なお、この交差により、２×２スイッチの入力端子と出力端子を対向して引き出すことが可能になっている。本構成例は、図３に例示した２×２スイッチと比較して、ＳＰＤＴスイッチ４_１、４_２間の接続長を短縮できるため、スイッチ動作のより一層の広帯域／高周波化、ならびに回路の小型化を図ることができる。
なお、図１、図２、図３、図５に例示した実施の形態に限定されることなく、入力端子および出力端子を互いに入れ替えた構成でも構わない。

（第２の実施の形態）
図６は、本発明の第２の実施の形態に係わるスイッチ装置を示す図である。
本第２の実施の形態は、図１に例示した第１の実施の形態におけるスイッチ装置のパッケージ端子１１_２２と１１_３１をパッケージ外部で接続した構成となっている。このように構成することにより、図６の下に模式的に示したようなＡＤＭとして動作することが可能になる。つまり、ネットワーク上に本スイッチ装置を配置することにより、２つの入力信号Ｓ_１、Ｓ_２の一方（Ｓ_１）はそのまま通過させ、もう一方（Ｓ_２）は監視等のためにパッケージ端子１１_２１を経由してドロップし、新たな信号Ｓ_３をアドすることが可能になる。

本第２の実施の形態では、２×２スイッチ８_１、８_２を同一のスイッチＡで構成しているため、スイッチＡの動作帯域がそのままＡＤＭの帯域になる。また、図２に示したように帯域または構成が異なるスイッチＡとスイッチＢで構成することもできる。この場合、ＡＤＭの帯域は動作帯域の低い方に制限されるが、パッケージ端子１１_２２と１１_３１の接続を外せば、独立した２つの２×２スイッチとしても使用できるため、より多用途に適用することができる。なお、上記パッケージ外部での接続はパッケージ内部で接続することも可能である。

（第３の実施の形態）
図７、図８は、本発明の第３の実施の形態に係わるスイッチ装置を示す図である。図７はスイッチ装置における２×２スイッチの実施の形態の回路構成図を、図８はスイッチ装置全体の実装状態を示す図である。
図７は図１および図２に示した実施の形態の２×２スイッチＡに適用されることを前提にした２×２スイッチの実施の形態を示している。
図７に示した実施の形態では、図５に例示した実施の形態の２×２スイッチの入力端子に、キャパシタ１３_１、１３_２と抵抗１４_１、１４_２を付け加えた構成となっている。なおキャパシタ１３_１、１３_２の容量値は、そのインピーダンスが対象となる信号帯域において入出力の特性インピーダンスと比較して十分小さな値となっており、好ましくは互いに同一の値に設定される。抵抗１４_１、１４_２の一端はキャパシタ１３_１、１３_２の一端にそれぞれ接続され、他端は制御端子１５に接続する。なお抵抗１４_１、１４_２の抵抗値は、使用する信号帯域において入出力の特性インピーダンスと比較して十分大きな値となっており、好ましくは互いに同一の値に設定される。

２×２スイッチ中のＳＰＤＴスイッチは全てシリーズＦＥＴで構成されており、かつ２×２スイッチマトリックス動作するように各ＦＥＴのＯＮ／ＯＦＦ制御を行う。つまり、（ＦＥＴ３_１１、ＦＥＴ３_２１をＯＮ、ＦＥＴ３_１２、ＦＥＴ３_２２をＯＦＦ）または、（ＦＥＴ３_１１、ＦＥＴ３_２１をＯＦＦ、ＦＥＴ３_１２、ＦＥＴ３_２２をＯＮ）の２通りで制御される。したがって、制御端子１５から抵抗１４_１、１４_２を介して、バイアスを印加することにより、ＯＦＦ状態のＦＥＴのソース／ドレインにもＯＮ状態のＦＥＴを介してバイアス電圧を印加することが可能になると同時に、全ての信号経路のＤＣ電位を同一に設定することができる。

したがって、キャパシタ１３_１、１３_２によりＤＣオフセットレベルが０Ｖにされたベースバンド信号を任意の直流レベルにレベルシフトして出力することが可能になる。制御端子１５にプラスの電圧を印加すればプラスのＤＣオフセット電圧を有する信号を出力することができ、マイナスの電圧を印加すればマイナスのＤＣオフセット電圧を有する信号を出力することができることになる。従って、入力された任意のＤＣオフセットレベルを有するベースバンド信号を、後段に接続される装置のインターフェースに合わせて、例えばＤＣオフセット電圧が＋０．５Ｖや−０．５Ｖ等にレベルシフトして出力する２×２スイッチを構成することが可能になる。図７のスイッチ回路を図１のスイッチ装置に適用した場合には、各２個づつの入力端子にそれぞれキャパシタを直列に合計４個接続し、各２×２スイッチにそれぞれ制御端子を設け、第１および第２のそれぞれ２個づつの抵抗を接続することになり、２つの２×２スイッチともにレベルシフト機能付きにすることが出来、また、図２のスイッチ装置に適用した場合には、一方がレベルシフト機能付きの２×２スイッチとして利用できる手段を提供できることになる。

図８に示した実施の形態では、好ましくは図７に示した２×２スイッチ内のキャパシタ１３_１、１３_２を除いた形態が、上側の２×２スイッチＡに適用される。これにより、キャパシタ１３_１、１３_２を個別部品による外付けの構成とすることができるので、大容量値のキャパシタを容易に適用することができる。したがって、直流に近い成分を有する低周波信号も劣化なく通過させることが容易になる。図８に示した実施の形態は、ＡＤＭ機能にレベルシフト機能を付加した形態を提供しているが、パッケージ端子１１_２２と１１_３１はパッケージの外部で接続する構成としているため、この接続を外せば２×２スイッチ単独で使用することも可能である。

なお、図７に例示した実施の形態に限定されることなく、抵抗１４_１、１４_２の一端を出力端子２_１、２_２に接続した構成や、抵抗に代わりそのインピーダンスが信号帯域において入出力の特性インピーダンスと比較して十分大きな値のインダクタを適用しても構わない。さらに、図３に示した２×２スイッチの入力端子にキャパシタを、入力または出力端子に抵抗またはインダクタを付加した構成であっても構わない。

以上述べた第１乃至第３の実施の形態による構成とすることにより、これらスイッチ装置の全体または一部を半導体基板上に集積化することが可能となる。

（第４の実施の形態）
図９、図１０は、本発明の第４の実施の形態に係わるスイッチ装置を示す図である。本第４の実施の形態は、四角形状の半導体基板９に周波数帯域の異なる４つの２×２スイッチＡ〜Ｄを互いに隣接して集積したスイッチ装置を示している。ここで各２×２スイッチの２つの入力端子と２つの出力端子とは互いに９０度の角度を成すように配置されており、かつ、全ての入出力端子は半導体基板９のチップ端に配置される。すなわち、２×２スイッチＡおよび２×２スイッチＤの入力端子は半導体基板９の第１の辺に、２×２スイッチＡおよび２×２スイッチＢの出力端子は半導体基板９の第２の辺に、２×２スイッチＢおよび２×２スイッチＣの入力端子は半導体基板９の第３の辺に、２×２スイッチＣおよび２×２スイッチＤの出力端子は半導体基板９の第４の辺にそれぞれ配置された構成となっている。

また、図９に示した実施の形態においては、スイッチＡとスイッチＣの入出力端子を、図１０に示した実施の形態においてはスイッチＢとスイッチＤの入出力端子を、パッケージ端子１１_１１、１１_１２等にワイヤ１２_１１、１２_１２等で接続している。

ここで、４つの２×２スイッチ全ての入出力端子はチップ端に配置されているため、図９、図１０いずれの場合にも各入出力端子とパッケージ端子の距離を短くすることができ、ワイヤインダクタンスによる特性の劣化なしにそれぞれ独立した帯域の異なる２×２スイッチを２個実装したスイッチ装置を実現できる。この際、どの２×２スイッチを利用できるようにするかは、ワイヤリングで決定されるため、同一のチップやパッケージで４種類の２×２スイッチを提供できることになり、スイッチ装置の汎用化を図ることができる。

また、スイッチＡとスイッチＣを同一構成に、スイッチＢとスイッチＤを同一構成にすれば、１チップ／１パッケージでそれぞれ同一の２×２スイッチを２個づつ独立して使用できる２種類のスイッチ装置を構成することができる。好ましくは、スイッチＡ〜Ｄは図３、図５、図７に例示した２×２スイッチで構成される。これにより、低消費電力で直流レベルが０Ｖ以外のロジックレベルを有するベースバンド信号も通過させることができ、回路を小型化できる上に、レベルシフト機能も付加することができる。

（第５の実施の形態）
図１１、図１２、図１３は、本発明の第５の実施の形態に係わるスイッチ装置を示す図である。
これらの実施の形態は、全てＡＤＭとして動作するようにパッケージ端子１１_２２と１１_３１（図１１）または１１_４１と１１_３２(図１２)をパッケージ外部で接続した形態となっているが、この接続はパッケージ内部で接続しても構わない。図１１に示した実施の形態では、それぞれ対角に配置された２×２スイッチＡと２×２スイッチＢを半導体基板９に集積し、スイッチＡ同士、スイッチＢ同士それぞれ同一の２×２スイッチを用いた２種類のＡＤＭを構成できるようになっている。

図１２に示した実施の形態では帯域の異なる４つのスイッチＡ〜Ｄを半導体基板９に集積し、対角に配置されたスイッチＡとスイッチＣ、またはスイッチＢとスイッチＤのいずれかの組み合わせでＡＤＭを構成できるようになっている。図１２はスイッチＢとスイッチＤの組み合わせの場合について示している。したがってＡＤＭの帯域はそれぞれスイッチＡとＣの帯域の低い方、およびスイッチＢとＤの帯域の低い方に制限されるものの、パッケージ端子１１_４１と１１_３２の接続を外せば、図９、図１０に示した実施の形態と同様に帯域の異なる２つの独立した２×２スイッチを実装した２種類のスイッチ装置としても使用できるため、同一チップを多用途に使用することができ、スイッチ装置の汎用化を図ることができる。

本実施の形態においては、好ましくは、スイッチＡ〜Ｄは図３、図５に例示した２×２スイッチで構成される。これにより、低消費電力で直流レベルが０Ｖ以外のロジックレベルを有するベースバンド信号も通過させることができ、回路を小型化することもできる。

図１３は、図１１に示した実施の形態のパッケージ外部にキャパシタ１３_１、１３_２を備え、図８に示した実施の形態と同様にレベルシフト機能を付加したＡＤＭを構成することができるようにしたものである。なお、本第５の実施の形態に限定されることなく、左上のスイッチＡを図７で示した実施の形態の２×２スイッチとすれば、２個のキャパシタをパッケージ内で入力端子に直列に接続したことになり、外付けのキャパシタなしに同様の機能を有するＡＤＭを構成できる。

また、例えば図１１において左側のスイッチＡおよびＢに図７で示した回路を適用すれば、入力端子にそれぞれ１_１１、１_１２、１_４１、１_４２にそれぞれ直列にキャパシタが接続され、これら２個のスイッチＡおよびＢに対する制御端子が設けられた形となる。

（第６の実施の形態）
図１４、図１５は、本発明の第６の実施の形態に係わるスイッチ装置を示す図である。
これらの実施の形態は、同一の２×２スイッチ４つを半導体基板９に集積し、パッケージ端子への接続を工夫することにより１×４スイッチ（ＳＰ４Ｔスイッチ）として動作するようにしたものである。

図１４に示した実施の形態では、左下を除く３つの２×２スイッチの入出力端子をパッケージ端子に接続し、パッケージ端子１１_２１と１１_３３および１１_２２と１１_３１をパッケージ外部でそれぞれ接続し、パッケージ端子１１_１２、１１_３２、１１_３４を抵抗１４_１、１４_２、１４_３でそれぞれ終端した構成となっている。このように構成することにより、パッケージ端子１１_１１に入力された信号を、４つのパッケージ端子１１_２３、１１_２４、１１_４１、１１_４２から出力できる１×４スイッチとして動作する。抵抗１４_１、１４_２、１４_３の抵抗値は、例えば図３に示した実施の形態の２×２スイッチを適用した場合には、５０Ωとすればよい。

これにより、信号の入出力端子となる５つのパッケージ端子は、ＯＦＦ端子となり得る１１_２３、１１_２４、１１_４１、１１_４２も含めて４通りの全ての通過状態においてインピーダンス整合がとれることになる。図３または図５に示した実施の形態の２×２スイッチを適用した場合などには、抵抗１４_１、１４_２、１４_３とグランドの間に大容量のキャパシタを挿入すれば、直流レベルが０Ｖ以外のＤＣ成分を有する信号を通過させる用途に使用することができる。図１４においては終端抵抗をパッケージ外部に接続しているが、この終端抵抗はパッケージ内部で接続しても構わない。

図１５に示した実施の形態では、パッケージ内部にチップ抵抗１６_１、１６_２、１６_３とそれぞれそれらの一端に接続されたチップキャパシタ１７_１、１７_２、１７_３を備え、２×２スイッチの入出力端子１_１１、２_２１、１_３１とチップ抵抗の他端を接続することにより、図１４に示した実施の形態と同様に１×４スイッチ（ＳＰ４Ｔスイッチ）として動作する。なお、チップキャパシタの裏面はグランドに接続されている。これにより、図１４に示した実施の形態と比較してパッケージの所要信号ピン数を減らすことができ、スイッチ装置の小型化、低コスト化を図ることができる。

本第６の実施の形態では、２×２スイッチとして図３や図５に例示した双方向スイッチを適用することにより、右上の２×２スイッチの入出力を逆に使用している。これにより、パッケージの各辺の所要信号ピン数を３つ以内に抑えてもＳＰ４Ｔスイッチを実現できることになる。さらに、２×２スイッチの入出力端子２_１２、２_２２の間隔が近い場合には、両者を直接ワイヤで接続する形態とすることもできる。

本第６の実施の形態では、同一の２×２スイッチを４つ集積しているので、歩留りの低下を７５％まで許容できることになり、スイッチ装置の低コスト化を図ることができる。つまり、オンウェハでの良品選別を行った後、４つのスイッチ中の良品３つを用いてＳＰ４Ｔスイッチ、２×２スイッチあるいはＡＤＭとして利用できる汎用的なスイッチ装置を実現できることになる。なお、図８に示した実施の形態と同様にレベルシフト機能を付加することも可能である。

図１５に示した実施の形態を例にとると、１入力４出力スイッチとして利用する場合には、図８に示した第３の実施の形態と同様に、パッケージ端子１１_１１にキャパシタを備え、左上の２×２スイッチに図７に例示した抵抗１４_１、１４_２と制御端子１５を付加すればよい。４入力１出力スイッチとして利用する場合には、パッケージ端子１１_３１、１１_３２、１１_４１、１１_４２あるいは１１_２１、１１_２２にキャパシタを備え、左上の２×２スイッチに図７に例示した抵抗１４_１、１４_２と制御端子１５を付加すればよい。
本題６の実施の形態においても前記第１〜第５の実施の形態で述べた２×２スイッチを適用し得る。

（その他の実施の形態）
本実施の形態に例示した２×２スイッチ中のＳＰＤＴスイッチは、ＦＥＴに代わり、微小機械（MEMS；Micro-Electro-Mecanical Systems)スイッチで構成しても構わない。この場合、ＦＥＴを用いた構成と比較して、制御電圧が大きくなり、切替時間が遅くなるというデメリットがあるものの、スイッチの低損失化および高アイソレーション化を図ることができる。

また、半導体基板に集積化された２つまたは４つの２×２スイッチは、例示したように完全に独立したパタンでなくてもよく、グランドなどが接続され共通となった構成であっても構わない。

第１の実施の形態によるスイッチ装置の構成図。 第１の実施の形態の変型例によるスイッチ装置の構成図。 第１の実施の形態のスイッチ装置における２×２スイッチを示す回路図。 図３の２×２スイッチのシミュレーションによる特性図。 第１の実施の形態のスイッチ装置における他の２×２スイッチを示す回路図。 第２の実施の形態によるスイッチ装置の構成図。 第３の実施の形態におけるスイッチ装置および２×２スイッチを示す回路図。 第３の実施の形態におけるスイッチ装置の構成図。 第４の実施の形態のスイッチ装置を示す図。 第４の実施の形態の変型例によるスイッチ装置の構成図。 第５の実施の形態におけるスイッチ装置の第１の構成図。 第５の実施の形態におけるスイッチ装置の第２の構成図。 第５の実施の形態におけるスイッチ装置の第３の構成図。 第６の実施の形態のスイッチ装置の構成図。 第６の実施の形態のスイッチ装置の他の構成図。 従来の２×２スイッチを示す回路構成図。

符号の説明

１：入力端子
２：出力端子
３：ＦＥＴ
４：ＳＰＤＴスイッチ
５：伝送線路
６：入出力用伝送線路
７：配線交差部（クロスオーバー）
８：２×２スイッチ
９：半導体基板
１０：パッケージ
１１：パッケージ端子
１２：ワイヤ
１３：キャパシタ
１４：抵抗
１５：制御端子
１６：チップ抵抗
１７：チップキャパシタ

Claims (36)

1. ２つの入力端子と２つの出力端子とが互いに９０度の角度を成すように配置された第１と第２の２個の２×２スイッチが四角形状の基板上に隣接して配置されており、
   且つ第１の２×２スイッチの入力端子と出力端子とは前記四角形状の基板の１組の相隣り合う辺にそれぞれ配置され、
   第２の２×２スイッチの入力端子と出力端子とは前記四角形状の基板の他の組の相隣り合う辺にそれぞれ配置されていることを特徴とするスイッチ装置。
2. 請求項１に記載のスイッチ装置において、
   前記第１と第２の２×２スイッチが同一構成であることを特徴とするスイッチ装置。
3. 請求項１または２に記載のスイッチ装置において、
   前記第１と第２の２×２スイッチの少なくとも一方は、第１と第２の２個の単極双投スイッチと、第１乃至第４の４本の伝送線路で構成され、
   前記第１の単極双投スイッチの共通端子以外の２端子に、前記第１および第２の伝送線路の一端をそれぞれ接続し、
   前記第２の単極双投スイッチの共通端子以外の２端子に、前記第３および第４の伝送線路の一端をそれぞれ接続し、
   前記２個の入力端子または前記２個の出力端子が、前記第１および第２の単極双投スイッチの共通端子にそれぞれ接続され、
   前記２個の出力端子または前記２個の入力端子が、第１および第２の出力用伝送線路または第１および第２の入力用伝送線路を介して前記第１および第３の伝送線路の他端と前記第２および第４の伝送線路の他端にそれぞれ接続され、
   前記第１乃至第４の伝送線路の長さが、所望の動作周波数における線路内波長の１／３６以下であることを特徴とするスイッチ装置。
4. 請求項１または２に記載のスイッチ装置において、
   前記第１と第２の２×２スイッチの少なくとも一方は、前記第１と第２の２個の単極双投スイッチと、第１の２つの接続手段と、第２の２つの接続手段で構成され、
   前記２個の入力端子または前記２個の出力端子が、前記第１および前記第２の単極双投スイッチの共通端子にそれぞれ接続され、
   前記第１の単極双投スイッチの共通端子以外の２端子と前記第２の単極双投スイッチの前記共通端子以外の２端子は、所定の間隔で互いに対向するように配置され、
   互いに対向して配置された前記第１の単極双投スイッチの共通端子以外の２端子と前記第２の単極双投スイッチの共通端子以外の２端子とを、前記第１の２つの接続手段でそれぞれ接続し、
   前記第２の２つの接続手段は、一端が前記２個の出力端子または前記２個の入力端子に、他端が前記第１の２つの接続手段にそれぞれ接続され、
   前記第２の接続手段の一方は、該接続手段が接続されていない側の前記第１の接続手段と交差してなることを特徴とするスイッチ装置。
5. 請求項３または４に記載のスイッチ装置において、
   前記２個の入力端子と前記２個の出力端子とを互いに入れ替えたことを特徴とするスイッチ装置。
6. 請求項３乃至５のいずれかに記載のスイッチ装置において、
   前記単極双投スイッチは、微小機械スイッチで構成されたことを特徴とするスイッチ装置。
7. 請求項３乃至５のいずれかに記載のスイッチ装置において、
   前記単極双投スイッチは、そのドレインまたはソースの一方が共通端子に接続され、他方がそれぞれ共通端子以外の２端子に接続された少なくとも２個のＦＥＴで構成されたことを特徴とするスイッチ装置。
8. 請求項６または７のいずれかに記載のスイッチ装置において、
   ２個のキャパシタを備え、
   前記第１または前記第２の２×２スイッチの２個の入力端子に、前記２個のキャパシタをそれぞれ直列に接続したことを特徴とするスイッチ装置。
9. 請求項６または７に記載のスイッチ装置において、
   ４個のキャパシタを備え、
   前記第１および前記第２の２×２スイッチの各２個の入力端子に、前記４個のキャパシタを直列に接続したことを特徴とするスイッチ装置。
10. 請求項６乃至９のいずれかに記載のスイッチ装置において、
    ２個の抵抗または２個のインダクタと、少なくとも１つの制御端子を備え、
    前記２個の抵抗または２個のインダクタは、その一端が前記制御端子に接続され、他端がそれぞれ、前記第１または前記第２の２×２スイッチの２個の入力端子または２個の出力端子の何れか一方に接続されたことを特徴とするスイッチ装置。
11. 請求項６乃至９のいずれかに記載のスイッチ装置において、
    第１の２個の抵抗または２個のインダクタと、第２の２個の抵抗または２個のインダクタと、第１および第２の制御端子と、４個のキャパシタとを備え、
    前記第１の２個の抵抗または２個のインダクタは、その一端が前記第１の制御端子に接続され、
    他端がそれぞれ、前記第１の２×２スイッチの２個の入力端子に直列に接続された前記２個のキャパシタの該入力端子側とは反対側または前記２×２スイッチの２個の出力端子の何れか一方に接続され、
    前記第２の２個の抵抗または２個のインダクタは、その一端が前記第２の制御端子に接続され、
    他端がそれぞれ、前記第２の２×２スイッチの２個の入力端子に直列に接続された残りの２個の前記キャパシタの該入力端子側とは反対側または前記２×２の２個の出力端子の何れか一方に接続されたことを特徴とするスイッチ装置。
12. 請求項１乃至１１のいずれかに記載のスイッチ装置において、
    前記第１の２×２スイッチの出力端子の一方が前記第２の２×２スイッチの入力端子の一方に接続されたことを特徴とするスイッチ装置。
13. 請求項１２に記載のスイッチ装置において、
    前記第１の２×２スイッチの出力端子の一方と前記第２の２×２スイッチの入力端子の一方は、パッケージの外部で接続されたことを特徴とするスイッチ装置。
14. 請求項１乃至１３のいずれかに記載のスイッチ装置において、
    前記スイッチ装置の一部または全てが基板に集積されたことを特徴とするスイッチ装置。
15. ２つの入力端子と２つの出力端子とが互いに９０度の角度を成すように配置された４個の２×２スイッチが四角形状の基板の１辺に２個づつ互いに隣接して配置されており、
    前記第１の２×２スイッチの入力端子または出力端子と前記第２の２×２スイッチの入力端子または出力端子とが前記四角形状の基板上の第１の一辺に配置され、
    前記第２の２×２スイッチの出力端子または入力端子と前記第３の２×２スイッチの出力端子または入力端子とが前記基板上の第２の一辺に配置され、
    前記第３の２×２スイッチの入力端子または出力端子と前記第４の２×２スイッチの入力端子または出力端子とが前記基板上の第３の一辺に配置され、
    前記第４の２×２スイッチの出力端子または入力端子と前記第１の２×２スイッチの出力端子または入力端子とが前記基板上の第４の一辺に配置されたことを特徴とするスイッチ装置。
16. 請求項１５に記載のスイッチ装置において、
    前記第１と第３の２×２スイッチが同一構成であることを特徴とするスイッチ装置。
17. 請求項１５に記載のスイッチ装置において、
    前記第２と第４の２×２スイッチが同一構成であることを特徴とするスイッチ装置。
18. 請求項１５に記載のスイッチ装置において、
    前記第１乃至第４の２×２スイッチが同一構成であることを特徴とするスイッチ装置。
19. 請求項１５乃至１８のいずれかに記載のスイッチ装置において、
    前記第１と第３の２×２スイッチの入出力端子をそれぞれパッケージ端子に接続したことを特徴とするスイッチ装置。
20. 請求項１５乃至１８のいずれかに記載のスイッチ装置において、
    前記第２と第４の２×２スイッチの入出力端子をそれぞれパッケージ端子に接続したことを特徴とするスイッチ装置。
21. 請求項１９に記載のスイッチ装置において、
    前記第１の２×２スイッチの出力端子の一方が前記第３の２×２スイッチの入力端子の一方に接続されたことを特徴とするスイッチ装置。
22. 請求項２０に記載のスイッチ装置において、
    前記第２の２×２スイッチの出力端子の一方が前記第４の２×２スイッチの入力端子の一方に接続されたことを特徴とするスイッチ装置。
23. 請求項２１または２２に記載のスイッチ装置において、
    前記第１の２×２スイッチの出力端子の一方と前記第３の２×２スイッチの入力端子の一方、あるいは前記第２の２×２スイッチの出力端子の一方と前記第４の２×２スイッチの入力端子の一方は、パッケージの外部で接続されたことを特徴とするスイッチ装置。
24. 請求項１５乃至２３のいずれかに記載のスイッチ装置において、
    前記第１乃至第４の２×２スイッチを請求項３乃至７のいずれかに記載の２×２スイッチで構成したことを特徴とするスイッチ装置。
25. 請求項２４に記載のスイッチ装置において、
    ２個のキャパシタを備え、
    当該パッケージ端子に接続された第１または第２の２×２スイッチの入力端子に、前記２個のキャパシタを直列に接続したことを特徴とするスイッチ装置。
26. 請求項２４に記載のスイッチ装置において、
    ４個のキャパシタを備え、
    当該パッケージ端子に接続された第１および第３の２×２スイッチの入力端子、または第２および第４の２×２スイッチの入力端子に、前記４個のキャパシタをそれぞれ直列に接続したことを特徴とするスイッチ装置。
27. 請求項２４乃至２６のいずれかに記載のスイッチ装置において、
    ２個の抵抗または２個のインダクタと、少なくとも１つの制御端子を備え、
    前記２個の抵抗または２個のインダクタは、その一端が前記制御端子に接続され、他端がそれぞれ、前記第１または第２の２×２スイッチの２個の入力端子または２個の出力端子のそれぞれに接続されたことを特徴とするスイッチ装置。
28. 請求項２４乃至２６のいずれかに記載のスイッチ装置において、
    第１の２個の抵抗または２個のインダクタと、第２の２個の抵抗または２個のインダクタと、第１および第２の制御端子と、４個のキャパシタとを備え、
    前記第１の２個の抵抗または２個のインダクタは、その一端が前記第１の制御端子に接続され、他端がそれぞれ、前記第１または第２の２×２スイッチの２個の入力端子に直列に接続された前記キャパシタの該入力端子側とは反対側または前記２×２スイッチの２個の出力端子の何れか一方に接続され、
    前記第２の２個の抵抗または２個のインダクタは、その一端が前記第２の制御端子に接続され、他端がそれぞれ、前記第３または第４の２×２スイッチの２個の入力端子に直列に接続された前記キャパシタの該入力端子側とは反対側または前記２×２スイッチの２個の出力端子の何れか一方に接続されたことを特徴とするスイッチ装置。
29. 請求項１５乃至１８のいずれかに記載のスイッチ装置において、
    前記第１の２×２スイッチの入力端子の一方を終端し、
    前記第１の２×２スイッチの出力端子の一方と前記第２の２×２スイッチの入力端子の一方を接続し、
    前記第１の２×２スイッチの出力端子の他の一方と前記第３の２×２スイッチの入力端子の一方を接続し、
    前記第２の２×２スイッチの入力端子の他の一方と、前記第３の２×２スイッチの入力端子の他の一方を終端し、
    前記第１の２×２スイッチの入力端子の他の一方と、前記第２および第３の出力端子をそれぞれパッケージ端子に接続したことを特徴とするスイッチ装置。
30. 請求項２９に記載のスイッチ装置において、
    当該第１の２×２スイッチの入力端子の一方の終端と、
    当該第２の２×２スイッチの入力端子の他の一方の終端と、前記第３の２×２スイッチの入力端子の他の一方の終端のうち少なくとも１つの終端は、パッケージの内部で行われたことを特徴とするスイッチ装置。
31. 請求項２９乃至３０のいずれかに記載のスイッチ装置において、
    前記終端は抵抗または抵抗とキャパシタの直列接続によりグランドに終端されたことを特徴とするスイッチ装置。
32. 請求項２９乃至３１のいずれかに記載のスイッチ装置において、
    当該第１乃至第４の２×２スイッチを請求項３乃至７のいずれかに記載の２×２スイッチで構成したことを特徴とするスイッチ装置。
33. 請求項３２に記載のスイッチ装置において、
    ２個のキャパシタを備え、
    前記第１の２×２スイッチの入力端子または出力端子に、前記２個のキャパシタを直列に接続したことを特徴とするスイッチ装置。
34. 請求項３２に記載のスイッチ装置において、
    ４個のキャパシタを備え、
    前記第２と第３の２×２スイッチの出力端子に、前記４個のキャパシタを直列に接続したことを特徴とするスイッチ装置。
35. 請求項３２乃至３４のいずれかに記載のスイッチ装置において、
    ２個の抵抗または２個のインダクタと、少なくとも１つの制御端子を備え、
    前記２個の抵抗または２個のインダクタは、その一端が前記制御端子に接続され、
    他端がそれぞれ、前記第１の２×２スイッチの２個の入力端子または２個の出力端子の一方に接続されたことを特徴とするスイッチ装置。
36. 請求項１５乃至３５のいずれかに記載のスイッチ装置において、
    前記スイッチ装置の一部または全てが基板に集積されたことを特徴とするスイッチ装置。

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