JP2010028440A - 移相器 - Google Patents
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Abstract
【解決手段】2つの入出力端子間に第1のスイッチング素子とキャパシタの直列回路と、第1のインダクタと第2のインダクタの直列回路を並列接続し、第1のインダクタと第2のインダクタとの接続点とグランドとの間に第2のスイッチング素子を接続してなる。
【選択図】図1
Description
この第1の入出力端子と、第2の入出力端子との間に接続された第1のスイッチング素子とキャパシタの直列回路と、
この直列回路に並列接続された第1のインダクタと第2のインダクタの直列回路と、
この第1のインダクタと第2のインダクタとの接続点とグランドとのあいだに接続された第2のスイッチング素子を備える。
図1は、この発明の実施の形態1による移相器の構成を示す図である。1aは第1の入出力端子、1bは第2の入出力端子、2aは第1のスイッチング素子、2bは第2のスイッチング素子、3aは第1のキャパシタ、4aは第1のインダクタ、4bは第2のインダクタ、6はグランドである。この発明の実施の形態1では、第1、第2のスイッチング素子2a、2bに電界効果トランジスタを用いた例を示している。
また、第1のインダクタ4aと第2のインダクタ4bの接続点とグランド6間に第2のスイッチング素子2bが接続される。
第1、第2のスイッチング素子2a、2bは、スイッチが閉じた状態では高周波において等価的に抵抗とみなすことができ、スイッチが開いた状態では等価的にキャパシタとみなすことができる。
図2は、この発明の実施の形態1による移相器の第1の状態を示す図であり、全てのスイッチング素子2a、2bが閉じた状態を示している。50aは第1のスイッチング素子2aが等価的に持つ抵抗、50bは第2のスイッチング素子2bが等価的に持つ抵抗である。ここで、前記の抵抗値が十分に小さい場合、本回路は直列キャパシタ3aとシャントインダクタ4aおよび4bから構成されるπ形回路とみなすことができ、このとき本回路はHPF(高域通過回路)として動作する。
図4はこの発明の実施の形態2による移相器の構成を示した図である。1aは第1の入出力端子、1bは第2の入出力端子、2aは第1のスイッチング素子、2bは第2のスイッチング素子、3bは第1のキャパシタ、3cは第2のキャパシタ、4cは第1のインダクタ、4dは第2のインダクタ、6はグランドである。
第1のキャパシタ3bと第2のキャパシタ3cも直列接続され、第1の入出力端子1aと第2の入出力端子1bの間で上記第1のスイッチング素子2aと第1のインダクタ4cの直列回路に並列接続される。
また、第1のキャパシタ3bと第2のキャパシタ3cの接続点とグランド6間に第2のスイッチング素子2bが接続され、この第2のスイッチング素子2bと並列に第2のインダクタ4dが接続される。
図7はこの発明の実施の形態3による移相器の構成を示す図である。この発明の実施の形態3による移相器は、この発明の実施の形態1による移相器において第1のスイッチング素子2aに並列インダクタ4eを接続した構成である。
図8はこの発明の実施の形態4による移相器の構成を示す図である。この発明の実施の形態4による移相器は、この発明の実施の形態2による移相器において第1のスイッチング素子2aに並列インダクタ4eを接続した構成である。
図9はこの発明の実施の形態5による移相器の構成を示す図である。この発明の実施の形態5による移相器は、この発明の実施の形態1による移相器において第1のスイッチング素子2aに並列抵抗5aを接続した構成である。
図10はこの発明の実施の形態6による移相器の構成を示す図である。この発明の実施の形態6による移相器は、この発明の実施の形態2による移相器において第1のスイッチング素子2aに並列抵抗5aを接続した構成である。
図11はこの発明の実施の形態7による移相器の構成を示す図である。この発明の実施の形態7による移相器は、この発明の実施の形態1による移相器において第1のスイッチング素子2aに並列キャパシタ3dを接続した構成である。
図12はこの発明の実施の形態8による移相器の構成を示す図である。 この発明の実施の形態8による移相器は、この発明の実施の形態2による移相器において第1のスイッチング素子2aに並列キャパシタ3dを接続した構成である。
図13はこの発明の実施の形態9による移相器の構成と、所要の移相量を得つつ整合をとるための設計式を示す図である。この発明の実施の形態9による式は、実施の形態1による移相器において、全てのスイッチング素子2a、2bが閉じた第1の状態(a)、および全てのスイッチング素子2a、2bが開いた第2の状態(b)における素子値を示したものである。
全てのスイッチング素子2a、2bが閉じた(a)の第1の状態では、直列キャパシタ3aの素子値をCH、シャントインダクタ4aおよび4bの素子値をLHとする。次に、スイッチング素子が全て開いた(b)第2の状態では、直列インダクタ4aおよび4bの素子値をLL、シャントキャパシタ30bの素子値をCLとする。
図14は、この発明の実施の形態10による多ビット移相器の構成を示す図である。7aおよび7bは単ビット移相器である。ここではこの発明の実施の形態1による移相器を単ビット移相器7aおよび7bとして用いた例を示している。
Claims (8)
- 第1の入出力端子と、第2の入出力端子を有し、
この第1の入出力端子と、第2の入出力端子との間に接続された第1のスイッチング素子とキャパシタの直列回路と、
この直列回路に並列接続された第1のインダクタと第2のインダクタの直列回路と、
この第1のインダクタと第2のインダクタとの接続点とグランドとのあいだに接続された第2のスイッチング素子
を備えたことを特徴とする移相器。 - 第1の入出力端子と、第2の入出力端子を有し、
この第1の入出力端子と、第2の入出力端子との間に接続された第1のスイッチング素子と第1のインダクタの直列回路と、
この直列回路に並列接続された第1のキャパシタと第2のキャパシタの直列回路と、
この第1のキャパシタと第2のキャパシタとの接続点とグランドとのあいだに接続された第2のスイッチング素子と、
この第2のスイッチング素子に並列接続された第2のインダクタ
を備えたことを特徴とする移相器。 - 第1のスイッチング素子と第2のスイッチング素子のうち少なくとも何れか一方に、並列インダクタが接続されたことを特徴とする請求項1記載の移相器。
- 第1のスイッチング素子に、並列インダクタが接続されたことを特徴とする請求項2記載の移相器。
- 第1のスイッチング素子と第2のスイッチング素子のうち少なくとも何れか一方に、並列抵抗が接続されたことを特徴とする請求項1から4の何れかに記載の移相器。
- 第1のスイッチング素子と第2のスイッチング素子のうち少なくとも1つに、並列キャパシタが接続されたことを特徴とする請求項1から5の何れかに記載の移相器。
- 移相量が180度となるように回路定数が設定されたことを特徴とする請求項1から6の何れかに記載の移相器。
- 請求項1から7に記載の移相器が複数個備えられて構成されたことを特徴とする多ビットの移相器。
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