JP6076193B2 - 移相回路 - Google Patents

Description

本発明は、例えば、マイクロ波の通過位相を変化させる移相回路に関する。

例えば、下記特許文献１に開示されている従来の移相回路では、図７に示すように、入出力端子１０ａ，１０ｂ、３個の電界効果トランジスタ２０ａ〜２０ｃ、高インピーダンス線路等によるインダクタ３０ａ，３０ｂから構成される。

従来の移相回路では、３個の電界効果トランジスタ２０ａ〜２０ｃのオン／オフ状態を切替えることにより、回路状態を高域通過フィルタまたは帯域通過フィルタに設定し、２つの回路状態の通過位相の差によって、所要の移相量を得るようにしている。

なお、高周波数になるほど、移相回路に必要なインダクタンスや容量値が小さくなることから、移相回路の大きさは電界効果トランジスタが大部分を占めることになる。
また、電界効果トランジスタは、理想的に経路を通過／遮断することができず、電界効果トランジスタ等の寄生成分の影響は、高周波数になるほど顕著になる。

特開２００２−３４４２０１号公報（図８）

従来の移相回路は以上のように構成されているので、３個の電界効果トランジスタ２０ａ〜２０ｃのオン／オフ状態を切替えることで、回路状態を高域通過フィルタまたは帯域通過フィルタに設定することができる。
しかし、回路の大部分を示す電界効果トランジスタが３個実装されているため、回路サイズの小型化が困難であることに加え、高周波数においては電界効果トランジスタの寄生成分の影響を大きく受けるため、所望の電気特性を得ることが困難となる課題があった。

本発明は、上記のような課題を解決するためになされたもので、回路サイズの小型化や、高周波数においても寄生成分の影響を低減し、所望の電気特性が得られる移相回路を得ることを目的とする。

本発明の移相回路は、第１の入出力端子と第２の入出力端子との間に第１のスイッチング素子と第１のインダクタとが直列に接続されて構成され、第１のスイッチング素子がオフ状態であるときの等価容量と第１のインダクタとが所要中心周波数で直列共振するように回路定数が設定された第１の直列回路と、第１の入出力端子と第２の入出力端子との間に第１のキャパシタと第２のキャパシタとが直列に接続されて構成され、第１の直列回路に並列に接続された第２の直列回路と、一端が第１のキャパシタと第２のキャパシタとの間に接続され、他端がグランドに接地された第３のキャパシタと、一端が第１のキャパシタと第２のキャパシタとの間に接続された第２のスイッチング素子と、第２のスイッチング素子の他端と一端が接続され、他端がグランドに接地された第２のインダクタにより構成され、第２のスイッチング素子がオフ状態であるときの等価容量と第２のインダクタとが所要中心周波数で直列共振するように回路定数が設定された第３の直列回路とを備え、第１のスイッチング素子がオフ状態および第２のスイッチング素子がオン状態である場合、第３のキャパシタと第２のインダクタとの並列共振周波数によって通過中心周波数が設定される帯域通過フィルタとして動作し、第１のスイッチング素子がオン状態および第２のスイッチング素子がオフ状態である場合には、第１のインダクタ、第１および第２のキャパシタから構成される低域通過フィルタとして動作することを特徴とするものである。

本発明によれば、回路状態を切替えるためのスイッチング素子を２つしか必要とせず、回路サイズを小型化することができる。
また、スイッチング素子は、インダクタと直列回路を構成しているので、スイッチング素子をオフとした場合のオフ容量は、インダクタと共に直列共振回路を構成することからスルー回路と見なすことができ、寄生容量の影響を低減することができる。
さらに、スイッチング素子の寄生インダクタンスは、直列接続されたインダクタの一部と見なすことができ、インダクタを寄生インダクタンスも含めて設定すれば、寄生インダクタンスの影響を低減することができる。
よって、回路サイズの小型化や、高周波数においても寄生成分の影響を低減し、所望の電気特性が得られる効果がある。

本発明の実施の形態１による移相回路を示す回路図である。 移相基準状態であるときの移相回路を示す等価回路図である。 移相遅延状態であるときの移相回路を示す等価回路図である。 本発明の実施の形態２による移相回路を示す回路図である。 本発明の実施の形態３による移相回路を示す回路図である。 本発明の実施の形態３による他の移相回路を示す回路図である。 従来の移相回路を示す回路図である。

実施の形態１．
図１は本発明の実施の形態１による移相回路を示す回路図である。
図１において、電界効果トランジスタ２ａは、一端が入出力端子１ａに接続され、第１のスイッチング素子を構成する。
インダクタ３ａは、一端が電界効果トランジスタ２ａの他端に接続され、他端が入出力端子１ｂに接続される。

なお、電界効果トランジスタは、０Ｖの制御電圧がゲート端子に印加された場合に、オン状態となって等価的に抵抗で表される。
一方、ピンチオフ電圧以下の制御電圧がゲート端子に印加された場合に、オフ状態となって等価的に容量で表される素子である。
以下、オン状態の電界効果トランジスタの抵抗をオン抵抗、オフ状態の電界効果トランジスタの容量をオフ容量と称する。

キャパシタ４ａは、一端が入出力端子１ａに接続される。
キャパシタ４ｂは、一端がキャパシタ４ａの他端に接続され、他端が入出力端子１ｂに接続される。

キャパシタ４ｃは、一端がキャパシタ４ａの他端と接続され、他端がグランドに接地される。
電界効果トランジスタ２ｂは、一端がキャパシタ４ａの他端と接続され、第２のスイッチング素子を構成する。
インダクタ３ｂは、一端が電界効果トランジスタ２ｂの他端に接続され、他端がグランドに接地される。

次に動作について説明する。
図１の移相回路は、電界効果トランジスタ２ａ，２ｂのオン／オフ状態を切替えることで、回路状態を移相基準状態または移相遅延状態に設定することができる。
すなわち、電界効果トランジスタ２ａがオフ状態、電界効果トランジスタ２ｂがオン状態となると、回路状態が移相基準状態となり、電界効果トランジスタ２ａがオン状態、電界効果トランジスタ２ｂがオフ状態となると、回路状態が移相遅延状態となる。

まず、移相基準状態について説明する。
図２は移相基準状態であるときの移相回路を示す等価回路図である。
電界効果トランジスタ２ａがオフ状態、電界効果トランジスタ２ｂがオン状態の場合に、移相回路の等価回路は図２のように表される。
図２では電界効果トランジスタ２ａのオフ容量を２２ａ、電界効果トランジスタ２ｂのオン抵抗を２１ｂとして表している。

図２において、電界効果トランジスタ２ａのオフ容量２２ａとインダクタ３ａを、所要中心周波数にて直列共振するように回路定数を設定することにより、オフ状態の電界効果トランジスタ２ａとインダクタ３ａの直列回路は、所要中心周波数においてスルー回路となる。
よって、電界効果トランジスタ２ａのオフ容量２２ａによる寄生容量は、所要中心周波数において影響を低減することができる。
さらに、電界効果トランジスタ２ａの寄生インダクタンスは、直列接続されたインダクタ３ａの一部と見なすことができ、インダクタ３ａを寄生インダクタンスも含めて設定すれば、寄生インダクタンスの影響を低減することができる。

また、電界効果トランジスタ２ｂのオン抵抗２１ｂが十分に小さいとすると、オン状態の電界効果トランジスタ２ｂはスルー回路と見なすことができる。

以上により、本回路は、キャパシタ４ｃとインダクタ３ｂの並列共振周波数によって、通過中心周波数が設定される帯域通過フィルタとして動作するものと見なすことができる。
なお、帯域通過フィルタは、通過中心周波数においての通過位相は０度となる。

次に、移相遅延状態について説明する。
図３は移相遅延状態であるときの移相回路を示す等価回路図である。
電界効果トランジスタ２ａがオン状態、電界効果トランジスタ２ｂがオフ状態の場合に、移相回路の等価回路は図３のように表される。
図３では電界効果トランジスタ２ａのオン抵抗を２１ａ、電界効果トランジスタ２ｂのオフ容量を２２ｂとして表している。

図３において、電界効果トランジスタ２ａのオン抵抗２１ａが十分に小さいとすると、オン状態の電界効果トランジスタ２ａはスルー回路と見なすことができる。

また、電界効果トランジスタ２ｂのオフ容量２２ｂとインダクタ３ｂを、所要中心周波数にて直列共振するように回路定数を設定することにより、オフ状態の電界効果トランジスタ２ｂとインダクタ３ｂの直列回路は、所要中心周波数においてスルー回路となる。
よって、電界効果トランジスタ２ｂのオフ容量２２ｂによる寄生容量は、所要中心周波数において影響を低減することができる。
さらに、電界効果トランジスタ２ｂの寄生インダクタンスは、直列接続されたインダクタ３ｂの一部と見なすことができ、インダクタ３ｂを寄生インダクタンスも含めて設定すれば、寄生インダクタンスの影響を低減することができる。

以上により、本回路は、インダクタ３ａ、キャパシタ４ａ，４ｂによって、低域通過フィルタとして動作する回路と見なすことができる。
本状態では、低域通過フィルタの定数の設定により、０°〜−９０°の範囲で通過位相を遅らせることが可能となる。

したがって、図１の移相回路は、電界効果トランジスタ２ａ，２ｂのオン／オフ状態を切替えることで、回路状態を移相基準状態または移相遅延状態に切替えることができる。

以上により、本実施の形態１によれば、入出力端子１ａ，１ｂ間に接続された電界効果トランジスタ２ａとインダクタ３ａによる直列回路と、入出力端子１ａ，１ｂ間に接続されたキャパシタ４ａ，４ｂによる直列回路と、キャパシタ４ａ，４ｂ間とグランドとの間に接続されたキャパシタ４ｃと、キャパシタ４ａ，４ｂ間とグランドとの間に接続された電界効果トランジスタ２ｂとインダクタ３ｂによる直列回路とを備えた。
したがって、回路状態を切替えるための電界効果トランジスタを２個しか必要とせず、回路サイズを小型化することができる。
また、電界効果トランジスタは、インダクタと直列回路を構成しているので、電界効果トランジスタをオフとした場合のオフ容量は、インダクタと共に直列共振回路を構成することからスルー回路と見なすことができ、寄生容量の影響を低減することができる。
さらに、電界効果トランジスタの寄生インダクタンスは、直列接続されたインダクタの一部と見なすことができ、インダクタを寄生インダクタンスも含めて設定すれば、寄生インダクタンスの影響を低減することができる。
よって、回路サイズの小型化や、高周波数においても寄生成分の影響を低減し、所望の電気特性が得られる効果がある。

また、本実施の形態１によれば、インダクタ３ａ、キャパシタ４ａ，４ｂの回路定数の設定により、低域通過フィルタによる通過位相を９０度の遅れ移相、４５度の遅れ移相等任意に設定することができる効果がある。

実施の形態２．
図４は本発明の実施の形態２による移相回路を示す回路図である。
図４において、図１と同一符号は同一または相当部分を示すので、説明を省略する。
キャパシタ４ｄは、電界効果トランジスタ２ａと並列に接続される。
キャパシタ４ｅは、電界効果トランジスタ２ｂと並列に接続される。
本実施の形態２は、上記実施の形態１における図１の移相回路と比較して、電界効果トランジスタ２ａと並列にキャパシタ４ｄが接続され、電界効果トランジスタ２ｂと並列にキャパシタ４ｅが接続される点で相違する。

電界効果トランジスタ２ａがオフ状態であるとき、電界効果トランジスタ２ａとキャパシタ４ｄからなる並列回路の容量は、電界効果トランジスタ２ａのオフ容量２２ａとキャパシタ４ｄとの合成容量として表される。
そのため、上記実施の形態１よりも、電界効果トランジスタ２ａのサイズを小さくすることができる。

すなわち、電界効果トランジスタ２ａのオフ容量２２ａとキャパシタ４ｄとの合成容量で表される並列回路の容量が、上記実施の形態１における電界効果トランジスタ２ａのオフ容量２２ａと同値になるように設定することができるため、本実施の形態２における電界効果トランジスタ２ａのサイズを小さくすることができる。
一般に、固定容量のキャパシタのサイズは、同等の容量値を得るためのトランジスタサイズよりも十分に小さいため、同等の容量値を小型な回路サイズで実現することが可能となる。

同様に、電界効果トランジスタ２ｂがオフ状態であるとき、電界効果トランジスタ２ｂとキャパシタ４ｅからなる並列回路の容量は、電界効果トランジスタ２ｂのオフ容量２２ｂとキャパシタ４ｅとの合成容量として表される。
そのため、上記実施の形態１によりも、電界効果トランジスタ２ｂのサイズを小さくすることができる。

すなわち、電界効果トランジスタ２ｂのオフ容量２２ｂとキャパシタ４ｅとの合成容量で表される並列回路の容量が、上記実施の形態１における電界効果トランジスタ２ｂのオフ容量２２ｂと同値になるように設定することができるため、本実施の形態２における電界効果トランジスタ２ｂのサイズを小さくすることができる。

なお、電界効果トランジスタ２ａ，２ｂがオン状態のとき、電界効果トランジスタ２ａ，２ｂのオン抵抗２１ａ，２１ｂが小さいとすると、電界効果トランジスタ２ａとキャパシタ４ｄからなる並列回路および電界効果トランジスタ２ｂとキャパシタ４ｅからなる並列回路は、ほぼスルーの回路と見なすことができる。

以上により、本実施の形態２によれば、電界効果トランジスタ２ａと並列にキャパシタ４ｄを接続し、電界効果トランジスタ２ｂと並列にキャパシタ４ｅを接続するように構成したので、上記実施の形態１と同等の効果を実現しながら、上記実施の形態１よりも、電界効果トランジスタ２ａ，２ｂのサイズを小さくでき、回路サイズを小型化することができる効果がある。

実施の形態３．
図５は本発明の実施の形態３による移相回路を示す回路図である。
図５において、図１と同一符号は同一または相当部分を示すので、説明を省略する。
抵抗５ａは、電界効果トランジスタ２ａと並列に接続される。
抵抗５ｂは、電界効果トランジスタ２ｂと並列に接続される。
本実施の形態３は、上記実施の形態１における図１の移相回路と比較して、電界効果トランジスタ２ａと並列に抵抗５ａが接続され、電界効果トランジスタ２ｂと並列に抵抗５ｂが接続される点で相違する。

電界効果トランジスタ２ａがオフ状態であるとき、電界効果トランジスタ２ａと抵抗５ａからなる並列回路は、抵抗５ａによる損失を持つこととなる。
一方、電界効果トランジスタ２ａがオン状態であるとき、電界効果トランジスタ２ａと抵抗５ａからなる並列回路は、電界効果トランジスタ２ａのオン抵抗２１ａが抵抗５ａの抵抗値よりも十分に小さい場合に、電界効果トランジスタ２ａのオン抵抗２１ａのみの損失を持つこととなる。
すなわち、電界効果トランジスタ２ａと抵抗５ａからなる並列回路は、電界効果トランジスタ２ａがオフ状態にのみ、損失が増大することになる。

同様に、電界効果トランジスタ２ｂがオフ状態であるとき、電界効果トランジスタ２ｂと抵抗５ｂからなる並列回路は、抵抗５ｂによる損失を持つこととなる。
一方、電界効果トランジスタ２ｂがオン状態であるとき、電界効果トランジスタ２ｂと抵抗５ｂからなる並列回路は、電界効果トランジスタ２ｂのオン抵抗２１ｂが抵抗５ｂの抵抗値よりも十分に小さい場合に、電界効果トランジスタ２ｂのオン抵抗２１ｂのみの損失を持つこととなる。
すなわち、電界効果トランジスタ２ｂと抵抗５ｂからなる並列回路は、電界効果トランジスタ２ａがオフ状態にのみ、損失が増大することになる。

以上により、本実施の形態３によれば、電界効果トランジスタ２ａと並列に抵抗５ａを接続し、電界効果トランジスタ２ｂと並列に抵抗５ｂを接続するように構成したので、抵抗５ａ，５ｂにより損失を操作できるため、移相基準および移相遅延状態間の損失差を等しくすることができる効果がある。

また、図６に示すように、上記実施の形態２における図４の移相回路の電界効果トランジスタ２ａと並列に抵抗５ａを接続し、電界効果トランジスタ２ｂと並列に抵抗５ｂを接続するようにしても良く、同様の効果がある。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１ａ，１ｂ 入出力端子、２ａ，２ｂ 電界効果トランジスタ、３ａ，３ｂ インダクタ、４ａ〜４ｅ キャパシタ、５ａ，５ｂ 抵抗、２１ａ，２１ｂ オン抵抗、２２ａ，２２ｂ オフ容量。

Claims (5)

1. 第１の入出力端子と第２の入出力端子との間に第１のスイッチング素子と第１のインダクタとが直列に接続されて構成され、上記第１のスイッチング素子がオフ状態であるときの等価容量と上記第１のインダクタとが所要中心周波数で直列共振するように回路定数が設定された第１の直列回路と、
   上記第１の入出力端子と上記第２の入出力端子との間に第１のキャパシタと第２のキャパシタとが直列に接続されて構成され、上記第１の直列回路に並列に接続された第２の直列回路と、
   一端が上記第１のキャパシタと上記第２のキャパシタとの間に接続され、他端がグランドに接地された第３のキャパシタと、
   一端が上記第１のキャパシタと上記第２のキャパシタとの間に接続された第２のスイッチング素子と、上記第２のスイッチング素子の他端と一端が接続され、他端がグランドに接地された第２のインダクタにより構成され、上記第２のスイッチング素子がオフ状態であるときの等価容量と上記第２のインダクタとが上記所要中心周波数で直列共振するように回路定数が設定された第３の直列回路とを備え、
   上記第１のスイッチング素子がオフ状態および上記第２のスイッチング素子がオン状態である場合、上記第３のキャパシタと上記第２のインダクタとの並列共振周波数によって通過中心周波数が設定される帯域通過フィルタとして動作し、
   上記第１のスイッチング素子がオン状態および上記第２のスイッチング素子がオフ状態である場合には、上記第１のインダクタ、上記第１および上記第２のキャパシタから構成される低域通過フィルタとして動作することを特徴とする移相回路。
2. 上記第１のスイッチング素子がオン状態、上記第２のスイッチング素子がオフ状態であるときに、
   上記第１のインダクタ、上記第１および上記第２のキャパシタから構成されるフィルタによる通過位相が９０度の遅れ移相になるように、上記第１のインダクタ、上記第１および上記第２のキャパシタの回路定数が設定されることを特徴とする請求項１記載の移相回路。
3. 上記第１のスイッチング素子がオン状態、上記第２のスイッチング素子がオフ状態であるときに、
   上記第１のインダクタ、上記第１および上記第２のキャパシタから構成されるフィルタによる通過位相が４５度の遅れ移相になるように、上記第１のインダクタ、上記第１および上記第２のキャパシタの回路定数が設定されることを特徴とする請求項１記載の移相回路。
4. 上記第１のスイッチング素子および上記第２のスイッチング素子のうちの少なくとも一方と並列に接続された第４のキャパシタを備えたことを特徴とする請求項１から請求項３のうちのいずれか１項記載の移相回路。
5. 上記第１のスイッチング素子および上記第２のスイッチング素子のうちの少なくとも一方と並列に接続された抵抗を備えたことを特徴とする請求項１から請求項４のうちのいずれか１項記載の移相回路。

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