JP2015159488A - チューナブルフィルタ - Google Patents
チューナブルフィルタ Download PDFInfo
- Publication number
- JP2015159488A JP2015159488A JP2014034206A JP2014034206A JP2015159488A JP 2015159488 A JP2015159488 A JP 2015159488A JP 2014034206 A JP2014034206 A JP 2014034206A JP 2014034206 A JP2014034206 A JP 2014034206A JP 2015159488 A JP2015159488 A JP 2015159488A
- Authority
- JP
- Japan
- Prior art keywords
- tunable filter
- capacitor
- terminal
- circuit
- inductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Filters And Equalizers (AREA)
Abstract
【課題】チューナブルフィルタにおいて、所望の周波数特性を得られやすくし、かつ、損失を低減する。
【解決手段】チューナブルフィルタ10は、チューナブルフィルタ10の入力端子および出力端子の一方として用いられる第1端子20と、チューナブルフィルタの入力端子および出力端子の他方として用いられる第2端子30と、第1端子20と第2端子30との間に設けられた第1回路100と、第1端子20と第2端子30との間に、第1回路100と並列に設けられた第2回路200とを備える。第1回路100は、直列接続された第1固定容量素子110とインダクタ120とを含む。第2回路200は、第1可変容量素子210を含む。
【選択図】図1
【解決手段】チューナブルフィルタ10は、チューナブルフィルタ10の入力端子および出力端子の一方として用いられる第1端子20と、チューナブルフィルタの入力端子および出力端子の他方として用いられる第2端子30と、第1端子20と第2端子30との間に設けられた第1回路100と、第1端子20と第2端子30との間に、第1回路100と並列に設けられた第2回路200とを備える。第1回路100は、直列接続された第1固定容量素子110とインダクタ120とを含む。第2回路200は、第1可変容量素子210を含む。
【選択図】図1
Description
本発明は、チューナブルフィルタに関する。
従来より、通過帯域の周波数および阻止帯域の周波数を変更可能に構成されたチューナブルフィルタが提案されている。
特開平9−284157号公報は、テレビチューナに用いられる帯域阻止フィルタを開示する。この帯域阻止フィルタは、阻止帯域が可変に構成された、いわゆるチューナブルフィルタである。このチューナブルフィルタは、阻止帯域の可変範囲を広くするために、キャパシタおよびバラクタダイオードの直列回路と、インダクタおよびバラクタダイオードの直列回路とを並列に接続して構成された並列回路を採用する。
特開平9−284157号公報が開示するチューナブルフィルタにおいて、キャパシタおよびバラクタダイオードの直列回路は、容量性回路となり得る。インダクタおよびバラクタダイオードの直列回路は、誘導性回路となり得る。たとえば、容量性回路と誘導性回路との並列接続によって得られる並列共振を利用して、所望の通過阻止特性が実現される。
特開平9−284157号公報が開示するチューナブルフィルタは、誘導性回路および容量性回路のいずれの回路も、バラクタダイオードを含む。
バラクタダイオードのような可変容量素子は、固定の容量を有する固定容量素子よりも損失が大きい。誘導性回路および容量性回路のいずれの回路にも可変容量素子が含まれると、並列回路のQ値は低くなる。並列回路のQ値が低いと、所望の周波数特性、たとえばフィルタの急峻な減衰特性が得られない。
また、誘導性回路および容量性回路のいずれの回路にも可変容量素子が含まれると、チューナブルフィルタを通る信号は必ず誘導性回路または容量性回路の可変容量素子を通るため、通過帯域における損失が大きくなる。
本発明の目的は、チューナブルフィルタにおいて、所望の周波数特性を得られやすくし、かつ、損失を低減することである。
本発明は、ある局面において、チューナブルフィルタであって、チューナブルフィルタの入力端子および出力端子の一方として用いられる第1端子と、チューナブルフィルタの入力端子および出力端子の他方として用いられる第2端子と、第1端子と第2端子との間に設けられた第1回路と、第1端子と第2端子との間に、第1回路と並列に設けられた第2回路とを備える。第1回路は、直列接続された第1固定容量素子とインダクタとを含む。第2回路は、第1可変容量素子を含む。
上記構成のチューナブルフィルタは、第1回路および第2回路で構成される並列回路を備える。第1回路は、インダクタを含むため、誘導性回路となり得る。第2回路は、第1固定容量を含むため、容量性回路となり得る。このチューナブルフィルタでは、主に、第1回路に含まれるインダクタと、第2回路に含まれる第1可変容量素子との共振(並列共振)によって、阻止帯域が実現される。また、このチューナブルフィルタでは、主に、第1回路に含まれる第1固定容量素子とインダクタとによって、通過帯域が実現される。
上記構成のチューナブルフィルタによれば、並列回路を構成する第1回路および第2回路の2つの回路のうち、一方の回路は可変容量素子を含まない。そのため、2つの回路のいずれにも可変容量素子が含まれる場合と比較して、並列回路のQ値は高くなる。並列回路のQ値が高いと、阻止帯域において良好な減衰量が得られる。また、たとえば阻止帯域は狭くなる。阻止帯域が狭くなると、所望の周波数特性、たとえば急峻な減衰特性が得られやすい。
また、通過帯域において、チューナブルフィルタを通過する信号は、主に、第1回路に含まれる第1固定容量素子とインダクタとを通る。すなわち、信号は、可変容量素子ではなく、主に、固定容量素子を通る。したがって、通過帯域における損失は小さくなる。
本発明によれば、チューナブルフィルタにおいて、所望の周波数特性を得られやすくし、かつ、損失を低減することが可能になる。
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
[実施の形態1]
図1は、実施の形態1に係るチューナブルフィルタの構成を説明するための図である。
図1は、実施の形態1に係るチューナブルフィルタの構成を説明するための図である。
図1を参照して、チューナブルフィルタ10は、端子20と、端子30と、第1回路100と、第2回路200とを含む。
端子20は、チューナブルフィルタ10の入力端子および出力端子の一方として用いられる(第1端子)。端子30は、チューナブルフィルタ10の入力端子および出力端子の他方として用いられる(第2端子)。端子20がチューナブルフィルタ10の入力端子として用いられる場合、端子30はチューナブルフィルタ10の出力端子として用いられる。逆に、端子20がチューナブルフィルタ10の出力端子として用いられる場合、端子30はチューナブルフィルタ10の入力端子として用いられる。
第1回路100は、端子20と端子30との間に設けられる。
第2回路200は、端子20と端子30との間に設けられる。第2回路200は、第1回路と並列に設けられる。すなわち、第1回路100および第2回路200は、並列回路を構成する。
第2回路200は、端子20と端子30との間に設けられる。第2回路200は、第1回路と並列に設けられる。すなわち、第1回路100および第2回路200は、並列回路を構成する。
第1回路100は、直列接続された、キャパシタ110と、インダクタ120とを含む。キャパシタ110は、固定容量素子である(第1固定容量素子)。インダクタ120が含まれるため、第1回路100は、周波数によっては誘導性回路となり得る。
第2回路200は、キャパシタ210を含む。キャパシタ210は、可変容量素子である(第1可変容量素子)。キャパシタ210が含まれるため、第2回路200は、容量性回路となり得る。キャパシタ210のような可変容量素子には、バラクタダイオードなどを含む種々の公知の可変容量素子を用いることができる。また、キャパシタ210のような可変容量素子には、後に図49を参照して説明する可変容量素子800の構成が採用されてもよい。キャパシタ210以外の可変容量素子についても同様である。
チューナブルフィルタ10では、主に、インダクタ120と、キャパシタ210とによって、阻止帯域が実現される。阻止帯域は、たとえば、インダクタ120とキャパシタ210との共振(並列共振)を利用して実現される。
チューナブルフィルタ10では、主に、キャパシタ110と、インダクタ120とによって、通過帯域が実現される。通過帯域は、たとえば、キャパシタ110と、インダクタ120との共振(直列共振)を利用して実現される。
キャパシタ210の容量が変更されることで、たとえば、チューナブルフィルタ10の阻止帯域が調節される。すなわち、キャパシタ210の容量が変更されることで、チューナブルフィルタ10の周波数特性は調節可能となる。
図1に示す構成のチューナブルフィルタ10では、第1回路100は可変容量素子を含まない。そのため、第1回路100が可変容量素子を含む場合と比較して、第1回路100および第2回路200で構成される並列回路のQ値は高くなる。並列回路のQ値が高いと、たとえばチューナブルフィルタ10の阻止帯域の帯域幅は狭くなる。これにより、たとえば比較的狭い帯域のみを減衰させるような急峻な減衰特性が得られる。したがって、所望の周波数特性が得られやすくなる。
また、通過帯域において、チューナブルフィルタ10を通過する信号(たとえば高周波信号)は、可変容量素子であるキャパシタ210ではなく、主に、固定容量素子であるキャパシタ110を通る。一般に、キャパシタ110のような固定容量素子の損失は、キャパシタ210のような可変容量素子よりも損失が小さい。そのため、チューナブルフィルタ10を通過する信号は、比較的損失が小さくなる。
実施の形態1によれば、チューナブルフィルタにおいて、所望の周波数特性を得られやすくし、かつ、損失を低減することが可能になる。
図2は、図1に示すチューナブルフィルタ10の通過特性を説明するための図である。図2の横軸は周波数(GHz)を示し、縦軸は損失を表すS21(dB)を示す。図2において、「ft」は、チューナブルフィルタ10が通過させようとする周波数を示す。「fr」は、チューナブルフィルタ10が阻止(減衰)しようとする周波数を示す。S21は、0に近いほど良好な通過特性を示す。S21は、マイナスに大きくなるほど良好な減衰特性(阻止特性)を示す。所望の「ft」および「fr」を実現するために、チューナブルフィルタ10の各素子の値は適宜設定される。
図2に示すように、周波数ftおよびその付近の周波数(以下、「通過帯域」と称する場合もある)において、良好な通過特性が実現される。また、周波数frおよびその付近の周波数(以下、「阻止帯域」と称する場合もある)において、良好な減衰特性が実現される。これについては、後に図5に示す比較例を参照しても説明される。
先に図1を参照して説明したように、チューナブルフィルタ10では、キャパシタ210の容量が変更されることで、たとえば、阻止帯域が調節される。
図3は、図1に示すチューナブルフィルタ10において、キャパシタ210の容量が変更されることで、図2とは異なる阻止帯域が実現されることを説明するための図である。図3に示す周波数frの値と、図2に示す周波数frの値とは異なっているが、同一符号「fr」を付して図示する。以降の図においても、「fr」および「ft」で図示される符号は、同じ周波数を示す場合もあるし、異なる周波数を示す場合もある。
図3に示すように、周波数ftおよびその付近の周波数において、良好な通過特性が実現される。また、周波数frおよびその付近の周波数において、良好な減衰特性が実現される。これについては、後に図6に示す比較例を参照しても説明される。
[比較例]
図4は、比較例であるチューナブルフィルタ10´の構成を説明するための図である。
図4は、比較例であるチューナブルフィルタ10´の構成を説明するための図である。
図4を参照して、チューナブルフィルタ10´は、端子20と、端子30と、第1回路100´と、第2回路200´とを備える。端子20と、端子30とは、先に図1を参照して説明したので、ここでは説明を繰り返さない。
第1回路100´は、直列接続された、キャパシタ210と、インダクタ120とを含む。
第2回路200´は、直列接続された、キャパシタ210と、キャパシタ211とを含む。キャパシタ210は、可変容量素子である。キャパシタ211は、固定容量素子である。
比較例であるチューナブルフィルタ10´は、並列回路を構成する第1回路100´および第2回路200´のいずれの回路もキャパシタ210、すなわち可変容量素子を含む。そのため、図4に示すチューナブルフィルタ10´では、図1に示すチューナブルフィルタ10と比較して、並列回路のQ値が低くなる。並列回路のQ値が低いと、所望の周波数特性、たとえばフィルタの急峻な減衰特性が得られない。
また、通過帯域において、チューナブルフィルタ10´を通過する信号は、必ず可変容量素子であるキャパシタ210を通る。したがって、通過帯域における損失は大きい。
図5は、図4に示すチューナブルフィルタ10´の通過特性を説明するための図である。図5の「ft」および「fr」は、図2の「ft」および「fr」と同じである。チューナブルフィルタ10´の各素子の値は適宜設定される。
図5と図2とを比較して、通過帯域(周波数ftおよびその付近の周波数)において、図5では、図2よりも減衰量(すなわち挿入損失)が大きい。また、阻止帯域(周波数frおよびその付近の周波数)において、図5は、図2と比較して、急峻な減衰特性を欠く。
図6は、図4に示すチューナブルフィルタ10´において、キャパシタ210の容量が変更されることで、図5とは異なる阻止帯域が得られることを説明するための図である。図6の「ft」および「fr」は、図3の「ft」および「fr」と同じである。チューナブルフィルタ10´の各素子の値は適宜設定される。
図6と図3とを比較して、通過帯域において、図6では、図3よりも損失が大きい。また、阻止帯域において、図5では、図2と比較して、急峻な減衰特性を欠く。
以上、図4から図6に示す変形例を参照しても説明したように、実施の形態1に係るチューナブルフィルタ(たとえば図1のチューナブルフィルタ10)では、良好な通過特性および減衰特性が実現される。
[変形例1]
図7は、図1に示すチューナブルフィルタ10の変形例を説明するための図である。
図7は、図1に示すチューナブルフィルタ10の変形例を説明するための図である。
図7を参照して、チューナブルフィルタ10Aは、端子20と、端子30と、第1回路100Aと、第2回路200Aとを含む。端子20と、端子30とは、先に図1を参照して説明したので、ここでは説明を繰り返さない。
第1回路100Aは、直列接続された、キャパシタ110と、インダクタ121とを含む。
インダクタ121は、伝送線路を含んで構成され得る。伝送線路は、たとえば配線パターンによって形成される。配線パターンは、たとえば、チューナブルフィルタ10Aが設けられる基板に設けられる。伝送線路は、チューナブルフィルタ10Aを通る信号(たとえば高周波信号)の周波数に応じたインダクタンスを有する。
第2回路200Aは、キャパシタ210と、キャパシタ220とを含む。キャパシタ220は、可変容量素子である(第2可変容量素子)。キャパシタ220と、キャパシタ210とは、直列接続される。キャパシタ210と、キャパシタ220とは、可変容量が同じに設計されてもよいし、異なって設計されてもよい。キャパシタ210およびキャパシタ220以外の可変容量素子についても同様である。
チューナブルフィルタ10Aでは、主に、インダクタ121と、キャパシタ210およびキャパシタ220とによって、阻止帯域が実現される。阻止帯域は、インダクタ121と、キャパシタ210およびキャパシタ220(の合成容量を有するキャパシタ)との共振(並列共振)を利用して実現される。キャパシタ210およびキャパシタ220の合成容量が変化することにより、たとえば、チューナブルフィルタ10Aの阻止帯域が調節される。キャパシタ210およびキャパシタ220は直列接続されているため、合成容量は、キャパシタ210およびキャパシタ220の各々の容量よりも小さくなる。そのため、たとえば、可変容量素子であるキャパシタ210の容量を変化させた場合、キャパシタ210の容量の変化量よりも、合成容量の変化量は小さくなる。これにより、キャパシタ210およびキャパシタ220の合成容量を細かく変化させることができる。その結果、チューナブルフィルタ10Aの周波数特性も細かく調節される。キャパシタ210の容量ではなくキャパシタ220の容量を変化させる場合も、同様である。
[変形例2]
図8は、図1に示すチューナブルフィルタ10の別の変形例を説明するための図である。
図8は、図1に示すチューナブルフィルタ10の別の変形例を説明するための図である。
図8を参照して、チューナブルフィルタ10Bは、端子20と、端子30と、第1回路100Aと、第2回路200Bとを含む。端子20と、端子30と、第1回路100Aとは、先に図1および図7を参照して説明したので、ここでは説明を繰り返さない。
第2回路200Bは、キャパシタ230と、キャパシタ210と、キャパシタ220と、スイッチ221と、スイッチ222とを含む。
キャパシタ230は、第2の固定容量素子である。キャパシタ230は、キャパシタ210と、キャパシタ220とに直列接続される。
スイッチ221は、キャパシタ220をバイパス可能なようにキャパシタ220に接続される(第1スイッチ)。スイッチ221は、たとえばFET(Field Effect Transistor)を含んで構成される。
スイッチ222は、スイッチ221と並列に設けられる(第2スイッチ)。スイッチ222は、キャパシタ220がバイパス可能なようにキャパシタ220に接続される。スイッチ222も、スイッチ221と同様に、たとえばFETを含んで構成される。
チューナブルフィルタ10Bでは、主に、インダクタ121と、キャパシタ230と、キャパシタ210と、220とによって、阻止帯域が実現される。キャパシタ210、キャパシタ220およびキャパシタ230の合成容量が変化することにより、たとえば、チューナブルフィルタ10Bの阻止帯域が調節される。キャパシタ210およびキャパシタ220の2つもの可変容量素子が含まれることで、チューナブルフィルタ10Bでは、キャパシタ210、キャパシタ220およびキャパシタ230の合成容量の可変範囲は大きくなる。
キャパシタ220は、スイッチ221によってバイパスされる。具体的に、スイッチ221が導通状態(ON)のとき、キャパシタ220は、スイッチ221を介して、バイパスされる。スイッチ222についても同様である。
スイッチ221およびスイッチ222が同時にONとされると、スイッチ221およびスイッチ222によって、キャパシタ220をバイパスするバイパス経路が構成される。スイッチ221およびスイッチ222の両方によってキャパシタ220のバイパス経路が構成されることにより、スイッチ221およびスイッチ222のうちいずれか1つのスイッチによってのみキャパシタ220のバイパス経路が構成されるよりも、バイパス経路の損失が低減される。
固定容量素子であるキャパシタ230は、可変容量素子であるキャパシタ210よりも端子20側に配置される。これにより、たとえば、端子20からチューナブルフィルタ10Bを見込んだインピーダンスに対する、可変容量素子であるキャパシタ210の影響(浮遊容量によるインピーダンス変化など)が低減される。その結果、たとえば、端子20に接続される他の回路との間の整合が容易になる。
なお、固定容量であるキャパシタ230を、キャパシタ220よりも端子30側に配置してもよい。その場合、たとえば、端子30からチューナブルフィルタを見込んだインピーダンスに対する、可変容量素子であるキャパシタ220の影響(浮遊容量によるインピーダンス変化など)が低減される。その結果、たとえば、端子30に接続される他の回路との間の整合が容易になる。
[変形例3]
図9は、図1に示すチューナブルフィルタ10の別の変形例を説明するための図である。
図9は、図1に示すチューナブルフィルタ10の別の変形例を説明するための図である。
図9を参照して、チューナブルフィルタ10Cは、端子20と、端子30と、第1回路100Aと、第2回路200Bと、キャパシタ40と、キャパシタ50とを含む。端子20と、端子30と、第1回路100Aと、第2回路200Bとは、先に図1、図7および図8を参照して説明したので、ここでは説明を繰り返さない。
キャパシタ40の一方端は、端子20に接続される(第3固定容量素子)。キャパシタ40の他方端は、第1回路100Aおよび第2回路200Bに接続される。キャパシタ50の一方端は、端子30に接続される(第4固定容量素子)。キャパシタ50の他方端は、第1回路100Aおよび第2回路200Bに接続される。
キャパシタ40は、端子20からチューナブルフィルタ10Cを見込んだインピーダンスを変化させ得る。キャパシタ40によって、たとえば阻止帯域において、端子20からチューナブルフィルタ10Cを見込んだインピーダンスは、スミスチャート上においてオープンに近づく。また、たとえば通過帯域において、端子20からチューナブルフィルタ10Cを見込んだインピーダンスは、スミスチャート上において規格化インピーダンス(50Ω)に近づく。これについては、のちに図16を参照して説明される。
なお、特に明記しない場合、本発明の実施の形態では、規格化インピーダンスは50Ωとする。以後の説明も同様に、50Ωは、規格化インピーダンスを意味する。
キャパシタ50は、端子30からチューナブルフィルタ10Cを見込んだインピーダンスを変化させ得る。キャパシタ50によって、たとえば阻止帯域において、端子30からチューナブルフィルタ10Cを見込んだインピーダンスは、スミスチャート上においてオープンに近づく。また、たとえば通過帯域において、端子30からチューナブルフィルタ10Cを見込んだインピーダンスは、スミスチャート上において50Ωに近づく。
図9に示すチューナブルフィルタ10Cの特性について、図10〜図15を参照して説明する。
図10および図11は、図9に示すチューナブルフィルタ10Cにおいて、阻止帯域を通過帯域よりも充分高い周波数に設定した場合の、チューナブルフィルタ10Cの特性を説明するための図である。図10に示す周波数特性を得るように、チューナブルフィルタ10Cに含まれる各素子の値は適切に設定される。
図10は、端子20と端子30との間の通過特性(S21)を示すグラフである。図10に示すように、通過地域(周波数ftおよびその付近の周波数)において良好な通過特性が実現される。阻止帯域(周波数frおよびその付近の周波数)において、良好な減衰特性が実現される。
図11は、端子30を50Ωで終端した場合の、端子20からチューナブルフィルタ10Cを見込んだインピーダンス(S11)を示すスミスチャートである。インピーダンスがスミスチャートの中央(すなわち50Ω)に近いほど、反射係数は小さい。そのようなインピーダンスは、良好な通過特性を示す。インピーダンスがスミスチャートの外周に近いほど反射係数が大きい。そのようなインピーダンスは、良好な阻止特性を示す。図11に示すように、通過帯域(周波数ftおよびその付近の周波数)において50Ωに近い(反射係数の小さな)良好なインピーダンスが実現される。また、阻止帯域(周波数frおよびその付近の周波数)において、反射係数の大きな良好なインピーダンスが実現される。
図12および図13は、図9に示すチューナブルフィルタにおいて、阻止帯域を通過帯域よりもやや高い周波数に設定した場合の、チューナブルフィルタ10Cの特性を説明するための図である。図12に示す周波数特性を得るように、チューナブルフィルタ10Cに含まれる各素子の値は適切に設定される。
図12は、端子20と端子30との間の通過特性(S21)を示すグラフである。図12に示すように、通過帯域において、良好な通過特性が実現される。阻止帯域において、良好な減衰特性が実現される。
図13は、端子30を50Ωで終端した場合の、端子20からチューナブルフィルタ10Cを見込んだインピーダンス(S11)を示すスミスチャートである。図13に示すように、通過帯域において50Ωに近い良好なインピーダンスが実現される。阻止帯域において、反射係数の大きな良好なインピーダンスが実現される。
図14および図15は、図9に示すチューナブルフィルタ10Cにおいて、阻止帯域を通過帯域よりもわずかに高い周波数に設定した場合の、チューナブルフィルタ10Cの特性を説明するための図である。チューナブルフィルタ10Cに含まれる各素子の値は、図14に示す周波数特性を得るように適切に設定される。
図14は、端子20と端子30との間の通過特性(S21)を示すグラフである。図14に示すように、通過帯域において、図10および図12に示すほど小さい損失ではないが、良好な通過特性が実現される。阻止帯域において、良好な減衰特性が実現される。
図15は、端子30を50Ωで終端した場合の、端子20からチューナブルフィルタ10Cを見込んだインピーダンス(S11)である。図15に示すように、通過帯域において、図10および図12に示すほど50Ωに近くはないが、反射係数の小さな良好なインピーダンスが実現される。阻止帯域において、反射係数の大きな良好なインピーダンスが実現される。
図16は、図9に示すキャパシタ40の効果を説明するための図である。図16は、端子30を50Ωで終端した場合の、端子20からチューナブルフィルタ10Cを見込んだインピーダンスを示すスミスチャートである。図16のスミスチャート上に示される「ft」および「fr」は、図9に示すチューナブルフィルタ10Cがキャパシタ40を有さない場合のインピーダンス値を示す。チューナブルフィルタ10Cがキャパシタ40を有さない場合とは、たとえば、図9において、キャパシタ40の両端がショートされた状態である。あるいは、キャパシタ40の容量値が充分に大きく、チューナブルフィルタ10Cを通る信号の周波数において、キャパシタ40のインピーダンスがほとんどゼロとみなせる状態である。
チューナブルフィルタ10Cがキャパシタ40を有さない場合、たとえば図16に示すように、「ft」は、50Ωから少し時計回りに移動した位置にある。また、「fr」は、オープンから少し時計回りに移動した位置にある。
キャパシタ40の影響によって、「ft」および「fr」は、図16に示す矢印の方向に移動する。すなわち、「ft」は、反時計回りに移動して50Ωに近づく。また、「fr」は、反時計回りに移動してオープンに近づく。キャパシタ40の容量が小さいほど、キャパシタ40の影響は大きくなり、「ft」および「fr」の移動量は大きくなる。キャパシタ40の容量値を選択することにより、「ft」および「fr」のインピーダンスを調節することができる。たとえば、「ft」を50Ωに近づけるとともに「fr」をオープンに近づけるようなキャパシタ40の容量値を選択することが好ましい。
図16を参照して、図9に示すキャパシタ40の影響について説明したが、このことは、図9に示すキャパシタ50についても同様に説明される。
[多層基板]
実施の形態1に係るチューナブルフィルタは、たとえば基板を利用して構成される。基板は、たとえば多層基板とすることができる。これについて、次に、図17から図32を参照して説明する。
実施の形態1に係るチューナブルフィルタは、たとえば基板を利用して構成される。基板は、たとえば多層基板とすることができる。これについて、次に、図17から図32を参照して説明する。
図17は、多層基板に設けられる、図9に示すチューナブルフィルタ10Cを説明するための図である。図17に示すように、チューナブルフィルタ10Cでは、たとえば端子20およびキャパシタ40は、多層基板11の外部に設けられる。すなわち、チューナブルフィルタ10Cに含まれる素子のうち端子20およびキャパシタ40以外の素子は、多層基板11に設けられる。
図17において、キャパシタ40が接続される多層基板11の端子を、端子20´として図示する。
キャパシタ230は、電極230−Lと、電極230−Rとを含んで構成される。キャパシタ50は、電極50−Lと、電極50−Rとを含んで構成される。電極230−L、電極230−R、電極50−Lおよび50−Rは、後に説明するように、多層基板11の内層に形成される。インダクタ121も、後に説明するように、多層基板11の内層に形成される。
多層基板11の材料はとくに限定されないが、たとえば、セラミックまたは樹脂などの誘電体(絶縁体)が挙げられる。適切な材料の選択により、多層基板11において、たとえば所望の誘電率が得られる。
図18から図32は、多層基板11の各層の配線パターン(レイアウト)をそれぞれ示す。多層基板11は15層基板である。
多層基板11は層L1(図18)から層L15(図32)まで、この順に積層されて成る。層L1から層L15は、多層基板11の厚み方向に沿って積層される。なお、図32に示す配線パターンは、層L15の面のうち、積層されたときに層L14側とは反対側の面における配線パターンを示す。つまり、図32に示す層L15は、表裏反転した状態で積層される。
層L1は、チューナブルフィルタ10Cに含まれる素子のうち、ディスクリート部品、たとえばコンデンサおよびスイッチなどが実装される実装面である。層L15(図32)は、チューナブルフィルタ10Cの外部(たとえば多層基板11が実装される他の基板)にアクセスするための端子を含む端子面である。
層L2(図19)から層L14(図31)は、多層基板11の内層である。なお、図18から図32において白丸「○」で示される部分は、ビアホール(ビア)を示す。ビアは、多層基板11の各層を電気的に接続する。
図18を参照して、層L1には、キャパシタ110と、キャパシタ210と、キャパシタ220と、スイッチ221と、222とが、ディスクリート部品として設けられる。
図19を参照して、層L2には、層L1に実装される各ディスクリート部品の配置に応じて必要な配線パターンが形成される。
層L3から層L5には、キャパシタ50と、キャパシタ230とが設けられる。具体的に、図20を参照して、層L3には、電極50−Rと、電極230−Lとが形成される。図21を参照して、層L4には、電極50−Lと、電極230−Rとが形成される。図22を参照して、層L5には、電極50−Rと、電極230−Lとが形成される。
図20から図23に示すように、電極50−Lと、電極50−Rとは、多層基板11の異なる層に形成されて対向する。これにより、電極50−Lと、電極50−Rとの間に容量が発生する。同様に、電極230−Lと、電極230−Rとは、多層基板11の異なる層に形成されて対向する。これにより、電極230−Lと、電230−Rとの間に容量が発生する。すなわち、キャパシタ50およびキャパシタ230は、多層基板11の異なる層に形成されて対向する配線パターンを有する。
層L6から層L8および層L10から層L12には、インダクタ121が設けられる。具体的に、図23を参照して、層L6には、インダクタ121の一部(121−1)が、配線パターンを用いて形成される。図24を参照して、層L7には、インダクタ121の一部(121−2)が、配線パターンを用いて形成される。図25を参照して、層L8には、インダクタ121の一部(121−3)が、配線パターンを用いて形成される。図27を参照して、層L10には、インダクタ121の一部(121−4)が、配線パターンを用いて形成される。図28を参照して、層L11には、インダクタ121の一部(121−5)が、配線パターンを用いて形成される。図29を参照して、層L12には、インダクタ121の一部(121−6)が、配線パターンを用いて形成される。すなわち、インダクタ121は、多層基板11の内層に設けられる配線パターンを有することによって実現される。なお、各層の配線パターンを接続するビアも、インダクタ121の一部を構成し得る。
なお、図26に示すように、層L9には、インダクタ121の一部としての配線パターンは形成されない。これにより、たとえば、層L8(図25)に形成された配線パターン(121−3)と、層L10(図27)に形成された配線パターン(121−4)との間のギャップが広く保たれ、インダクタ121の寄生容量が低減される。
図30を参照して、層L13には、配線パターンはほとんど形成されない。層L13は、たとえば、層間のアイソレーションを確保するために利用される。層L13は、予備の層として利用されてもよい。たとえば、インダクタ121のインダクタンスを増加させたい場合などには、層L13にも、インダクタ121の一部が配線パターンとして形成され得る。
図31を参照して、層L14には、層15の端子の配置に応じて必要な配線パターンが形成される。
図32を参照して、層L15には、端子20´と、端子30とが設けられる。
なお、端子20´および端子30以外にも、層L15には、チューナブルフィルタ10Cの外部とアクセスするための種々の端子が設けられる。たとえば、端子「data」および端子「clock」は、チューナブルフィルタ10Cが外部とデータ通信を行なうために用いられる。データ通信は、たとえば、チューナブルフィルタ10Cの周波数特性を調節(制御)するために用いられる。具体的に、データ通信によって、可変容量素子であるキャパシタ210およびキャパシタ220(図18)の容量が制御される。端子「Vdd」、端子「VIO」、端子「EN」および端子「DGND」は、可変容量素子であるキャパシタ210およびキャパシタ220(図18)に電圧を供給するために用いられる。端子「GND」は、チューナブルフィルタ10Cに基準電位(GND:グラウンド)を供給するために用いられる。端子「Vc1」、端子「Vc2」、端子「SW Vdd」および端子「SW GND」はスイッチ221およびスイッチ222(図18)に電圧を供給するために用いられる。
なお、端子20´および端子30以外にも、層L15には、チューナブルフィルタ10Cの外部とアクセスするための種々の端子が設けられる。たとえば、端子「data」および端子「clock」は、チューナブルフィルタ10Cが外部とデータ通信を行なうために用いられる。データ通信は、たとえば、チューナブルフィルタ10Cの周波数特性を調節(制御)するために用いられる。具体的に、データ通信によって、可変容量素子であるキャパシタ210およびキャパシタ220(図18)の容量が制御される。端子「Vdd」、端子「VIO」、端子「EN」および端子「DGND」は、可変容量素子であるキャパシタ210およびキャパシタ220(図18)に電圧を供給するために用いられる。端子「GND」は、チューナブルフィルタ10Cに基準電位(GND:グラウンド)を供給するために用いられる。端子「Vc1」、端子「Vc2」、端子「SW Vdd」および端子「SW GND」はスイッチ221およびスイッチ222(図18)に電圧を供給するために用いられる。
以上、図17から図32を参照して説明したように、チューナブルフィルタ10Cは、多層基板11を利用して構成される。また、多層基板11の内層、たとえば層L3(図20)から層L12(図30)を利用して、キャパシタ50、キャパシタ230およびインダクタ121が形成される。
図20から図30に示すように、キャパシタ50を構成する電極50−Rおよび電極50−Lと、インダクタ121を構成する配線パターン(121−1から121−6)とは、多層基板11の厚み方向に沿って互いに重ならないように形成される。同様に、キャパシタ230を構成する電極230−Lおよび電極230−Rと、インダクタ121を構成する配線パターン(121−1から121−6)とは、多層基板11の厚み方向に沿って互いに重ならないように形成される。すなわち、キャパシタ50およびキャパシタ230と、インダクタ121とは、多層基板11の厚み方向に沿って互いに重ならないように配置される。
これにより、たとえば、キャパシタ50およびキャパシタ230と、インダクタ121との間の不所望な結合などが抑止される。
図20から図30に示すように、層L6から層L8および層L10からL層12には、インダクタ121を構成する配線パターン(121−1から121−6)が配置される。説明の便宜上、インダクタ121を構成する配線パターンが配置されたそれらの各層を「第1の層」と称する。また、層L3から層L5には、キャパシタ50を構成する電極50−L,50−Rおよびキャパシタ230を構成する電極230−L,230−Rが配置される。説明の便宜上、キャパシタ50およびキャパシタ230を構成する電極が配置されたそれらの各層を「第2の層」と称する。
第1の層は、端子面である層L15より離れた位置にある。第2の層は、第1の層よりも端子面である層L15に対して離れた位置にある。すなわち、キャパシタ50およびキャパシタ230は、多層基板11の厚み方向において、インダクタ121よりも、端子面である層L15から離れた層に配置される。
これにより、たとえば、多層基板11が端子面である層L15を介して他の基板に実装された場合、キャパシタ50およびキャパシタ230と、他の基板との間のギャップが広くされる。その結果、キャパシタ50およびキャパシタ230と、他の基板との間の不所望な結合などが抑止される。
また、図23から図29に示すように、インダクタ121を構成する配線パターンは、層によって線幅が異なるように設計されてもよい。
具体的に、図23に示される層L6の配線パターン(121−1)、図25に示される層L8の配線パターン(121−3)、および図28に示される層L11の配線パターン(121−5)は、図24に示される層L7の配線パターン(121−2)、図27に示される層L10の配線パターン(121−4)および図29に示される層L12の配線パターン(121−6)よりも太い。
多層基板11において、各層の配線パターンの印刷ズレ、および、各層間の積層ズレなどによって隣接する層の配線パターンの重なり方などが変化すると、配線パターンで形成された要素、たとえばインダクタ121の特性は変動する。たとえば上述のように、インダクタ121を構成する配線パターンの線幅を層ごとに変えることで、印刷ズレおよび積層ズレによるインダクタ121の特性の変動(ばらつき)を抑えることができる。また、インダクタ121を構成する配線パターンの線幅を変えることにより、たとえば、インダクタ121のインダクタンスが調節される。
なお、図17から図32では、チューナブルフィルタ10Cを多層基板11を用いて構成されることを説明したが、図1に示すチューナブルフィルタ10、図7に示すチューナブルフィルタ10A、および図8に示すチューナブルフィルタ10Bについても、多層基板11を用いて実現できる。その場合、図17から図32に示す多層基板11の配線パターンは、適宜変更される。
[変形例4]
図33は、図1に示すチューナブルフィルタ10の別の変形例を説明するための図である。
図33は、図1に示すチューナブルフィルタ10の別の変形例を説明するための図である。
図33に示すチューナブルフィルタ10Dは、図7に示すチューナブルフィルタ10Aと比較して、キャパシタ212をさらに含む。キャパシタ212は、固定容量素子である。キャパシタ212は、キャパシタ210に並列に接続される。なお、図33に示すインダクタ121Aは、図7に示すインダクタ121に対応する。図33に示すインダクタ121Aは、図7に示すインダクタ121と、同じ電気特性であってもよいし、異なる電気特性であってもよい。
チューナブルフィルタ10Dでは、キャパシタ212がキャパシタ210に並列接続されることで、キャパシタ210およびキャパシタ212の合成容量の調節可能な範囲を変えることができる。その結果、チューナブルフィルタ10Dの周波数特性を調節可能な範囲を変えることができる。
キャパシタ110は、電極110−Lと、電極110−Rとを含んで構成される。キャパシタ212は、電極212−Lと、電極212−Rとを含んで構成される。
[多層基板]
図33に示すチューナブルフィルタ10Dは、多層基板11Aを用いて構成され得る。これについて、次に、図34から図48を参照して説明する。
図33に示すチューナブルフィルタ10Dは、多層基板11Aを用いて構成され得る。これについて、次に、図34から図48を参照して説明する。
多層基板11Aも、先に図17から図32を参照して説明した多層基板11と同様、15層基板である。
図34を参照して、層L1には、キャパシタ210と、キャパシタ220とが、ディスクリート部品として設けられる。
層L2には、層L1に実装される各ディスクリート部品の配置に応じて必要な配線パターンが形成される。
層L3および層L4には、キャパシタ110と、キャパシタ212とが設けられる。具体的に、図36を参照して、層L3には、電極110−Lと、電極212−Rとが形成される。図37を参照して、層L4には、電極110−Rと、電極212−Lとが形成される。
図36および図37に示すように、電極110−Lと、電極110−Rとは、多層基板11Aの異なる層に形成されて対向する。これにより、電極110−Lと、電極110−Rとの間に容量が発生する。同様に、電極212−Lと、電極212−Rとは、多層基板11Aの異なる層に形成されて対向する。これにより、電極212−Lと、電極212−Rとの間に容量が発生する。すなわち、キャパシタ110と、キャパシタ212とは、多層基板11Aの異なる層に形成されて対向する配線パターンを有する。
図38を参照して、層L5には、配線パターンは形成されない。これにより、たとえば、層L2から層L4に設けられたキャパシタ110およびキャパシタ212と、次に説明する層L6から層L12に設けられたインダクタ121Aとの間の不所望な結合が抑止される。
層L6から層L12には、インダクタ121Aが設けられる。具体的に、図39を参照して、層L6には、インダクタ121Aの一部(121A−1)が、配線パターンを用いて形成される。図40を参照して、層L7には、インダクタ121Aの一部(121A−2)が、配線パターンを用いて形成される。図41を参照して、層L8には、インダクタ121Aの一部(121A−3)が、配線パターンを用いて形成される。図42を参照して、層L9には、インダクタ121Aの一部(121A−4)が、配線パターンを用いて形成される。図43を参照して、層L10には、インダクタ121Aの一部(121A−5)が、配線パターンを用いて形成される。図44を参照して、層L11には、インダクタ121Aの一部(121A−6)が、配線パターンを用いて形成される。図45を参照して、層L12には、インダクタ121Aの一部(121A−7)が、配線パターンを用いて形成される。すなわち、インダクタ121Aは、多層基板11Aの内層に設けられる配線パターンを有することによって実現される。なお、各層の配線パターンを接続するビアも、インダクタ121Aの一部を構成し得る。
図46を参照して、層L13には、配線パターンはほとんど形成されない。層L13は、たとえば、層間のアイソレーションを確保するために利用される。層L13は、予備の層として利用されてもよい。たとえば、インダクタ121Aのインダクタンスを増加させた場合などには、層L13にも、インダクタ121Aの一部が破線パターンとして形成され得る。
図47を参照して、層L14には、層15の端子配置に応じて必要な配線パターン(GND)が形成される。
図48を参照して、層L15には、端子20と、端子30とが設けられる。
端子20および端子30以外にも、層L15には、種々の端子が設けられる。それらの端子については、先に図32を参照して説明したので、ここでは説明を繰り返さない。
端子20および端子30以外にも、層L15には、種々の端子が設けられる。それらの端子については、先に図32を参照して説明したので、ここでは説明を繰り返さない。
以上、図33から図48を参照して説明したように、チューナブルフィルタ10Dは、多層基板11Aを用いて実現される。また、多層基板11Aの内層、たとえば層L3(図36)から層L12(図45)を利用して、キャパシタ110、キャパシタ212およびインダクタ121Aが形成される。
また、図36から図45に示すように、キャパシタ110を構成する電極110−Lおよび電極110−Rと、インダクタ121Aを構成する配線パターン(121A−1から121A−7)とは、多層基板11Aの厚み方向に沿って互いに重ならないように形成される。同様に、キャパシタ212を構成する電極212−Lおよび電極212−Rと、インダクタ121Aを構成する配線パターン(121A−1から121A−7)とは、多層基板11Aの厚み方向に沿って互いに重ならないように形成される。すなわち、キャパシタ110およびキャパシタ212と、インダクタ121Aとは、多層基板11の厚み方向に沿って互いに重ならないように配置される。
これにより、たとえば、キャパシタ110およびキャパシタ212と、インダクタ121Aとの間の不所望な結合などが抑止される。
図36から図45に示すように、層L6から層L12には、インダクタ121Aを構成する配線パターン(121A−1から121A−7)が配置される。層L3および層L4には、キャパシタ110およびキャパシタ212を構成する電極110−L,110−Rおよび電極212−L,212−Rが配置される。
インダクタ121Aが配置される層(層L6から層L12)は、端子面である層L15より離れた位置にある。キャパシタ110およびキャパシタ212が配置される層(層L3および層l4)は、インダクタ121Aが配置される層よりも端子面である層L15に対してより離れた位置にある。すなわち、キャパシタ110およびキャパシタ212は、多層基板11Aの厚み方向において、インダクタ121Aよりも離れた層に配置される。
これにより、たとえば、多層基板11Aが端子面である層L15を介して他の基板に実装された場合、キャパシタ110およびキャパシタ212と、他の基板との間のギャップが広くされる。その結果、キャパシタ110およびキャパシタ212と、他の基板との間の不所望な結合などが抑止される。
また、図39から図45に示すように、インダクタ121Aを構成する配線パターンは、層によって、線幅が異なるように設計されてもよい。
具体的に、図39に示される層L6の配線パターン(121A−1)、図41に示される層L8の配線パターン(121A−3)、図43に示される層L10の配線パターン(121A−5)、および図45に示される層L12の配線パターン(121A−7)の線幅は、図40に示される層L7の配線パターン(121A−2)、図42に示される層L9の配線パターン(121A−4)、および図44に示される層L11の配線パターン(121A−6)よりも細い。
多層基板11Aにおいて、各層の配線パターンの印刷ズレ、および、各層間の積層ズレなどによって隣接する層の配線パターンの重なり方などが変化すると、配線パターンで形成された要素、たとえばインダクタ121Aの特性は変動する。たとえば上述のように、インダクタ121Aを構成する配線パターンの線幅を層ごとに変えることで、印刷ズレおよび積層ズレによる、インダクタ121Aの特性の変動(ばらつき)を抑えることができる。また、インダクタ121Aを構成する配線パターンの線幅を変えることにより、たとえば、インダクタ121Aのインダクタンスが調節される。
図33に示すチューナブルフィルタ10Dは、たとえば図17に示すチューナブルフィルタ10Cよりも回路構成が簡素化されている。そのため、チューナブルフィルタ10Cに用いられる多層基板11Aは、チューナブルフィルタ10Cに用いられる多層基板11よりも、小型化される。
[可変容量素子の構成]
図49は、図1などに示されるキャパシタ210などに用いることができる可変容量素子の構成の一例を説明するための図である。
図49は、図1などに示されるキャパシタ210などに用いることができる可変容量素子の構成の一例を説明するための図である。
図49を参照して、可変容量素子800は、端子T1と、端子T2とを含む。可変容量素子800は、スイッチSW1からスイッチSWnのn個(nは整数)のスイッチを含む。また、可変容量素子800は、キャパシタC1からキャパシタCnのn個のキャパシタを含む。
キャパシタC1からキャパシタCnは、所定の容量を有する固定容量素子である。
スイッチSW1と、キャパシタC1とは、直列接続される。スイッチSW2と、キャパシタC2とは、直列接続される。同様に、スイッチSWnと、キャパシタCnとは、直列接続される。
スイッチSW1と、キャパシタC1とは、直列接続される。スイッチSW2と、キャパシタC2とは、直列接続される。同様に、スイッチSWnと、キャパシタCnとは、直列接続される。
直列接続されたスイッチSW1からスイッチSWnおよびキャパシタC1からキャパシタCnの各々は、端子T1と端子T2との間に、並列接続される。
スイッチSW1からスイッチSWnのそれぞれのオン・オフを切替えることにより、端子T1と端子T2との間の容量が変化する。
端子T1は、たとえば図1に示すキャパシタ210の一方端に対応する。端子T2は、キャパシタ210の他方端に対応する。したがって、図1に示すキャパシタ210などに、可変容量素子800が適用され得る。
図49に示す可変容量素子800において、スイッチSW1からスイッチSWnは、可変容量素子800の容量を変化させるために、キャパシタC1からキャパシタCnの接続状態を切替えるために用いられる。スイッチSW1からスイッチSWnがキャパシタC1からキャパシタCnの接続状態を適切に切替ることで、可変容量素子800は、所望の容量を有することができる。
[通信端末への搭載]
実施の形態(実施の形態1および後述の実施の形態2を含む)に係るチューナブルフィルタ、たとえば図9に示すチューナブルフィルタ10Cは、通信端末に搭載されて使用される。
実施の形態(実施の形態1および後述の実施の形態2を含む)に係るチューナブルフィルタ、たとえば図9に示すチューナブルフィルタ10Cは、通信端末に搭載されて使用される。
図50は、図1に示すチューナブルフィルタ10Cが、通信端末900に用いられる場合について説明するための図である。
図50を参照して、通信端末900は、フロントエンドモジュール(FEM)910と、アンテナ920と、アンテナ930と、FEM940と、ベースバンド回路950とを含む。
FEM910およびアンテナ920は、たとえば、電力送信を伴う通信方式に対応して設計される。たとえば、FEM910およびアンテナ920を用いて、セルラー信号などの送信が行なわれる。
アンテナ930およびFEM940は、たとえば、電力受信を伴う通信方式に対応して設計される。たとえば、アンテナ930およびFEM940を用いて、GPS(Global Positioning System)信号などの受信が行なわれる。
ベースバンド回路950は、ベースバンド信号の処理を行なう。
通信端末900において、チューナブルフィルタ10Cは、たとえばFEM940内に設けられて用いられる。チューナブルフィルタの端子20は、アンテナ930に接続される。
通信端末900において、チューナブルフィルタ10Cは、たとえばFEM940内に設けられて用いられる。チューナブルフィルタの端子20は、アンテナ930に接続される。
先に図9から図16を参照して説明したように、チューナブルフィルタ10Cでは、阻止帯域において、端子20からチューナブルフィルタ10Cを見込んだインピーダンスは、スミスチャート上においてオープンに近づく。図16で言えば、阻止帯域において、アンテナ930からチューナブルフィルタ10Cを見込んだインピーダンスは、オープンに近い。このようなインピーダンスは、阻止帯域において、たとえば、アンテナ920と、アンテナ930との間の良好なアイソレーションを実現し得る。
[実施の形態2]
図51は、実施の形態2に係るチューナブルフィルタの構成を説明するための図である。
図51は、実施の形態2に係るチューナブルフィルタの構成を説明するための図である。
図51を参照して、チューナブルフィルタ510は、端子520と、端子530と、第1回路600と、第2回路700とを含む。
端子520は、チューナブルフィルタ510の入力端子および出力端子の一方として用いられる。端子530は、チューナブルフィルタ510の入力端子および出力端子の他方として用いられる。端子520がチューナブルフィルタ510の入力端子として用いられる場合、端子530はチューナブルフィルタ510の出力端子として用いられる。逆に、端子520がチューナブルフィルタ510の出力端子として用いられる場合、端子530はチューナブルフィルタ510の入力端子として用いられる。
第1回路600は、端子520と端子530との間に設けられる。
第2回路700は、端子520と端子530との間に設けられる。第2回路700は、第1回路600と並列に設けられる。すなわち、第1回路600および第2回路700は、並列回路を構成する。
第2回路700は、端子520と端子530との間に設けられる。第2回路700は、第1回路600と並列に設けられる。すなわち、第1回路600および第2回路700は、並列回路を構成する。
第1回路600は、直列接続された、インダクタ620と、キャパシタ610とを含む。キャパシタ610は、可変容量素子である。キャパシタ610が含まれるため、第1回路600は、容量性回路となり得る。キャパシタ610には、たとえば先に図49を参照して説明した可変容量素子800の構成が採用され得る。他の可変容量素子についても同様である。
第2回路700は、インダクタ710を含む。インダクタ710を含むため、第2回路700は、誘導性回路となり得る。
チューナブルフィルタ510では、主に、キャパシタ610とインダクタ710とによって、阻止帯域が実現される。阻止帯域は、たとえば、キャパシタ610とインダクタ710との共振(並列共振)を利用して実現される
チューナブルフィルタ510では、主に、インダクタ620とキャパシタ610とによって、通過帯域が実現される。通過帯域は、たとえば、インダクタ620とキャパシタ610との共振(直列共振)を利用して実現される。
チューナブルフィルタ510では、主に、インダクタ620とキャパシタ610とによって、通過帯域が実現される。通過帯域は、たとえば、インダクタ620とキャパシタ610との共振(直列共振)を利用して実現される。
チューナブルフィルタ510では、並列回路を構成する2つの回路、すなわち第1回路600と第2回路700との2つの回路のうち、一方の回路には可変容量素子が含まれていない。少なくともこの点において、図51に示すチューナブルフィルタ510と、図1に示すチューナブルフィルタ10とは共通する。したがって、図51に示すチューナブルフィルタ510は、図1に示すチューナブルフィルタ10と同様に、所望の周波数特性が得られやすく、かつ、損失が低減される。
図51に示すチューナブルフィルタ510の特性について、図52〜図59を参照して説明する。
図52および図53は、図51に示すチューナブルフィルタ510において、阻止帯域を通過帯域よりも充分高い周波数に設定した場合の、チューナブルフィルタ510の特性を説明するための図である。図52に示す周波数特性を得るように、チューナブルフィルタ510に含まれる各素子の値は適切に設定される。
図52は、端子520と端子530との間の通過特性(S21)を示すグラフである。図52に示すように、通過帯域(周波数ftおよびその付近の周波数)において良好な通過特性が実現される。阻止帯域(周波数frおよびその付近の周波数)において、良好な減衰特性が実現される。
図53は、端子530を50Ωで終端した場合の、端子520からチューナブルフィルタ10Cを見込んだインピーダンス(S11)を示すスミスチャートである。図53に示すように、通過帯域において、反射係数の小さい良好なインピーダンスが実現される。阻止帯域において、オープンに近い良好なインピーダンスが実現される。
図54および図55は、図51に示すチューナブルフィルタ510において、阻止帯域を通過帯域よりもやや高い周波数に設定した場合の、チューナブルフィルタ510の特性を説明するための図である。図54に示す周波数特性を得るように、チューナブルフィルタ510に含まれる各素子の値は適切に設定される。
図54は、端子520と端子530との間の通過特性(S21)を示すグラフである。図54に示すように、通過帯域において、図52に示すほど小さい損失ではないが、良好な通過特性が実現される。阻止帯域において、良好な減衰特性が実現される。
図55は、端子530を50Ωで終端した場合の、端子520からチューナブルフィルタ510を見込んだインピーダンス(S11)を示すスミスチャートである。図55に示すように、通過帯域において、反射係数の小さい良好なインピーダンスが実現される。阻止帯域において、オープンに近い良好なインピーダンスが実現される。
図56および図57は、図51に示すチューナブルフィルタ510において、阻止帯域を通過帯域よりもやや低い周波数に設定した場合の、チューナブルフィルタ510の特性を説明するための図である。図56に示す周波数特性をえるように、チューナブルフィルタ510に含まれる各素子の値は適切に設定される。
図56は、端子520と端子530との間の通過特性(S21)を示すグラフである。図56に示すように、阻止帯域は、通過帯域よりも低い周波数にも設定され得る。
図57は、端子530を50Ωで終端した場合の、端子520からチューナブルフィルタ510を見込んだインピーダンス(S11)を示すスミスチャートである。図57に示すように、通過帯域において、反射係数の小さい良好なインピーダンスが実現される。阻止帯域において、オープンに近い良好なインピーダンスが実現される。
図58および図59は、図51に示すチューナブルフィルタ510において、阻止帯域を通過帯域よりも充分低い周波数に設定した場合の、チューナブルフィルタ510の特性を説明するための図である。図58に示す周波数特性を得るように、チューナブルフィルタ510に含まれる各素子の値は適切に設定される。
図58は、端子520と端子530との間の通過特性(S21)を示すグラフである。図58に示すように、通過帯域において、損失の小さい良好な通過特性が実現される。阻止帯域において、図56に示すほど大きな減衰量ではないが、良好な減衰特性が実現される。
図59は、端子530を50Ωで終端した場合の、端子520からチューナブルフィルタ510を見込んだインピーダンス(S11)を示すスミスチャートである。図59に示すように、通過帯域において、反射係数の小さい良好なインピーダンスが実現される。阻止帯域において、オープンに近い良好なインピーダンスが実現される。
[実施の形態2の変形例1]
図60は、図51に示すチューナブルフィルタ510の変形例を説明するための図である。
図60は、図51に示すチューナブルフィルタ510の変形例を説明するための図である。
図60を参照して、チューナブルフィルタ510Aは、端子520と、端子530と、第1回路600Aと、第2回路700Aとを含む。端子520と、端子530とは、先に図51を参照して説明したので、ここでは説明を繰り返さない。
第1回路600Aは、直列接続された、キャパシタ610と、キャパシタ630と、インダクタ620とを含む。キャパシタ630は固定容量素子である。第1回路600Aは、スイッチ631と、スイッチ641と、インダクタ640とをさらに含む。
スイッチ631は、キャパシタ630をバイパス可能なように、キャパシタ630に接続される。
スイッチ641と、インダクタ640とは、直列接続される。直列接続された、スイッチ641およびインダクタ640は、インダクタ620をバイパス可能なように、インダクタ620に接続される。
第2回路700Aは、インダクタ710を含む。また、第2回路700Aは、直列接続された、スイッチ711と、インダクタ710とをさらに含む。
直列接続された、スイッチ711およびインダクタ720は、インダクタ710をバイパス可能なように、インダクタ710に接続される。
なお、スイッチ631,641および711は、たとえばFETを含んで構成される。
チューナブルフィルタ510Aでは、主に、キャパシタ610と、キャパシタ630と、インダクタ710と、インダクタ720とによって、阻止帯域が実現される。阻止帯域は、たとえば、キャパシタ610およびキャパシタ630(の合成容量を有するキャパシタ)と、インダクタ710およびインダクタ720(の合成インダクタンスを有するインダクタ)との共振(並列共振)を利用して実現される。
チューナブルフィルタ510Aでは、主に、キャパシタ610と、キャパシタ630と、インダクタ710と、インダクタ720とによって、阻止帯域が実現される。阻止帯域は、たとえば、キャパシタ610およびキャパシタ630(の合成容量を有するキャパシタ)と、インダクタ710およびインダクタ720(の合成インダクタンスを有するインダクタ)との共振(並列共振)を利用して実現される。
また、チューナブルフィルタ510Aでは、主に、キャパシタ610と、キャパシタ630(およびスイッチ631)と、インダクタ620(およびスイッチ641とインダクタ640)とによって、通過帯域が実現される。通過帯域は、たとえば、キャパシタ610およびキャパシタ630(の合成容量を有するキャパシタ)と、インダクタ620およびインダクタ640(の合成インダクタンスを有するインダクタ)との共振(直列共振)を利用して実現される。
チューナブルフィルタ510Aでは、スイッチ631によって、キャパシタ610とキャパシタ630との合成容量が調節される。スイッチ641によって、インダクタ620とインダクタ640との合成インダクタンスが調節される。スイッチ711によって、インダクタ710とインダクタ720との合成インダクタンスが調節される。これにより、チューナブルフィルタ510Aの通過帯域および阻止帯域、すなわち周波数特性が細かく調節される。
[実施の形態2の変形例2]
図61は、図51に示すチューナブルフィルタ510の別の変形例を説明するための図である。
図61は、図51に示すチューナブルフィルタ510の別の変形例を説明するための図である。
図61を参照して、チューナブルフィルタ510Bは、端子520と、端子530と、第1回路600B−1および600B−2と、第2回路700B−1および700B−2とを含む。端子520と、端子530とは、先に図51を参照して説明したので、ここでは説明を繰り返さない。
第1回路600B−1は、直列接続された、インダクタ621−1と、キャパシタ610−1とを含む。第2回路600B−2は、直列接続された、インダクタ621−2と、キャパシタ610−2とを含む。インダクタ621−1およびインダクタ621−2は、伝送線路を含んで構成され得る。伝送線路は、たとえば配線パターンによって形成される。伝送線路は、たとえば、チューナブルフィルタ510Bが設けられる基板に設けられる。伝送線路は、チューナブルフィルタ510Bを通る信号(たとえば高周波信号)の周波数に応じたインダクタンスを有する。
キャパシタ610−1,610−2は、可変容量素子である。
第2回路700B−1は、インダクタ711−1を含む。第2回路700B−2は、インダクタ711−2を含む。第2回路700B−1は、第1回路600B−1と並列に設けられる。第2回路700B−2は、第1回路600B−2と並列に設けられる。インダクタ711−1およびインダクタ711−2は、インダクタ621−1およびインダクタ621−2と同様に、伝送線路を含んで構成され得る。
第2回路700B−1は、インダクタ711−1を含む。第2回路700B−2は、インダクタ711−2を含む。第2回路700B−1は、第1回路600B−1と並列に設けられる。第2回路700B−2は、第1回路600B−2と並列に設けられる。インダクタ711−1およびインダクタ711−2は、インダクタ621−1およびインダクタ621−2と同様に、伝送線路を含んで構成され得る。
第1回路600B−1および第2回路700B−1で構成される並列回路と、第1回路600B−2および第2回路700B−2で構成される並列回路とは、端子520と端子530との間に、直列に接続される。
チューナブルフィルタ510Bでは、主に、キャパシタ610−1およびインダクタ711−1と、キャパシタ610−2およびインダクタ711−2によって阻止帯域が実現される。阻止帯域は、たとえば、キャパシタ610−1およびインダクタ711−1の共振(並列共振)と、キャパシタ610−2およびインダクタ711−2の共振(並列共振)とを利用して実現される。
チューナブルフィルタ510Bでは、主に、インダクタ621−1およびキャパシタ610−1と、キャパシタ610−2およびインダクタ621−2とによって通過帯域が実現される。通過帯域は、たとえば、キャパシタ610−2およびインダクタ621−1の共振(直列共振)と、キャパシタ610−2およびインダクタ621−2の共振(直列共振)とを利用して実現される。
チューナブルフィルタ510Bでは、第1回路600B−1および第2回路700B−1の並列回路と、第1回路600B−2および第2回路700B−2の並列回路とが直列接続される。これにより、たとえば阻止帯域において、第1回路600B−1および第2回路700B−1の並列回路のみの場合よりも、チューナブルフィルタ510Bの減衰量を大きくすることができる。
[実施の形態2の変形例3]
図62は、図51に示すチューナブルフィルタ510の別の変形例を説明するための図である。
図62は、図51に示すチューナブルフィルタ510の別の変形例を説明するための図である。
図62を参照して、チューナブルフィルタ510Cは、端子520と、端子530と、第1回路600Cと、第2回路700Cとを含む。端子520と、端子530とは、先に図51を参照して説明したので、ここでは説明を繰り返さない。
第1回路600Cは、直列接続された、インダクタ621と、キャパシタ610−1と、キャパシタ610−2とを含む。第1回路600Cは、スイッチ611−1と、スイッチ611−2と、キャパシタ630と、インダクタ620とをさらに含む。キャパシタ610−1およびキャパシタ610−2は、可変容量素子である。スイッチ611−1と、キャパシタ630と、インダクタ620とは直列接続される。直列接続された、スイッチ611−1、キャパシタ630およびインダクタ620は、直列接続された、インダクタ621、キャパシタ610−1およびキャパシタ610−2をバイパス可能なように、直列接続された、インダクタ621、キャパシタ610−1およびキャパシタ610−2に接続される。
スイッチ611−2は、スイッチ611−1と並列に設けられる。
第2回路700Cは、インダクタ711を含む。インダクタ711は、たとえば図61に示すインダクタ621−1などと同様に、伝送線路を含んで構成され得る。
第2回路700Cは、インダクタ711を含む。インダクタ711は、たとえば図61に示すインダクタ621−1などと同様に、伝送線路を含んで構成され得る。
スイッチ611−1およびスイッチ611−2がいずれも非導通状態(OFF)のとき、チューナブルフィルタ510Cでは、主にキャパシタ610−1およびキャパシタ610−2と、インダクタ711とによって阻止帯域が実現される。阻止帯域は、たとえば、キャパシタ610−1およびキャパシタ610−2(の合成容量を有するキャパシタ)と、インダクタ711との共振(並列共振)を利用して実現される。
スイッチ611−1およびスイッチ611−2がいずれもOFFのとき、チューナブルフィルタ510Cでは、主にキャパシタ610−1およびキャパシタ610−2と、インダクタ621とによって通過帯域が実現される。通過帯域は、たとえば、キャパシタ610−1およびキャパシタ610−2(の合成容量を有するキャパシタ)と、インダクタ621との共振(直列共振)を利用して実現される。
スイッチ611−1およびスイッチ611−2がいずれもONのとき、チューナブルフィルタ510Cでは、たとえば、キャパシタ610−1およびキャパシタ610−2の容量が最小となるように調節される。これにより、キャパシタ610−1およびキャパシタ610−2のインピーダンスが最大となる。その結果、チューナブルフィルタ510Cを通る信号は、キャパシタ610−1およびキャパシタ610−2を含む経路を通りにくくなる。チューナブルフィルタ510Cを通る信号の多くの成分は、キャパシタ630を含む経路を通る。
スイッチ611−1およびスイッチ611−2がいずれもONのとき、チューナブルフィルタ510Cでは、主にキャパシタ630とインダクタ711とによって阻止帯域が実現される。阻止帯域は、たとえば、キャパシタ630とインダクタ711との共振(並列共振)を利用して実現される。
スイッチ611−1およびスイッチ611−2がいずれもONのとき、チューナブルフィルタ510Cでは、主にキャパシタ630とインダクタ620とによって通過帯域が実現される。通過帯域は、たとえば、キャパシタ630とインダクタ620との共振(直列共振)を利用して実現される。
図62に示すチューナブルフィルタ510Cの構成によれば、スイッチ611−1およびスイッチ611−2がいずれもOFFのとき、可変容量素子であるキャパシタ610−1およびキャパシタ610−2の容量が変化することで、通過帯域および阻止帯域が調節される。一方、スイッチ611−1およびスイッチ611−2がいずれもONのとき、チューナブルフィルタ510Cを通る信号の多くの成分は、キャパシタ630を含む経路を通る。固定容量素子であるキャパシタ630は、可変容量素子であるキャパシタ610−1およびキャパシタ610−2よりも損失が小さい。したがって、スイッチ611−1およびスイッチ611−2がONのときには、スイッチ611−1およびスイッチ611−2がOFFのときよりも、通過帯域においては比較的損失の小さい通過特性が実現され、阻止帯域においては比較的急峻な減衰特性が実現される。
チューナブルフィルタ510Cでは、スイッチ611−1およびスイッチ611−2が同時にONとされることにより、直列接続された、インダクタ621、キャパシタ610−1およびキャパシタ610−2のバイパス経路の損失が低減される。
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
10,10A,10B,10C,10D,510,510A,510B,510C チューナブルフィルタ、11,11A 多層基板、20,30,520,530,T1,T2 端子、40,50,110,210,211,212,220,230,610,630,C1,C2,Cn キャパシタ、50−L,50−R,110−L,110−R,230−L,230−R 電極、100,100A,600,600A,600B,600C 第1回路、120,121,121A,620,621,640,710,711,720 インダクタ、200,200A,200B,600B,700,700A,700B,700C 第2回路、221,222,611,631,641,711,SW1,SW2, SWn スイッチ、800 可変容量素子、900 通信端末、920,930 アンテナ、940 フロントエンドモジュール、950 ベースバンド回路。
Claims (9)
- チューナブルフィルタであって、
前記チューナブルフィルタの入力端子および出力端子の一方として用いられる第1端子と、
前記チューナブルフィルタの前記入力端子および前記出力端子の他方として用いられる第2端子と、
前記第1端子と前記第2端子との間に設けられた第1回路と、
前記第1端子と前記第2端子との間に、前記第1回路と並列に設けられた第2回路とを備え、
前記第1回路は、直列接続された第1固定容量素子とインダクタとを含み、
前記第2回路は、第1可変容量素子を含む、チューナブルフィルタ。 - 前記第2回路は、前記第1可変容量素子と直列接続された第2可変容量素子をさらに含む、請求項1に記載のチューナブルフィルタ。
- 前記第2回路は、前記第1可変容量素子と前記第2可変容量素子とに直列接続された第2固定容量素子をさらに含み、
前記チューナブルフィルタは、
第1スイッチ素子と、
第2スイッチ素子とをさらに備え、
前記第1スイッチ素子は、前記第2可変容量素子をバイパス可能なように前記第2可変容量素子に接続され、
前記第2スイッチ素子は、前記第1スイッチ素子と並列に設けられ、前記第2可変容量素子をバイパス可能なように前記第2可変容量素子に接続される、請求項2に記載のチューナブルフィルタ。 - 前記チューナブルフィルタは、
前記第1端子に一方端が接続され、前記第1回路および前記第2回路に他方端が接続された第3固定容量素子と、
前記第2端子に一方端が接続され、前記第1回路および前記第2回路に他方端が接続された第4固定容量素子とをさらに備える、請求項1〜請求項3のいずれか1項に記載のチューナブルフィルタ。 - 前記第1可変容量素子および前記第2可変容量素子のうち少なくとも1つの可変容量素子は、
複数の固定キャパシタと、
前記可変容量素子の容量を変化させるために前記複数の固定キャパシタの接続状態を切替えるスイッチ素子とを含む、請求項2〜請求項4のいずれか1項に記載のチューナブルフィルタ。 - 前記インダクタは、基板に設けられる配線パターンを有する、請求項1から請求項5のいずれか1項に記載のチューナブルフィルタ。
- 前記基板は、多層基板であり、
前記多層基板は、少なくとも1つの前記固定容量素子として、前記多層基板の異なる層に形成されて対向する配線パターンを有する、請求項6に記載のチューナブルフィルタ。 - 前記第1固定容量素子から前記第4固定容量素子、前記第1可変容量素子および前記第2可変容量素子のうち少なくとも1つの容量素子と、前記インダクタとは、前記基板の厚み方向に沿って互いに重ならないように配置される、請求項6または請求項7に記載のチューナブルフィルタ。
- 前記多層基板は、
前記チューナブルフィルタの外部とアクセスするための端子を含む端子面と、
前記端子面より離れた、前記インダクタが配置される少なくとも1つの第1の層と、
前記第1の層よりも前記端子面に対して離れ、前記容量素子が配置される少なくとも1つの第2の層とを有する、請求項6から請求項8のいずれか1項に記載のチューナブルフィルタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014034206A JP2015159488A (ja) | 2014-02-25 | 2014-02-25 | チューナブルフィルタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014034206A JP2015159488A (ja) | 2014-02-25 | 2014-02-25 | チューナブルフィルタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015159488A true JP2015159488A (ja) | 2015-09-03 |
Family
ID=54183179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014034206A Pending JP2015159488A (ja) | 2014-02-25 | 2014-02-25 | チューナブルフィルタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015159488A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018147135A1 (ja) * | 2017-02-07 | 2018-08-16 | 株式会社村田製作所 | 高周波フィルタ、高周波フロントエンド回路及び通信装置 |
WO2023090250A1 (ja) * | 2021-11-22 | 2023-05-25 | 株式会社村田製作所 | フィルタ装置、アンテナ装置、およびアンテナモジュール |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5580928U (ja) * | 1978-11-30 | 1980-06-04 | ||
JPH03272213A (ja) * | 1990-03-22 | 1991-12-03 | Tdk Corp | 高周波分波フィルタ |
JP2001157128A (ja) * | 1999-12-01 | 2001-06-08 | Alps Electric Co Ltd | テレビジョンチューナ |
JP2006139949A (ja) * | 2004-11-10 | 2006-06-01 | Sumihide Ikenouchi | インピーダンス整合器及びこれを用いたプラズマ処理装置 |
JP2011040811A (ja) * | 2009-08-06 | 2011-02-24 | Hitachi Metals Ltd | アンテナ回路 |
JP2012239011A (ja) * | 2011-05-11 | 2012-12-06 | Mitsubishi Electric Corp | 高周波スイッチ |
-
2014
- 2014-02-25 JP JP2014034206A patent/JP2015159488A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5580928U (ja) * | 1978-11-30 | 1980-06-04 | ||
JPH03272213A (ja) * | 1990-03-22 | 1991-12-03 | Tdk Corp | 高周波分波フィルタ |
JP2001157128A (ja) * | 1999-12-01 | 2001-06-08 | Alps Electric Co Ltd | テレビジョンチューナ |
JP2006139949A (ja) * | 2004-11-10 | 2006-06-01 | Sumihide Ikenouchi | インピーダンス整合器及びこれを用いたプラズマ処理装置 |
JP2011040811A (ja) * | 2009-08-06 | 2011-02-24 | Hitachi Metals Ltd | アンテナ回路 |
JP2012239011A (ja) * | 2011-05-11 | 2012-12-06 | Mitsubishi Electric Corp | 高周波スイッチ |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018147135A1 (ja) * | 2017-02-07 | 2018-08-16 | 株式会社村田製作所 | 高周波フィルタ、高周波フロントエンド回路及び通信装置 |
US10763825B2 (en) | 2017-02-07 | 2020-09-01 | Murata Manufacturing Co., Ltd. | Radio-frequency filter, radio-frequency front-end circuit, and communication device |
WO2023090250A1 (ja) * | 2021-11-22 | 2023-05-25 | 株式会社村田製作所 | フィルタ装置、アンテナ装置、およびアンテナモジュール |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9270248B2 (en) | Impedance matching network with improved quality factor and method for matching an impedance | |
CN106130527B (zh) | 用于驱动射频开关的系统和方法 | |
US9166640B2 (en) | Adjustable impedance matching network | |
JP4998550B2 (ja) | 周波数可変帯域除去フィルタ | |
US7982557B2 (en) | Layered low-pass filter capable of producing a plurality of attenuation poles | |
US9876480B2 (en) | System and method for a tunable capacitance circuit | |
US7495529B2 (en) | Phase shift circuit, high frequency switch, and phase shifter | |
BR112016008388B1 (pt) | Arranjo de indutor sintonizável, transceptor de radiofrequência, receptor de radiofrequência de multi faixas, dispositivo de comunicação, e, método para sintonia de um arranjo de indutor sintonizável | |
US10079586B2 (en) | Package for a tunable filter | |
CN104660232B (zh) | 管理堆叠的射频设备的寄生电容和电压处理 | |
US9774312B2 (en) | Antenna matching apparatus | |
JP2008206080A (ja) | 可変共振器、可変フィルタ、電気回路装置 | |
CN103825571A (zh) | 实现阻抗匹配的射频天线开关电路 | |
US20100237964A1 (en) | High frequency filter | |
US10734970B2 (en) | Phase shifter module, multiplexer/demultiplexer, and communication apparatus | |
JP2015159488A (ja) | チューナブルフィルタ | |
CN111342789A (zh) | 带耦合电感的滤波器单元、滤波器及电子设备 | |
JP2014229980A (ja) | 移相回路 | |
US9276550B2 (en) | Impedance matching switch circuit, impedance matching switch circuit module, and impedance matching circuit module | |
TWI803020B (zh) | 射頻切換器 | |
US11362634B2 (en) | Filter module and high frequency module | |
US10447229B2 (en) | Matching module | |
KR101901691B1 (ko) | 고주파 스위치 회로 | |
JP2004248049A (ja) | 共振型高周波スイッチおよび高周波回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161205 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170920 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170926 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20180320 |