JP4963241B2

JP4963241B2 - 移相回路

Info

Publication number: JP4963241B2
Application number: JP2007043676A
Authority: JP
Inventors: 賢一宮口; 政毅半谷; 有西野; 守泰宮▲崎▼; 卓男森本; 靖彦宮前
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-02-23
Filing date: 2007-02-23
Publication date: 2012-06-27
Anticipated expiration: 2027-02-23
Also published as: JP2008211303A

Description

この発明は、ミリ波帯の低損失でかつ小型な移相回路に関するものである。

従来の移相回路として、高周波信号入力端子と高周波信号出力端子との間に、第１の電界効果トランジスタと第２の電界効果トランジスタ（以下、電界効果トランジスタをＦＥＴと略す）とを設けると共に、第１のＦＥＴと第２のＦＥＴの接続点とグランドとの間に、第１のインダクタと、第３のＦＥＴと第２のインダクタとの並列接続体を直列接続したものがある（例えば、特許文献１参照）。

上述した従来の移相回路において、第１のＦＥＴは、オン状態とオフ状態を切り替えるスイッチとして動作する。第１のＦＥＴのドレイン電圧およびソース電圧と同電位の電圧をゲート端子に印加すると、第１のＦＥＴは、オン状態となり抵抗性（以下、オン抵抗という）を示す。一方、ピンチオフ電圧以下の電圧をゲート端子に印加すると、第１のＦＥＴは、オフ状態となり容量性（以下、オフ容量という）を示す。第２のＦＥＴ、第３のＦＥＴも第１のＦＥＴと同様の動作をする。

次に、動作について説明する。第１のＦＥＴをオフ状態、第２のＦＥＴをオフ状態、第３のＦＥＴをオン状態としたときは、第１のＦＥＴのオフ容量、第２のＦＥＴのオフ容量、第１のインダクタとから構成される高域通過フィルタ（以下、ＨＰＦと略す）とみなすことができる。このとき、高周波信号入力端子から入力された信号は、前記ＨＰＦにより位相進みが生じて、高周波信号出力端子から出力される。

第１のＦＥＴをオン状態、第２のＦＥＴをオン状態、第３のＦＥＴをオフ状態としたときに、第２のインダクタと第３のＦＥＴのオフ容量から成る並列回路は、所望の周波数ｆ_０で並列共振状態となるようにする。このとき、第１のインダクタが示すリアクタンスが十分大きいとすると、周波数ｆ_０近傍の高周波信号を通過させる帯域通過フィルタ（以下、ＢＰＦと略す）とみなすことができる。高周波信号入力端子から入力された信号は、前記ＢＰＦによりほぼゼロの位相変化が生じて、高周波信号出力端子から出力される。

特許第３４６９５６３号公報（図８）

従来の移相回路では、前記ＨＰＦの状態において、動作周波数が高くなるほど、第１のＦＥＴのオフ容量が示すキャパシタンス、第２のＦＥＴのオフ容量が示すキャパシタンスは小さくなる。一般に、ＦＥＴのオフ容量が示すキャパシタンスとオン抵抗は反比例する。すなわち、前記ＢＰＦの状態において、動作周波数が高くなるほど、第１のＦＥＴのオン抵抗、第２のＦＥＴのオン抵抗が大きくなるため、通過損失が大きくなるという問題があった。

この発明は前記のような問題点を解決するためになされたもので、低損失でかつ小型な移相回路を実現することを目的とする。

この発明に係る移相回路は、一端が高周波信号入力端子に接続され、かつ他端が高周波信号出力端子に接続され、オン時に抵抗性を示し、オフ時に容量性を示す第１のスイッチング素子と、オン時に抵抗性を示し、オフ時に容量性を示す第２のスイッチング素子と、前記第１のスイッチング素子に並列接続された第１のインダクタと、前記第２のスイッチング素子に並列接続された第２のインダクタと、前記第１のスイッチング素子の一端に接続された第１のキャパシタと、前記第１のスイッチング素子の他端に接続された第２のキャパシタと、前記第１のキャパシタと前記第２のキャパシタの他端同士と接続された第３のインダクタとを備え、前記第２のスイッチング素子は、一端を前記第３のインダクタの他端に接続し、他端をグランドに接続したことを特徴とする。

また、他の発明に係る移相回路は、一端が高周波信号入力端子に接続され、かつ他端が高周波信号出力端子に接続され、オン時に抵抗性を示し、オフ時に容量性を示す第１のスイッチング素子と、オン時に抵抗性を示し、オフ時に容量性を示す第２のスイッチング素子と、前記第１のスイッチング素子に並列接続された第１のインダクタと、前記第２のスイッチング素子に並列接続された第２のインダクタと、前記第１のスイッチング素子の一端に接続された第１のキャパシタと、前記第１のスイッチング素子の他端に接続された第２のキャパシタと、前記第２のスイッチング素子に一端が接続された第３のインダクタと
を備え、前記第２のスイッチング素子は、前記第３のインダクタとの接続端とは逆の他端を前記第１のキャパシタと前記第２のキャパシタの他端同士と接続すると共に、前記第３のインダクタの他端をグランドに接続したことを特徴とする。

この発明によれば、スイッチング素子２つとインダクタ３つとキャパシタ２つとスルーホール１つで移相回路を構成できるため、従来回路に比して、低損失でかつ小型な移相回路を実現することができる。

実施の形態１．
図１は、この発明の実施の形態１に係る移相回路の構成を示すレイアウト図である。図１に示す移相回路は、高周波信号入力端子１と高周波信号出力端子２との間に、オン時に抵抗性を示し、オフ時に容量生を示す第１のＦＥＴ３ａと、第１のスパイラルインダクタ４との並列接続体が設けられている。

第１のＦＥＴ３ａの高周波信号入力端子１及び高周波信号出力端子２と接続されるそれぞれの端子側には、第１のＭＩＭキャパシタ７及び第２のＭＩＭキャパシタ８がそれぞれ接続され、第１のＭＩＭキャパシタ７及び第２のＭＩＭキャパシタ８の他端同士は、第３のスパイラルインダクタ５が接続され、この第３のスパイラルインダクタ５の他端側には、オン時に抵抗性を示し、オフ時に容量生を示す第２のＦＥＴ３ｂと、第２のスパイラルインダクタ６との並列接続体が設けられている。そして、この並列接続体の他端側はグランドとして作用するスルーホール１１が設けられている。

なお、図１において、その他構成として、９は第１の抵抗、１０は第２の抵抗、１２は第１の制御信号端子、１３は第２の制御信号端子を示し、これら構成は、半導体基板１４上にモノリシックに構成される。

図２は、図１に示す本実施の形態１に係る移相回路の等価回路図である。図１と同一または相当する構成については、同一の符号を付して重複する説明を省略する。新たな符号として、１５は第１のＭＩＭキャパシタ７に相当するキャパシタ、１６は第２のＭＩＭキャパシタ８に相当するキャパシタ、１７は第１のスパイラルインダクタ４に相当するインダクタ、１８は第３のスパイラルインダクタ５に相当するインダクタ、１９は第２のスパイラルインダクタ６に相当するインダクタ、２０はスルーホール１１に相当するグランドである。

ＦＥＴ３ａとＦＥＴ３ｂは、オン／オフ状態を切り換えるスイッチとして動作する。ＦＥＴ３ａにおいて、ドレイン電圧およびソース電圧と同電位の電圧をゲート端子に印加すると、ＦＥＴ３ａはオン状態となり抵抗性（以下、オン抵抗という）を示す。一方、ピンチオフ電圧以下の電圧をゲート端子に印加すると、ＦＥＴ３ａはオフ状態となり容量性（以下、オフ容量という）を示す。ＦＥＴ３ｂも同様の動作をする。

次に、図１に示す移相回路の動作について図２に示す等価回路を用いて説明する。図３は、ＦＥＴ３ａがオフ状態、ＦＥＴ３ｂがオン状態のときの等価回路図である。２１はＦＥＴ３ａのオフ容量、２２はＦＥＴ３ｂのオン抵抗である。ここで、インダクタ１７とオフ容量２１から成る並列回路は、所望周波数ｆ０で並列共振（オープン）状態となるように設定する。さらに、インダクタ１９によるリアクタンスがオン抵抗２２に比べて十分大きいとき、オン抵抗２２とインダクタ１９から成る並列回路は、オン抵抗２２のみから成る回路とみなすことができる。よって、図３に示す回路は、キャパシタ１５とキャパシタ１６とインダクタ１８から成るハイパスフィルタ回路（以下、ＨＰＦ回路）とみなすことができる。したがって、高周波信号入力端子１から入力された信号は、前記ＨＰＦ回路により位相進みが生じ、高周波信号出力端子２から出力される。

ここで、キャパシタ１５とキャパシタ１６のキャパシタンスをＣ、インダクタ１８のインダクタンスをＬとする。ＣとＬを適切に設定することにより、前記ＨＰＦ回路は、所望周波数ｆ０において、任意のインピーダンスで整合をとることができ、かつ、所望の位相進みを得ることができる。

図４は、ＦＥＴ３ａがオン状態、ＦＥＴ３ｂがオフ状態のときの等価回路図である。２３はＦＥＴ３ａのオン抵抗、２４はＦＥＴ３ｂのオフ容量である。ここで、インダクタ１９とオフ容量２４から成る並列回路は、所望周波数ｆ０で並列共振（オープン）状態となるように設定する。さらに、インダクタ１７によるリアクタンスがオン抵抗２３に比べて十分大きいとき、オン抵抗２３とインダクタ１７から成る並列回路は、オン抵抗２３のみから成る回路とみなすことができる。ここで、キャパシタ１５とキャパシタ１６によるリアクタンスがオン抵抗２３に比べて十分大きいので、図４に示す回路は、所望周波数ｆ０近傍では、スルー回路とみなすことができる。オン抵抗２３が十分小さいとき、位相変化はほとんど生じない。したがって、所望周波数ｆ０において、高周波信号入力端子１から入力された信号は、位相変化は生じることなく、高周波信号出力端子２から出力される。

以上により、図１に示す実施の形態１の移相回路は、ＦＥＴ３ａとＦＥＴ３ｂのオン／オフ切換動作により、ＨＰＦ回路とスルーとを切り換え、高周波信号入力端子１から高周波信号出力端子２への通過位相を変化させることができ、この通過位相の変化により、所望の移相量を得ることができる。

以上のように、本実施の形態１に係る移相回路によれば、ＦＥＴ２つとインダクタ３つとキャパシタ２つとスルーホール１つで移相回路を構成できるため、従来回路に比して、低損失でかつ小型な移相回路を実現することができる。

また、２つのＦＥＴは、それぞれインダクタが並列接続されており、それぞれのＦＥＴは、所望周波数ｆ０で並列共振（オープン）状態となるように設定されればよいので、ＦＥＴのサイズを自由に選ぶことができる。すなわち、従来回路に比べて、ＦＥＴを大きくしてオン抵抗を小さくすることができ、通過損失を低減することができる。

また、２つのＦＥＴのサイズを適切に選ぶことにより、ＨＰＦ回路の状態のときの通過損失と、スルーの状態のときの通過損失を等しくすることができる。

なお、図１に示す実施の形態１に係る移相回路において、ＦＥＴ３ａおよびＦＥＴ３ｂはスイッチング素子として用いているが、オン／オフ状態を切り換えることができるようなスイッチング機能を有するものであればどのような形式でもよい。

また、図１に示す実施の形態１に係る移相回路は、半導体基板１４上にモノリシックに構成されているが、受動素子を誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤまたは金バンプ等で両基板を電気的に接続して移相回路を構成してもよい。

実施の形態２．
図５は、この発明の実施の形態２に係る移相回路の構成を示すもので、図２に対応する等価回路図である。図５において、図２と同一または相当する構成については同一の符号を付して重複する説明を省略する。新たな符号として、２５は第３のキャパシタ、２６は第４のキャパシタである。本実施の形態２に係る移相回路は、前述した実施の形態１による移相回路の構成を示す図２において、ＦＥＴ３ａをＦＥＴ３ａとキャパシタ２５の並列回路に、ＦＥＴ３ｂをＦＥＴ３ｂとキャパシタ２６の並列回路に置換したものである。

次に、動作について説明する。図６は、ＦＥＴ３ａがオフ状態、ＦＥＴ３ｂがオン状態のときの等価回路図である。図３と同一または相当する構成については、同一の符号を付して重複する説明を省略する。ここで、インダクタ１７とオフ容量２１とキャパシタ２５から成る並列回路は、所望周波数ｆ０で並列共振（オープン）状態となるように設定する。さらに、インダクタ１９とキャパシタ２６によるリアクタンスがオン抵抗２２に比べて十分大きいとき、オン抵抗２２とインダクタ１９とキャパシタ２６とから成る並列回路は、オン抵抗２２のみから成る回路とみなすことができる。よって、図６に示す回路は、キャパシタ１５とキャパシタ１６とインダクタ１８から成るハイパスフィルタ回路（以下、ＨＰＦ回路）とみなすことができる。したがって、高周波信号入力端子１から入力された信号は、前記ＨＰＦ回路により位相進みが生じ、高周波信号出力端子２から出力される。

また、ここでは、ＦＥＴ３ａ１つの場合と比較して、キャパシタ２５を追加したことにより、ＦＥＴ３ａのオフ容量を小さくすることができる。すなわち、ＦＥＴ３ａのサイズを小さくすることができる。

図７は、ＦＥＴ３ａがオン状態、ＦＥＴ３ｂがオフ状態のときの等価回路図である。図４と同一または相当する構成については、同一の符号を付して重複する説明を省略する。ここで、インダクタ１９とオフ容量２４とキャパシタ２６とから成る並列回路は、所望周波数ｆ０で並列共振（オープン）状態となるように設定する。さらに、インダクタ１７とキャパシタ２５によるリアクタンスがオン抵抗２３に比べて十分大きいとき、オン抵抗２３とインダクタ１７とキャパシタ２５とから成る並列回路は、オン抵抗２３のみから成る回路とみなすことができる。また、キャパシタ１５とキャパシタ１６によるリアクタンスがオン抵抗２３に比べて十分大きいので、図７に示す回路は、所望周波数ｆ０近傍では、スルー回路とみなすことができる。オン抵抗２３が十分小さいとき、位相変化はほとんど生じない。したがって、所望周波数ｆ０において、高周波信号入力端子１から入力された信号は、位相変化は生じることなく、高周波信号出力端子２から出力される。

また、ここでは、ＦＥＴ３ｂ１つの場合と比較して、キャパシタ２６を追加したことにより、ＦＥＴ３ｂのオフ容量を小さくすることができる。すなわち、ＦＥＴ３ｂのサイズを小さくすることができる。

以上により、図５に示す実施の形態２の移相回路は、ＦＥＴ３ａとＦＥＴ３ｂのオン／オフ切換動作により、ＨＰＦ回路とスルーとを切り換え、高周波信号入力端子１から高周波信号出力端子２への通過位相を変化させる。通過位相の変化により、所望の移相量を得ることができる。

以上のように、本実施の形態２に係る移相回路によれば、前記実施の形態１に係る移相回路と同様の効果が得られる。さらに、実施の形態１に係る移相回路と比較して、ＦＥＴ３ａとＦＥＴ３ｂのサイズを小さくすることができ、小型化を実現できる。

なお、図５に示す実施の形態２に係る移相回路において、ＦＥＴ３ａおよびＦＥＴ３ｂはスイッチング素子として用いているが、オン／オフ状態を切り換えることができるようなスイッチング機能を有するものであればどのような形式でもよい。

また、図５に示す実施の形態２に係る移相回路は、半導体基板上にモノリシックに構成されてしてもよい。また、受動素子を誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤ、または金バンプ等で両基板を電気的に接続して移相回路を構成してもよい。

実施の形態３．
図８は、この発明の実施の形態３に係る移相回路の構成を示すもの、図２に対応する等価回路図である。図２と同一または相当する構成については、同一の符号を付して重複する説明を省略する。

図８において、ＦＥＴ３ａがオフ状態、ＦＥＴ３ｂがオン状態のときは、図３と同様の動作をする。ここで、グランド２０を半導体基板上のスルーホール１１で実現する場合、周波数が高くなると、スルーホール１１のインダクタンスを無視できなくなる。すると、インダクタ１８のインダクタンスを、スルーホール１１のインダクタンス分小さくすることができる。

ＦＥＴ３ａがオン状態、ＦＥＴ３ｂがオフ状態のときは、図４と同様の動作をする。

以上のように、図８に示す実施の形態３の移相回路によれば、実施の形態１と同様の効果が得られるとともに、実施の形態１に係る移相回路と比較して、インダクタ１８を小さくすることができ、小型化を実現できる。

なお、図８に示す実施の形態３に係る移相回路において、ＦＥＴ３ａおよびＦＥＴ３ｂはスイッチング素子として用いているが、オン／オフ状態を切り換えることができるようなスイッチング機能を有するものであればどのような形式でもよい。

また、図８に示す実施の形態３に係る移相回路は、半導体基板上にモノリシックに構成してもよい。また、受動素子を誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤ、または金バンプ等で両基板を電気的に接続して移相回路を構成してもよい。

実施の形態４．
図９は、この発明の実施の形態４に係る移相回路の構成を示すもので、図５に対応する等価回路図である。図５と同一または相当する構成については、同一の符号を付して重複する説明を省略する。

図９において、ＦＥＴ３ａがオフ状態、ＦＥＴ３ｂがオン状態のときは、図６と同様の動作をする。ここで、グランド２０を半導体基板上のスルーホール１１で実現する場合、周波数が高くなると、スルーホール１１のインダクタンスを無視できなくなる。すると、インダクタ１８のインダクタンスを、スルーホール１１のインダクタンス分小さくすることができる。

ＦＥＴ３ａがオン状態、ＦＥＴ３ｂがオフ状態のときは、図７と同様の動作をする。

以上のように、図９に示す実施の形態４の移相回路は、実施の形態２と同様の効果が得られるとともに、実施の形態２に係る移相回路と比較して、インダクタ１８を小さくすることができ、小型化を実現できる。

なお、図９に示す実施の形態４に係る移相回路において、ＦＥＴ３ａおよびＦＥＴ３ｂはスイッチング素子として用いているが、オン／オフ状態を切り換えることができるようなスイッチング機能を有するものであればどのような形式でもよい。

図９に示す実施の形態４に係る移相回路は、半導体基板上にモノリシックに構成してもよい。また、受動素子を誘電体基板に、能動素子を半導体基板に構成して、金属ワイヤ、または金バンプ等で両基板を電気的に接続して移相回路を構成してもよい。

この発明の実施の形態１に係る移相回路の構成を示すレイアウト図である。図１に示す移相回路の等価回路図である。図１に示す移相回路のＦＥＴ３ａがオフ状態、ＦＥＴ３ｂがオン状態のときの等価回路図である。図１に示す移相回路のＦＥＴ３ａがオン状態、ＦＥＴ３ｂがオフ状態のときの等価回路図である。この発明の実施の形態２に係る移相回路の構成を示すもので、図２に対応する等価回路図である。図５に示す移相回路のＦＥＴ３ａがオフ状態、ＦＥＴ３ｂがオン状態のときの等価回路図である。図５に示す移相回路のＦＥＴ３ａがオン状態、ＦＥＴ３ｂがオフ状態のときの等価回路図であるこの発明の実施の形態３に係る移相回路の構成を示すもの、図２に対応する等価回路図である。この発明の実施の形態４に係る移相回路の構成を示すもので、図５に対応する等価回路図である。

符号の説明

１高周波信号入力端子、２高周波信号出力端子、３ａ第１のＦＥＴ（第１のスイッチング素子）、３ｂ第２のＦＥＴ（第２のスイッチング素子）、４第１のスパイラルインダクタ（第１のインダクタ）、５第３のスパイラルインダクタ（第３のインダクタ）、６第２のスパイラルインダクタ（第２のインダクタ）、７第１のＭＩＭキャパシタ（第１のキャパシタ）、８第２のＭＩＭキャパシタ（第２のキャパシタ）、１１スルーホール（グランド）、２５第３のキャパシタ、２６第４のキャパシタ。

Claims

一端が高周波信号入力端子に接続され、かつ他端が高周波信号出力端子に接続され、オン時に抵抗性を示し、オフ時に容量性を示す第１のスイッチング素子と、
オン時に抵抗性を示し、オフ時に容量性を示す第２のスイッチング素子と、
前記第１のスイッチング素子に並列接続された第１のインダクタと、
前記第２のスイッチング素子に並列接続された第２のインダクタと、
前記第１のスイッチング素子の一端に接続された第１のキャパシタと、
前記第１のスイッチング素子の他端に接続された第２のキャパシタと、
前記第１のキャパシタと前記第２のキャパシタの他端同士と接続された第３のインダクタと
を備え、
前記第２のスイッチング素子は、一端を前記第３のインダクタの他端に接続し、他端をグランドに接続した
ことを特徴とする移相回路。
一端が高周波信号入力端子に接続され、かつ他端が高周波信号出力端子に接続され、オン時に抵抗性を示し、オフ時に容量性を示す第１のスイッチング素子と、
オン時に抵抗性を示し、オフ時に容量性を示す第２のスイッチング素子と、
前記第１のスイッチング素子に並列接続された第１のインダクタと、
前記第２のスイッチング素子に並列接続された第２のインダクタと、
前記第１のスイッチング素子の一端に接続された第１のキャパシタと、
前記第１のスイッチング素子の他端に接続された第２のキャパシタと、
前記第２のスイッチング素子に一端が接続された第３のインダクタと
を備え、
前記第２のスイッチング素子は、前記第３のインダクタとの接続端とは逆の他端を前記第１のキャパシタと前記第２のキャパシタの他端同士と接続すると共に、
前記第３のインダクタの他端をグランドに接続した
ことを特徴とする移相回路。
請求項１または２に記載の移相回路において、
前記第１のスイッチング素子を、当該第１のスイッチング素子に第３のキャパシタが並列接続された並列回路に置換すると共に、
前記第２のスイッチング素子を、当該スイッチング素子に第４のキャパシタが並列接続された並列回路に置換した
ことを特徴とする移相回路。