JP4595850B2 - 移相器 - Google Patents

Description

この発明は、マイクロ波信号について所望の移相量を得るための反射型の移相器に関し、特に、耐電力の高い高耐電力移相器に関する。

従来の反射型の移相器として、第１の反射性終端回路と、第２の反射性終端回路と、９０°ハイブリッドカプラとで構成されたものは開示されている。（例えば、特許文献１参照。）

特開２００１−２０３５０２号公報（第４図、第８図）

しかし、上述した従来の移相器では、耐電力性を確保するためにはＦＥＴの占有面積を大きくしなければならない。
すなわち、ＦＥＴ ＯＮ時の動作に対しては大電流動作が可能なようにＦＥＴのゲート幅を大きく、ＦＥＴ ＯＦＦ時の動作に対してはＦＥＴに印加される電圧を分散させるためにＦＥＴを多段接続する必要がある。いずれの場合も回路中のＦＥＴの占有面積が増大するため回路が大きくなり、またＭＭＩＣ（Monolithic Microwave Integrated Circuit）化した場合にはチップサイズが増大する問題があった。

また、実用上可能なチップサイズの大きさでは高耐電力性が確保できず、移相器への入力電力は制限される。そのため、移相器を送信モジュールや受信モジュールの位相制御に用いる場合、移相器以降の増幅器の段数が増加し、モジュールサイズが増大するという問題があった。

この発明は、上記問題を解決するために為されたものであり、耐電力性を確保したままＦＥＴの接続段数や占有面積を減らし、モジュールの小型化を図ることを目的とする。

この発明の移相器は、入力端子、出力端子、第１の反射端子、及び第２の反射端子を有した９０°ハイブリッドカプラと、９０°ハイブリッドカプラの第１の反射端子に接続された第１の反射性終端回路と、９０°ハイブリッドカプラの第２の反射端子に接続された第２の反射性終端回路とを備え、
上記第１、第２の反射性終端回路は、ＦＥＴと第１のインダクタを直列に接続した直列回路と、この直列回路と並列に接続された第２のインダクタを有し、
ＦＥＴのピンチオフ時の容量値をＣ、第１のインダクタのインダクタンスをＬ_１、第２のインダクタのインダクタンスをＬ_２とした時、ＦＥＴの制御電圧を変化させて、Ｃ＝１／ω^２Ｌ_１かＣ＝１／ω^２（Ｌ_１＋Ｌ_２）の、いずれか一方の条件に切り替えて動作させるものである。

この移相器では、例えば、ＦＥＴはＯＦＦ状態でのみ動作するため、ＯＦＦ時の耐圧が従来のＧａＡｓ素子よりも１０倍以上高い、ＧａＮなどのＷＢＧ（Ｗｉｄｅ Ｂａｎｄ Ｇａｐ）素子を用いることで、移相器の高耐電力化を図ることができる。

この発明によれば、移相器を構成するＦＥＴとしてＷＢＧ素子を用い、ＯＦＦ状態のみで使用することによって、ＦＥＴの占有面積や接続段数を増大させずに、移相器の高耐電力化を図ることができるという効果が得られる。

実施の形態１．
以下、この発明に係る実施の形態１について説明する。図１は実施の形態１による高耐電力移相器の回路図である。この回路は、９０°ハイブリッドカプラ５と、反射性終端回路（第１の反射性終端回路）１４と、反射性終端回路１４と同じ構成の反射性終端回路（第２の反射性終端回路）１５とを備えて構成される。

９０°ハイブリッドカプラ５は、高周波信号入力端子１、高周波信号出力端子２、及び反射性終端回路１４に接続された端子（第１の反射端子）３、及び反射性終端回路１５に接続された端子（第２の反射端子）４を備えて構成される。９０°ハイブリッドカプラ５として、例えばブランチラインカプラ（Ｂｒａｎｃｈ−Ｌｉｎｅ Ｃｏｕｐｌｅｒ）等が用いられる。

高周波信号入力端子１から９０°ハイブリッドカプラ５に入力した高周波信号は等振幅に分配され、端子３と端子４から出力される。このとき、端子４から出力された高周波信号の位相は、端子３から出力された高周波信号の位相に対して９０°遅れている。端子３から出力された高周波信号は反射性終端回路１４に入力され、端子４から出力された高周波信号は反射性終端回路１５に入力される。反射性終端回路１４に入力された高周波信号、および反射性終端回路１５に入力された高周波信号は、それぞれ反射性終端回路１４、１５で所望の位相偏移を生じて反射される。なお、反射性終端回路１４と反射性終端回路１５とは、相互に同じ反射係数を保持するように制御される。

反射性終端回路１４から反射されて所望の位相偏移を生じた高周波信号は再び端子３を介して９０°ハイブリッドカプラ５に入力される。端子３から入力された高周波信号は等振幅に分配され、端子１と端子２から出力される。このとき、端子２から出力された高周波信号の位相は、端子１から出力された高周波信号の位相に対して９０°遅れている。
また、反射性終端回路１５から反射されて所望の位相偏移を生じた高周波信号は再び端子４を介して９０°ハイブリッドカプラ５に入力される。端子４から入力された高周波信号は等振幅に分配され、端子１と端子２から出力される。このとき、端子１から出力された高周波信号の位相は、端子２から出力された高周波信号の位相に対して９０°遅れている。

反射性終端回路１４は、ＦＥＴ６（第１のＦＥＴ）のソース（またはドレイン）と、インダクタ（第１のインダクタ）７が直列に接続された直列回路と、その直列回路に並列に接続されたインダクタ（第２のインダクタ）８とを備えて構成される。ＦＥＴ（第１のＦＥＴ）６のドレイン（またはソース）側は端子３に接続される。反射性終端回路１５も同様にして、ＦＥＴ（第２のＦＥＴ）９のソース（またはドレイン）とインダクタ（第３のインダクタ）１０が直列に接続された直列回路と、その直列回路と並列に接続されたインダクタ（第４のインダクタ）１１とを備えて構成される。ＦＥＴ（第２のＦＥＴ）９のドレイン（またはソース）側は端子４に接続される。ＦＥＴ６，９のゲートはＦＥＴ制御端子１２,１３にそれぞれ接続される。

ＦＥＴ６，９は、ＧａＮなどのＷＢＧ素子を用いて構成される。ＷＢＧ素子は、ＯＦＦ時の耐圧がＧａＡｓ素子の１０倍以上高いことで知られている。このため、移相器の耐電力を確保する際、ＦＥＴ ＯＦＦ時の動作に対してはＦＥＴを多段接続する必要がなくなり、回路におけるＦＥＴの占有面積を小さくすることができる。

図２は、図１に示した移相器のＦＥＴ６,９がＯＦＦ状態となるときの等価回路を示す。ＦＥＴ制御端子１２,１３に、ピンチオフとなる制御電圧（ゲート電圧）として負のバイアス電圧Ｖｇを印加すると、ＦＥＴ６,９は等価的に容量性素子となる。図において、このＯＦＦ時の等価容量性素子をＯＦＦ容量１６,１７で表す。

次に動作について説明する。
ＦＥＴ６,９はＯＦＦ状態、すなわち容量として動作させ、ＦＥＴ制御端子１２,１３に印加するバイアス電圧Ｖｇを変えて、ＯＦＦ時の容量値（ＯＦＦ容量値）を変化させる。この時、ＦＥＴ６,９のＯＦＦ容量値をＣ、インダクタ７,１０のインダクタンスをＬ_１、インダクタ８,１１のインダクタンスをＬ_２とすると、反射性終端回路１４,１５のインピーダンスは次式（１）で表される。

式（１）によれば、ＦＥＴ６,９のＯＦＦ容量値を、次式（２）で表される値に設定した時、反射性終端回路のインピーダンスはＺ＝０となり、端子３及び端子４は短絡状態となる。

また、ＦＥＴ６,９のＯＦＦ容量値を、次式（３）で表される値に設定した時、反射性終端回路のインピーダンスはＺ＝∞となり、端子３及び端子４は開放状態となる。

上記のように、反射性終端回路１４,１５の構成要素であるＦＥＴ６,９の制御電圧を変化させ、ＦＥＴのＯＦＦ容量値を適宜選択することで、ＦＥＴがＯＦＦ状態のみで端子３及び端子４を短絡もしくは開放の状態に制御することができる。このとき、高周波信号出力端子２より出力される高周波信号の位相は、端子３および端子４を短絡した状態と、端子３および端子４を開放にした状態では１８０°異なる。

例えば、高周波信号入力端子１から入力した高周波信号は、９０°ハイブリッドカプラ５にて等振幅、９０°位相差で２分配され、反射性終端回路１４及び１５に入力される。この時、反射性終端回路１４のＦＥＴ６について、ＦＥＴ制御端子１２にバイアス電圧Ｖｇ１を印加し、ＦＥＴ６のＯＦＦ容量値を上記式（２）で表される値に設定した時、端子３は所望の周波数で短絡状態となる。
同様にして、反射性終端回路１５のＦＥＴ９について、ＦＥＴ制御端子１３にバイアス電圧Ｖｇ１を印加し、ＦＥＴ９のＯＦＦ容量値を上記式（２）で表される値に設定した時、端子４は所望の周波数で短絡状態となる。
この時、高周波信号入力端子１から入力し、９０°ハイブリッドカプラ５にて等振幅、９０°位相差で２分配され、反射性終端回路１４及び１５に入力された高周波信号は、端子３、端子４で全反射し、合成された反射波が高周波信号出力端子２より出力される。

一方、反射性終端回路１４のＦＥＴ６について、ＦＥＴ制御端子１２に上記Ｖｇ１とは異なるバイアス電圧Ｖｇ２を印加し、ＦＥＴ６のＯＦＦ容量値を上記式（３）で表される値に設定した時、端子３は所望の周波数で開放状態となる。
同様にして、反射性終端回路１５のＦＥＴ９について、ＦＥＴ制御端子１３にバイアス電圧Ｖｇ２を印加し、ＦＥＴ９のＯＦＦ容量値を上記式（３）で表される値に設定した時、端子４は所望の周波数で開放状態となる。
この時、高周波信号入力端子１から入力し、９０°ハイブリッドカプラ５にて等振幅、９０°位相差で２分配され、反射性終端回路１４及び１５に入力された高周波信号は、端子３、端子４で全反射し、合成された反射波が高周波信号出力端子２より出力される。合成された反射波の位相は、端子３、端子４が短絡状態のときと比べて１８０°変化している。

以上説明したとおり、この実施の形態１による移相器は、第１〜第４の端子を有し、第１の端子から入力され第３の端子から出力される信号よりも、第１の端子から入力され第４の端子から出力される信号の位相が９０°遅れる９０°ハイブリッドカプラと、９０°ハイブリッドカプラの第３の端子に接続された第１の反射性終端回路と、９０°ハイブリッドカプラの第４の端子に接続された第２の反射性終端回路とを備え、上記第１、第２の反射性終端回路は、ＦＥＴと第１のインダクタを直列に接続した直列回路と、この直列回路と並列に接続された第２のインダクタを有し、ＦＥＴのピンチオフ時の容量値をＣ、第１のインダクタのインダクタンスをＬ_１、第２のインダクタのインダクタンスをＬ_２とした時、ＦＥＴ制御電圧を変化させて、式（２）、（３）の条件が満たされるように、所望の位相に応じて、Ｃ＝１／ω^２Ｌ_１（位相φ）かＣ＝１／ω^２（Ｌ_１＋Ｌ_２）（位相φ＋１８０°）のいずれか一方の条件に切り替えて動作させ、ＦＥＴをＯＦＦ状態のみで使用することによって、またＦＥＴとしてＷＢＧ素子を用いることで、ＦＥＴの占有面積を増大させずに、移相器の高耐電力を図ることができる。

実施の形態２．
以下、この発明に係る実施の形態２について説明する。この実施の形態では、上述した実施の形態１による移相器の反射性終端回路１４，１５の替わりに、図３に示す回路構成の反射性終端回路を使用する。この反射性終端回路は、ＦＥＴ１９とインダクタ２０が直列に接続され、その直列回路と並列にキャパシタ２１が接続された構成となっている。

次に動作について説明する。
ＦＥＴ１９はＯＦＦ状態、すなわち容量として動作させ、ＦＥＴ制御端子２２に印加するバイアス電圧を変えてＯＦＦ容量値を変化させる。
この時、ＦＥＴ１９のＯＦＦ容量値をＣ_１、インダクタ２０のインダクタンスをＬ、キャパシタ２１の容量をＣ_２とすると、図３に示す反射性終端回路のインピーダンスは式（４）で表される。

上式（４）によれば、ＦＥＴ１９のＯＦＦ容量値が次式（５）で表される値に設定されたとき、反射性終端回路のインピーダンスはＺ＝０となる。

また、ＦＥＴ１９のＯＦＦ容量値が次式（６）で表される値に設定されたとき、反射性終端回路のインピーダンスはＺ＝∞となる。

この条件式（５）、（６）を満足するように、ＦＥＴ１９のＦＥＴ制御端子２２に印加する電圧を制御することにより、実施の形態１と同様に移相器を動作させることができる。

実施の形態３．
以下、この発明に係る実施の形態３について説明する。この実施の形態では、上述した実施の形態１による移相器の反射性終端回路１４，１５の替わりに、図４に示す回路構成の反射性終端回路を使用する。この反射性終端回路は、ＦＥＴ２４とインダクタ２５が並列に、その並列回路と直列にインダクタ２６が接続された構成となっている。

次に動作について説明する。
ＦＥＴ２４はＯＦＦ状態、すなわち容量として動作させ、ＦＥＴ制御端子２７に印加するバイアス電圧を変えてＯＦＦ容量値を変化させる。
この時、ＦＥＴ２４のＯＦＦ容量値をＣ、インダクタ２５のインダクタンスをＬ_１、インダクタ２６のインダクタンスをＬ_２とすると、図４に示す反射性終端回路のインピーダンスは次式（７）で表される。

上式（７）によれば、ＦＥＴ２４のＯＦＦ容量値が次式（８）で表される値に設定されたとき、反射性終端回路のインピーダンスはＺ＝０となる。

また、ＦＥＴ２４のＯＦＦ容量値が式（９）で表される値に設定されたとき、反射性終端回路のインピーダンスはＺ＝∞となる。

この条件式（８）、（９）を満足するように、ＦＥＴ２４のＦＥＴ制御端子２７に印加する電圧を制御することにより、実施の形態１と同様に移相器を動作させることができる。

実施の形態４．
以下、この発明に係る実施の形態４について説明する。上述した実施の形態１による移相器の反射性終端回路１４，１５の替わりに、図５に示す回路構成の反射性終端回路を使用する。この反射性終端回路は、ＦＥＴ２９とインダクタ３０が並列に接続され、その並列回路と直列にキャパシタ３１が接続された構成となっている。

次に動作について説明する。
ＦＥＴ２９はＯＦＦ状態、すなわち容量として動作させ、ＦＥＴ制御端子３２に印加するバイアス電圧を変えてＯＦＦ容量値を変化させる。この時、ＦＥＴ２９のＯＦＦ容量値をＣ_１、インダクタ３０のインダクタンスをＬ、キャパシタ３１の容量をＣ_２とすると、図５に示す反射性終端回路のインピーダンスは次式（１０）で表される。

式（１０）によればＦＥＴ２９のＯＦＦ容量値が次式（１１）で表される値に設定されるとき、反射性終端回路のインピーダンスはＺ＝０となる。

また、ＦＥＴ２９のＯＦＦ容量値が式（１２）で表される値に設定されるとき、反射性終端回路のインピーダンスはＺ＝∞となる。

この条件式（１１）、（１２）を満足するように、ＦＥＴ２９のＦＥＴ制御端子３２に印加する電圧を制御することにより、実施の形態１と同様に移相器を動作させることができる。

なお、上述した実施の形態１〜実施の形態４では、半導体素子としてＦＥＴを使用しているが、ＦＥＴに代えて耐電力性の高いダイオードを用いても良く、ダイオードに適宜制御電圧を印加することにより同様の効果を得ることができる。この場合、ＷＢＧ素子を用いてダイオードを構成すれば良い。

この発明の実施の形態１による高耐電力移相器の構成を示す図である。 この発明の実施の形態１による高耐電力移相器の等価回路を示す図である。 この発明の実施の形態２による反射性終端回路の構成を示す図である。 この発明の実施の形態３による反射性終端回路の構成を示す図である。 この発明の実施の形態４による反射性終端回路の構成を示す図である。

符号の説明

１ 高周波入力端子、２ 高周波出力端子、３，４ 端子、５ ９０°ハイブリッドカプラ、６ ＦＥＴ、７,８ インダクタ、９ ＦＥＴ、１０,１１ インダクタ、１２,１３ ＦＥＴ制御端子、１４,１５ 反射性終端回路、１６,１７ ＦＥＴ ＯＦＦ容量、１８ 端子、 １９ ＦＥＴ、２０ インダクタ、２１ キャパシタ、２２ ＦＥＴ制御端子、２３ 端子、 ２４ ＦＥＴ、２５,２６ インダクタ、２７ ＦＥＴ制御端子、２８ 端子、２９ ＦＥＴ、３０ インダクタ、３１ キャパシタ、３２ ＦＥＴ制御端子。

Claims (4)

1. 入力端子、出力端子、第１の反射端子、及び第２の反射端子を有した９０°ハイブリッドカプラと、
   上記９０°ハイブリッドカプラの第１の反射端子に接続された第１の反射性終端回路と、
   上記９０°ハイブリッドカプラの第２の反射端子に接続された第２の反射性終端回路とを備え、
   上記第１、第２の反射性終端回路は、ＦＥＴと第１のインダクタを直列に接続した直列回路と、この直列回路と並列に接続された第２のインダクタを有し、
   上記ＦＥＴのＯＦＦ時の容量値をＣ、第１のインダクタのインダクタンスをＬ１、第２のインダクタのインダクタンスをＬ２とした時、ＦＥＴの制御電圧を変化させて、以下の式（１）、（２）のいずれか一方の条件に切り替えて動作させることを特徴とする移相器。
   Ｃ＝１／ω^２Ｌ_１ （１）
   Ｃ＝１／ω^２（Ｌ_１＋Ｌ_２） （２）
2. 入力端子、出力端子、第１の反射端子、及び第２の反射端子を有した９０°ハイブリッドカプラと、
   上記９０°ハイブリッドカプラの第１の反射端子に接続された第１の反射性終端回路と、
   上記９０°ハイブリッドカプラの第２の反射端子に接続された第２の反射性終端回路とを備え、
   上記第１、第２の反射性終端回路は、ＦＥＴと第１のインダクタを並列に接続した並列回路と、この並列回路と直列に接続された第２のインダクタを有し、
   上記ＦＥＴのＯＦＦ時の容量値をＣ、第１のインダクタのインダクタンスをＬ１、第２のインダクタのインダクタンスをＬ２とした時、ＦＥＴの制御電圧を変化させて、以下の式（１）、（２）のいずれか一方の条件に切り替えて動作させることを特徴とする移相器。
   Ｃ＝（Ｌ_１＋Ｌ_２）／ω^２Ｌ_１Ｌ_２（１）
   Ｃ＝１／ω^２Ｌ_１ （２）
3. 上記ＦＥＴに、ダイオード素子を用いることを特徴とする請求項１または請求項２に記載の移相器。
4. 上記ＦＥＴまたはダイオードに、ＷＢＧ（Ｗｉｄｅ Ｂａｎｄ Ｇａｐ）素子を用いることを特徴とする請求項１から請求項３のいづれか１項に記載の移相器。

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