JPH08102630A - 高周波集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 高周波集積回路において、特に低消費電力を
可能にする増幅器を得る。 【構成】 増幅器の最終段のＦＥＴとして働くゲート幅
の変えられるゲート幅回路１０４の入力を増幅器中の前
段の出力に接続し、ゲート幅回路１０４の出力をインピ
ーダンスの変えられる出力整合回路１０３に接続する。 【効果】 ＦＥＴのゲート幅を変えることにより、所望
の出力電力が得られ、増幅器の消費電力の効率を高くす
ることができ、出力整合回路で増幅器の最終段のＦＥＴ
の出力と整合をとることにより、さらに消費電力の効率
を高くすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、増幅器を有する高周
波集積回路に関して、特に高効率の増幅器に関する。

【０００２】

【従来の技術】従来の技術の構成について説明する。図
４は従来の高周波集積回路の高効率増幅器において、特
に携帯電話等の移動体通信において使用される増幅器の
最終段のＦＥＴとその出力整合回路の構成の一具体例を
示す図である。図４中の４は多段増幅器の最終段である
ＦＥＴ、１はＦＥＴ４のゲート、２はＦＥＴ４のドレイ
ン、３はＦＥＴ４のソース、５は電源電圧を印加するド
レイン電圧印加端子、６は出力端子、２１、２２はスト
リップライン（ストリップラインとはＧａＡｓ基板上ま
たはＡｌ2 Ｏ3 基板上にＡｕ等の材料で形成されるマイ
クロストリップライン（伝送線路）のこと）、２３はオ
ープンスタブ（オープンスタブとは、マイクロストリッ
プラインの一端が開放しているものをいう）、２４はコ
ンデンサを示す。ゲート１は前段の出力端子に接続され
ている。ドレイン２はストリップライン２１の一端とス
トリップライン２２の一端とに接続されている。ソース
３はグランドに接続されている。ストリップライン２１
の他端はコンデンサ２４の一端とドレイン電圧印加端子
５とに接続されている。コンデンサ２４の他端はグラン
ドに接続されている。ストリップライン２２の他端はオ
ープンスタブ２３の一端と出力端子６とに接続されてい
る。ストリップライン２１とコンデンサ２４とによりシ
ョートスタブ２００（ショートスタブとは、マイクロス
トリップラインの一端が短絡しているものをいう）を構
成する。ショートスタブ２００、ストリップライン２
２、オープンスタブ２３、ドレイン印加電圧５、出力端
子６より出力整合回路２０１を構成する。

【０００３】ショートスタブ２００は出力整合回路２０
１の構成要素として基本波（９００ＭＨｚ）に対してイ
ンダクタンスとして作用し、ストリップライン２２は出
力整合回路２０１の構成要素としてインダクタンスとし
て作用し、オープンスタブ２３は出力整合回路２０１の
構成要素として基本波に対して容量として作用する。

【０００４】次に動作について説明する。ドレイン電圧
印加端子５に予め定められた一定の電圧が与えられる場
合、出力整合回路２０１はその一定の電圧に対しては、
増幅器の最終段の出力インピーダンスと整合がとれるよ
うに構成されていること、および出力端子６には適切な
電力が出力されるように構成されていることにより、増
幅器の消費電力の効率（この説明でいう効率とは増幅器
の消費電力に対する出力電力と入力電力との差をパーセ
ントで表したものである）が高くなるよう構成されてい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、ドレイ
ン電圧印加端子５に与えられる電圧は各携帯電話によっ
て異なり、主に３．６Ｖ、４．８Ｖ、６．０Ｖの三種類
がある。従って、この三種類の電圧をドレイン電圧印加
端子５にそれぞれ与えた場合、効率が悪くなる場合があ
る。例えば、ドレイン電圧印加端子５に６．０Ｖの電圧
を与えると効率が高くなるように構成されている増幅器
は、ドレイン電圧印加端子５に３．６Ｖの電圧を与える
と、出力端子６に出力される出力電力は不足する。逆
に、ドレイン電圧印加端子５に３．６Ｖの電圧を与える
と効率が高くなるように構成されている増幅器では、ド
レイン電圧印加端子５に６．０Ｖの電圧を与えると、出
力電力は充分であるが、出力整合回路２０１とＦＥＴ４
との整合がずれることにより、電力が損失し、効率は悪
くなるという問題がある。

【０００６】本発明は以上のような問題点を解決するた
めになされたものであり、異なるドレイン電圧を与えて
も、常に高い効率で動作する増幅器を有する高周波集積
回路を得ることを目的とする。

【０００７】

【課題を解決するための手段】本発明請求項１記載に係
る課題解決手段について、増幅器を有する高周波集積回
路において、前記増幅器は、調整できるゲート幅を有す
るゲート幅回路と、前記増幅器の最終段のＦＥＴの出力
を受けて、前記出力の出力インピーダンスと整合させる
ためにインピーダンスを調整できる出力整合回路とを有
し、前記最終段のＦＥＴのゲート幅は、前記ゲート幅回
路が有する前記ゲート幅である。

【０００８】本発明請求項２記載に係る課題解決手段に
おいて、前記ゲート幅回路は、複数のＦＥＴと、前記増
幅器中の前段からの信号と、予め準備されたＦＥＴがピ
ンチオフする電圧とのどちらか一方を前記ＦＥＴのゲー
トに入力するように切り替える切替手段とを有し、前記
複数のＦＥＴの各ゲートは前記前段からの入力信号が入
力可能に設けられ、前記複数のＦＥＴは並列に接続さ
れ、かつ前記複数のＦＥＴの少なくとも一部のＦＥＴの
ゲートに前記切替手段が接続されている。

【０００９】本発明請求項３記載に係る課題解決手段に
おいて、前記ゲート幅回路は、デュアルゲートＦＥＴを
含む複数のＦＥＴとを有し、前記複数のＦＥＴの中でデ
ュアルゲートＦＥＴ以外のＦＥＴの各ゲートと前記デュ
アルゲートＦＥＴの各第１ゲートには前記増幅器中の前
段からの入力信号が入力され、前記複数のＦＥＴは並列
に接続され、かつ前記デュアルゲートＦＥＴの各第２ゲ
ートには前記デュアルゲートＦＥＴを制御する電圧が入
力されている。

【００１０】本発明請求項４記載に係る課題解決手段に
おいて、前記ゲート幅回路は、複数のＦＥＴと、接続状
態を短絡状態と開放状態とのどちらか一方に切り替える
切替手段とを有し、前記複数のＦＥＴの各ゲートは前記
増幅器中の前段からの入力信号が入力され、前記複数の
ＦＥＴは並列に接続され、かつ前記複数のＦＥＴの少な
くとも一部のＦＥＴのドレインに前記切替手段が接続さ
れている。

【００１１】本発明請求項５記載に係る課題解決手段に
おいて、前記増幅器が多段増幅器である場合において、
前記最終段以外の段のうち、少なくとも一つの段のＦＥ
Ｔのゲート幅も前記ゲート幅回路が有するゲート幅であ
る。

【００１２】本発明請求項６記載に係る課題解決手段に
おいて、前記出力整合回路は、前記出力インピーダンス
と整合をとるために、それに応じたインピーダンス値を
有する回路と、前記出力インピーダンスに応じて、前記
インピーダンス値を選択する選択手段とを備える。

【００１３】

【作用】本発明請求項１記載に係る高周波集積回路で
は、ゲート幅の調整ができるゲート幅回路を備えること
により、その調整されたゲート幅に応じて、ドレイン電
流も調整できる。また増幅器中の最終段に接続されてい
るＦＥＴの出力を受けて、前記出力の出力インピーダン
スと整合させるためにインピーダンスを調整できる出力
整合回路を備えることにより、ゲート幅回路の調整され
たゲート幅に応じて最終段に接続されているＦＥＴの出
力の出力インピーダンスと出力整合回路とが整合する。

【００１４】本発明請求項２記載に係る高周波集積回路
では、切替手段によってＦＥＴをピンチオフできるの
で、複数のＦＥＴから合成されるゲート幅の調整ができ
るゲート幅回路を実現できることにより、その調整され
たゲート幅に応じて、ドレイン電流も調整でき、出力電
力を調整できる。

【００１５】本発明請求項３記載に係る高周波集積回路
では、第２ゲート入力されるデュアルゲートＦＥＴを制
御する電圧をデュアルゲートがピンチオフする電圧にす
ることにより、デュアルゲートをピンチオフできるの
で、複数のＦＥＴから合成されるゲート幅の調整ができ
るゲート幅回路を実現できることにより、その調整され
たゲート幅に応じて、ドレイン電流も調整でき、出力電
力を調整できる。

【００１６】本発明請求項４記載に係る高周波集積回路
では、切替手段によりドレインを開放状態にすることに
より、複数のＦＥＴから合成されるゲート幅の調整がで
きるゲート幅回路を実現できることにより、その調整さ
れたゲート幅に応じて、ドレイン電流も調整でき、出力
電力を調整できる。

【００１７】本発明請求項５記載に係る高周波集積回路
では、前記増幅器が多段増幅器である場合において、前
記増幅器の少なくとも一つの段に前記ゲート幅回路を備
えることにより、各段におけるゲート幅を調整できるの
で、そのゲート幅に応じて、ドレイン電流も調整でき
る。

【００１８】本発明請求項６記載に係る高周波集積回路
では、切替手段によって出力インピーダンスと整合する
インピーダンス値を選択することにより、最終段に接続
されているＦＥＴの出力の出力インピーダンスと出力整
合回路とが整合する。

【００１９】

【実施例】次に、本発明の第１の実施例について図１を
参照して説明する。図１中の４ａ、４ｂ、４ｃ、４ｄは
それぞれ数mm程度のｗｇ（ゲート幅）であるシングルゲ
ートのＦＥＴ（電界効果トランジスタ）であり携帯電話
等の移動体通信において使用される増幅器の最終段のＦ
ＥＴ、１ａ、１ｂ、１ｃ、１ｄはゲート、２ａ、２ｂ、
２ｃ、２ｄはドレイン、３ａ、３ｂ、３ｃ、３ｄはソー
ス、５は電源電圧を印加するドレイン電圧印加端子、７
ｃ、７ｄは制御用ゲート端子、６は出力端子、２１、２
２、２２ｃ、２２ｄはストリップライン、２３、２３
ｃ、２３ｄはオープンスタブ、２４はコンデンサ、１１
ｃ、１１ｄは第１の接続状態と第２の接続状態とを切り
替える切替手段であるスイッチ、１１ｇ、１１ｈ、１１
ｉ、１１ｊ、１１ｋ、１１ｍは短絡状態（オン）と開放
状態（オフ）とを切り替える切替手段であるスイッチで
ある。

【００２０】前段の出力端子はゲート１ａ、１ｂ、スイ
ッチ１１ｃの第１の入力端子、スイッチ１１ｄの第１の
入力端子に接続されている。スイッチ１１ｃの第２の入
力端子は制御用ゲート端子７ｃに接続されている。スイ
ッチ１１ｄの第２の入力端子は制御用ゲート端子７ｄに
接続されている。スイッチ１１ｃの出力端子はゲート１
ｃに接続されている。スイッチ１１ｄの出力端子はゲー
ト１ｄに接続されている。ソース３ａ、３ｂ、３ｃ、３
ｄはそれぞれ接地されている。ドレイン２ａはドレイン
２ｂ、２ｃ、２ｄ、の一端、ストリップライン２２の一
端、スイッチ１１ｇの一端、１１ｉの一端に接続されて
いる。ストリップライン２１の他端はコンデンサ２４の
一端とドレイン電圧印加端子５とに接続されている。コ
ンデンサ２４の他端は接地されている。スイッチ１１ｇ
の他端はストリップライン２２ｃの一端に接続されてい
る。ストリップライン２２ｃの他端はスイッチ１１ｈの
一端に接続されている。スイッチ１１ｉの他端はストリ
ップライン２２ｄの一端に接続されている。ストリップ
ライン２２ｄの他端はスイッチ１１ｊの一端に接続され
ている。ストリップライン２２の他端はスイッチ１１ｈ
の他端、スイッチ１１ｊの他端、オープンスタブ２３の
一端、スイッチ１１ｋの一端、スイッチ１１ｍの一端、
出力端子６に接続されている。スイッチ１１ｋの他端は
オープンスタブ２３ｃの一端に接続されている。スイッ
チ１１ｍの他端はオープンスタブ２３ｄの一端に接続さ
れている。

【００２１】ストリップライン２１とコンデンサ２４と
ドレイン電圧印加端子５とによりショートスタブ１００
を構成する。ストリップライン２２、２２ｃ、２２ｄ、
スイッチ１１ｇ、１１ｈ、１１ｉ、１１ｊによりストリ
ップライン１０１を構成する。オープンスタブ２３、２
３ｃ、２３ｄ、スイッチ１１ｋ、１１ｍによりオープン
スタブ１０２を構成する。ショートスタブ１００、スト
リップライン１０１、オープンスタブ１０２、出力端子
６により出力整合回路１０３を構成する。ＦＥＴ４ａ、
４ｂ、４ｃ、４ｄ、スイッチ１１ｅ、１１ｆによりゲー
ト幅回路１０４を構成する。

【００２２】スイッチ１１ｃ、１１ｄ、１１ｇ、１１
ｈ、１１ｉ、１１ｊ、１１ｋ、１１ｍは外部の電圧等に
よって切り替わる。スイッチ１１ｃの第１の接続状態と
は前段の出力端子とゲート１ｃを接続する状態、第２の
接続状態とはピンチオフ印加電圧端子７ｃとゲート１ｃ
とを接続する状態である。スイッチ１１ｄの第１の接続
状態とは前段の出力端子とゲート１ｄを接続する状態、
第２の接続状態とはピンチオフ印加電圧端子７ｄとゲー
ト１ｄとを接続する状態である。ピンチオフ印加電圧端
子７ｃにはＦＥＴ４ｃがピンチオフする負電圧を印加し
ておく。ピンチオフ印加電圧端子７ｄにはＦＥＴ４ｄが
ピンチオフする負電圧を印加しておく。

【００２３】次にゲート幅回路１０４の動作について説
明する。ドレイン電圧印加端子５に印加される電圧値に
応じて、ゲート幅回路１０４中の並列に接続されている
ＦＥＴ４ａ、４ｂ、４ｃ、４ｄより合成されるゲート幅
を変えて、ドレイン電流を調整し、ゲート幅回路が出力
する電流を調整する。その電流の調整につして、ドレイ
ン電圧印加端子５に印加する電圧値が高い（６Ｖ）場合
と低い（３．６Ｖ）場合とについて詳細に説明する。ま
ずドレイン電圧印加端子５に印加する電圧値が６Ｖの場
合について、スイッチ１１ｃ、１１ｄが第１接続状態
で、ドレイン電圧印加端子５に６Ｖが印加されると、ド
レイン電圧印加端子に低い電圧が印加されている場合に
較べて、ＦＥＴ４ａ、４ｂ、４ｃ、４ｄに流れるドレイ
ン電流値の合計が大きいので、ゲート幅回路１０４が出
力する電流が大きくなることにより、出力端子６には必
要以上の大きな電力が出力されるので消費電力の効率が
悪くなる。そこで、スイッチ１１ｃ、１１ｄを第２接続
状態にして、ＦＥＴ４ｃ、４ｄをピンチオフの状態に
し、ＦＥＴ４ａ、４ｂからなるゲート幅に変えて、ドレ
イン電流を減少させ、ゲート幅回路１０４が出力する電
流を抑えて、出力端子６に出力される電力を適切な電力
にすることにより、消費電力の効率を高くする。

【００２４】次にドレイン電圧印加端子５に印加する電
圧値が３．６Ｖの場合について説明する。スイッチ１１
ｃ、１１ｄが第２接続状態で、ドレイン電圧印加端子５
に３．６Ｖが印加されると、ドレイン電圧印加端子に高
い電圧が印加されている場合に較べて、ＦＥＴ４ａ、４
ｂに流れるドレイン電流値の合計が小さいので、ゲート
幅回路１０４が出力する電流が小さくなり、出力端子６
には必要な電力が得られない。そこで、スイッチ１１
ｃ、１１ｄを第１接続状態にして、ＦＥＴ４ｃ、４ｄを
動作させ、ＦＥＴ４ａ、４ｂ、４ｃ、４ｄからなるゲー
ト幅に変えて、ドレイン電流を増大させ、ゲート幅回路
１０４が出力する電流を増大させ、出力端子６に出力さ
れる電力を適切な電力にすることにより、消費電力の効
率を高くする。

【００２５】以上のように電源電圧に応じて、ゲート幅
回路１０４のＦＥＴのゲート幅、すなわち最終段のＦＥ
ＴのＷｇｔ（トータルのゲート幅）を変えることで、出
力端子に適切な電力を出力することにより、消費電力の
効率を高くすることができる。

【００２６】次に出力整合回路１０３の動作について説
明する。最終段のＦＥＴであるＦＥＴ４ａ、４ｂ、４
ｃ、４ｄがドレイン電圧印加端子５に印加される電圧に
よって動作状態がかわり、出力インピーダンスが異なる
ので、その出力インピーダンスと整合がとれるようにス
イッチ１１ｇ、１１ｈ、１１ｉ、１１ｊ、１１ｋ、１１
ｍを用いて、出力整合回路の入力インピーダンスを調整
する。

【００２７】例えばドレイン電圧印加端子５に印加する
電圧値が高い（６Ｖ）場合と低い（３．６Ｖ）場合とに
ついて、詳細に説明する。まずドレイン電圧印加端子５
に印加する電圧値が６．０Ｖの場合は、出力インピーダ
ンスに整合をとるために、それに応じたインピーダンス
値を有する回路であるストリップライン２２とオープン
すタブ２３を選択するようにスイッチ１１ｇ、１１ｈ、
１１ｉ、１１ｊ、１１ｋおよび１１ｍをオフする。ドレ
イン電圧印加端子５に印加する電圧値が３．８Ｖの場合
は、出力インピーダンスに整合をとるために、それに応
じたインピーダンス値を有する回路であるストリップラ
イン２２、２２ｃ、２２ｄとオープンスタブ２３、２３
ｃ、２３ｄを選択するようにスイッチ１１ｇ、１１ｈ、
１１ｉ、１１ｊ、１１ｋおよび１１ｍをオンにする。

【００２８】以上のように電源電圧に応じて、スイッチ
により、出力インピーダンスと整合するインピーダンス
値を選択することにより、最終段に接続されているＦＥ
Ｔの出力の出力インピーダンスと出力整合回路とが整合
し、整合がずれた場合に生じる電力の損失が軽減され、
消費電力の効率が高くなる。

【００２９】次に、本発明の第２の実施例について図２
を参照して説明する。図２中の４ｅ、４ｆはデュアルゲ
ートＦＥＴ、１ｅはデュアルゲートＦＥＴ４ｅの第１ゲ
ート、１２ｅはデュアルゲートＦＥＴ４ｅの第２ゲー
ト、２ｅはデュアルゲートＦＥＴ４ｅのドレイン、３ｅ
はデュアルゲートＦＥＴ４ｅのソース、１ｆはデュアル
ゲートＦＥＴ４ｆの第１ゲート、１２ｆはデュアルゲー
トＦＥＴ４ｆの第２ゲート、２ｆはデュアルゲートＦＥ
Ｔ４ｆのドレイン、３ｆはデュアルゲートＦＥＴ４ｆの
ソース、７ｅ、７ｆは制御用ゲート端子、１０５はゲー
ト幅回路、その他の各符号は図１中の各符号に対応して
いる。

【００３０】前段の出力端子はゲート１ａ、１ｂ、第１
ゲート１ｅ、１ｆに接続されている。第２ゲート１２ｅ
は制御用ゲート端子７ｅに接続されている。第２ゲート
１２ｆは制御用ゲート端子７ｆに接続されている。ソー
ス３ａ、３ｂ、３ｅ、３ｆはそれぞれ接地されている。
ドレイン２ａはドレイン２ｂ、２ｅ、２ｆ、ストリップ
ライン２１の一端、ストリップライン２２の一端、スイ
ッチ１１ｇの一端、スイッチ１１ｉの一端に接続されて
いる。ＦＥＴ４ａ、４ｂ、４ｅ、４ｆ、制御用ゲート端
子７ｅ、７ｆによりゲート幅回路１０５を構成する。出
力整合回路１０３の構成は図１で説明したのと同じであ
る。

【００３１】次にゲート幅回路１０５の動作について説
明する。ドレイン電圧印加端子５に印加される電圧値に
応じて、ゲート幅回路１０５中の並列に接続されている
ＦＥＴ４ａ、４ｂ、４ｅ、４ｆより合成されるゲート幅
を変えて、ドレイン電流を調整し、ゲート幅回路が出力
する電流を調整する。その電流の調整について、ドレイ
ン電圧印加端子５に印加する電圧値が高い（６Ｖ）場合
と低い（３．６Ｖ）場合とについて、詳細に説明する。
まずドレイン電圧印加端子５に印加する電圧値が６Ｖの
場合、制御用ゲート端子７ｅ、７ｆにそれぞれデュアル
ゲートＦＥＴ４ｅ、４ｆを動作させる電圧を印加した状
態で、ドレイン電圧印加端子５に６Ｖが印加されると、
ドレイン電圧印加端子に低い電圧が印加されている場合
に較べて、ＦＥＴ４ａ、４ｂ、デュアルゲートＦＥＴ４
ｅ、４ｆに流れるドレイン電流値の合計が大きいので、
ゲート幅回路１０５が出力する電流が大きくなることに
より、出力端子６には必要以上の大きな電力が出力され
るので消費電力の効率が悪くなる。そこで、制御用ゲー
ト端子７ｅ、７ｆにそれぞれデュアルゲートＦＥＴ４
ｅ、４ｆをピンチオフの状態にする電圧を印加し、ＦＥ
Ｔ４ａ、４ｂからなるゲート幅に変えて、ドレイン電流
を減少させ、ゲート幅回路１０５が出力する電流を抑え
て、出力端子６に出力される電力を適切な電力にするこ
とにより、消費電力の効率を高くする。

【００３２】次にドレイン電圧印加端子５に印加する電
圧値が３．６Ｖの場合について説明する。制御用ゲート
端子７ｅ、７ｆにそれぞれデュアルゲートＦＥＴ４ｅ、
４ｆをピンチオフにする電圧を印加した状態で、ドレイ
ン電圧印加端子５に３．６Ｖが印加されると、ドレイン
電圧印加端子に高い電圧が印加されている場合に較べ
て、ＦＥＴ４ａ、４ｂに流れるドレイン電流値の合計が
小さいので、ゲート幅回路１０５が出力する電流が小さ
くなり、出力端子６には必要な電力が得られない。そこ
で、制御用ゲート端子７ｅ、７ｆにそれぞれデュアルゲ
ートＦＥＴ４ｅ、４ｆを動作させる電圧を印加し、デュ
アルゲートＦＥＴ４ｅ、４ｆを動作させ、ＦＥＴ４ａ、
４ｂ、デュアルゲートＦＥＴ４ｅ、４ｆからなるゲート
幅に変えて、ドレイン電流を増大させ、ゲート幅回路１
０５が出力する電流を増大させ、出力端子６に出力され
る電力を適切な電力にすることにより、消費電力の効率
を高くする。

【００３３】以上のように電源電圧に応じて、ゲート幅
回路１０５のＦＥＴのゲート幅、すなわち最終段のＦＥ
Ｔのトータルのゲート幅を変えることで、出力端子に適
切な電力を出力することにより、消費電力の効率を高く
することができる。

【００３４】なお図２中の出力整合回路１０３の動作お
よびその効果については、第１の実施例で説明したのと
同様である。

【００３５】次に、本発明の第３の実施例について図３
を参照して説明する。図３中の１１ｅ、１１ｆは短絡状
態（オン）と開放状態（オフ）とを切り替える切替手段
であるスイッチ、１０６はゲート幅回路、その他の各符
号は図１中の各符号と対応している。

【００３６】前段の出力端子はゲート１ａ、１ｂ、第１
ゲート１ｃ、１ｄに接続されている。ソース３ａ、３
ｂ、３ｃ、３ｄはそれぞれ接地されている。ドレイン２
ｃはスイッチ１１ｅの一端に接続されている。ドレイン
２ｄはスイッチ１１ｆの一端に接続されている。ドレイ
ン２ａはドレイン２ｂ、スイッチ１１ｅの他端、スイッ
チ１１ｆの他端、ストリップライン２１の一端、ストリ
ップライン２２の一端、スイッチ１１ｇの一端、スイッ
チ１１ｉの一端に接続されている。ＦＥＴ４ａ、４ｂ、
４ｃ、４ｄ、スイッチ１１ｅ、１１ｆによりゲート幅回
路１０６を構成する。出力整合回路１０３の構成は図１
で説明したのと同じである。

【００３７】次にゲート幅回路１０６の動作について説
明する。ドレイン電圧印加端子５に印加される電圧値に
応じて、ゲート幅回路１０６中の並列に接続されている
ＦＥＴ４ａ、４ｂ、４ｃ、４ｄより合成されるゲート幅
を変えて、ドレイン電流を調整し、ゲート幅回路１０６
が出力する電流を調整する。その電流の調整について、
ドレイン電圧印加端子５に印加する電圧値が高い（６
Ｖ）場合と低い（３．６Ｖ）場合とについて詳細に説明
する。まずドレイン電圧印加端子５に印加する電圧値が
６Ｖの場合、スイッチ１１ｅ、１１ｆがオンの状態で、
ドレイン電圧印加端子５に６Ｖが印加されると、ドレイ
ン電圧印加端子に低い電圧が印加されている場合に較べ
て、ＦＥＴ４ａ、４ｂ、４ｃ、４ｄに流れるドレイン電
圧印加端子５に６Ｖが印加されると、ドレイン電圧印加
端子に低い電圧が印加されている場合に較べて、ＦＥＴ
４ａ、４ｂ、４ｃ、４ｄに流れるドレイン電流値の合計
が大きいので、ゲート幅回路１０６が出力する電流が大
きくなることにより、出力端子６には必要以上の大きな
電力が出力されるので消費電力の効率が悪くなる。そこ
で、スイッチ１１ｅ、１１ｆをオフの状態にして、ＦＥ
Ｔ４ｃ、４ｄをピンチオフの状態にし、ＦＥＴ４ａ、４
ｂからなるゲート幅に変えて、ドレイン電流を減少さ
せ、ゲート幅回路１０６が出力する電流を抑えて、出力
端子６に出力される電力を適切な電力にすることによ
り、消費電力の効率を高くする。

【００３８】次にドレイン電圧印加端子５に印加する電
圧値が３．６Ｖの場合について説明する。スイッチ１１
ｅ、１１ｆがオフの状態で、ドレイン電圧印加端子５に
３．６Ｖが印加されると、ドレイン電圧印加端子に高い
電圧が印加されている場合に較べて、ＦＥＴ４ａ、４ｂ
に流れるドレイン電流値の合計が小さいので、ゲート幅
回路１０６が出力する電流が小さくなり、出力端子６に
は必要な電力が得られない。そこで、スイッチ１１ｅ、
１１ｆをオンの状態にして、ＦＥＴ４ｃ、４ｄを動作さ
せ、ＦＥＴ４ａ、４ｂ、４ｃ、４ｄからなるゲート幅に
変えて、ドレイン電流を増大させ、ゲート幅回路１０６
が出力する電流を増大させ、出力端子６に出力される電
力を適切な電力にすることにより、消費電力の効率を高
くする。

【００３９】以上のように電源電圧に応じて、ゲート幅
回路１０６のＦＥＴのゲート幅、すなわち最終段のＦＥ
Ｔのトータルのゲート幅を変えることで、出力端子に適
切な電力を出力することにより、消費電力の効率を高く
することができる。

【００４０】なお図３中の出力整合回路１０３の動作お
よびその効果については、第１の実施例で説明したのと
同様である。

【００４１】なお、第１、第２および第３の実施例で
は、増幅器の最終段のゲート幅が、ゲート幅回路が有す
る調整できるゲート幅である場合について説明したが、
増幅器が多段増幅器の場合、最終段のゲート幅のみだけ
でなく、他の段のゲート幅も、ゲート幅回路が有する調
整できるゲート幅にしてもよい。こうすることにより、
各段のＦＥＴに流れるドレイン電流を切替手段を用いて
制御することにより、各段の消費電力を抑え、増幅器全
体の消費電力の効率をさらに高くすることができる。

【００４２】

【発明の効果】本発明請求項１に係る高周波集積回路で
は、ゲート幅の調整ができるゲート幅回路を備えること
により、電源電圧に応じて、ゲート幅を調整し、ドレイ
ン電流を調整できるので、出力端子に適切な電力を出力
することにより、消費電力の効率を高くすることができ
る。また出力整合回路で電源電圧に応じて、最終段に接
続されているＦＥＴの出力の出力インピーダンスと出力
整合回路とを整合させることより、整合がずれた場合に
生じる電力の損失が軽減され、消費電力の効率が高くな
る。よって増幅器にゲート幅回路と出力整合回路を備え
ることにより、電源電圧が異なるシステムにおいても、
常に効率の良い動作をする増幅器を得ることがでできる
効果がある。

【００４３】本発明請求項２に係る高周波集積回路で
は、切替手段によってＦＥＴをピンチオフできるので、
複数のＦＥＴから合成されるゲート幅の調整ができるゲ
ート幅回路を実現できることにより、その調整されたゲ
ート幅に応じて、ドレイン電流も調整でき、出力電力を
調整できるので、電源電圧に応じてゲート幅を調整し、
ドレイン電流を調整して、出力端子に適切な電力を出力
することにより、消費電力の効率を高くすることができ
る効果がある。

【００４４】本発明請求項３に係る高周波集積回路で
は、第２ゲート入力されるデュアルゲートＦＥＴを制御
する電圧をデュアルゲートがピンチオフする電圧にする
ことにより、デュアルゲートをピンチオフできるので、
複数のＦＥＴから合成されるゲート幅の調整ができるゲ
ート幅回路を実現できることにより、その調整されたゲ
ート幅に応じて、ドレイン電流も調整でき、出力電力を
調整できるので、電源電圧に応じてゲート幅を調整し、
ドレイン電流を調整して、出力端子に適切な電力を出力
することにより、消費電力の効率を高くすることができ
る効果がある。

【００４５】本発明請求項４に係る高周波集積回路で
は、切替手段によりドレインを開放状態にすることによ
り、複数のＦＥＴから合成されるゲート幅の調整ができ
るゲート幅回路を実現できることにより、その調整され
たゲート幅に応じて、ドレイン電流も調整でき、出力電
力を調整できるので、電源電圧に応じてゲート幅を調整
し、ドレイン電流を調整して、出力端子に適切な電力を
出力することにより、消費電力の効率を高くすることが
できる効果がある。

【００４６】本発明請求項５に係る高周波集積回路で
は、増幅器が多段増幅器である場合において、増幅器の
少なくとも一つの段にゲート幅回路を備えることによ
り、各段におけるゲート幅を調整でき、そのゲート幅に
応じて、ドレイン電流も調整できるので、各段の消費電
力を抑えて、増幅器全体の消費電力の効率をさらに高く
することができる。

【００４７】本発明請求項６に係る高周波集積回路で
は、電源電圧に応じて、最終段に接続されているＦＥＴ
の出力の出力インピーダンスと出力整合回路とを整合さ
せることにより、整合がずれた場合に生じる電力の損失
が軽減され、消費電力の効率が高くなる効果がある。

【図面の簡単な説明】

【図１】 本発明による高周波集積回路の第１の実施例
の増幅器のゲート幅回路および出力整合回路を示す図で
ある。

【図２】 本発明による高周波集積回路の第２の実施例
の増幅器のゲート幅回路および出力整合回路を示す図で
ある。

【図３】 本発明による高周波集積回路の第３の実施例
の増幅器のゲート幅回路および出力整合回路を示す図で
ある。

【図４】 従来の増幅器の出力整合回路の一具体例を示
す図である。

【符号の説明】

１ａ，１ｂ，１ｃ，１ｄ ゲート、１ｅ，１ｆ 第１ゲ
ート、２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ ドレイ
ン、３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ ソース、４
ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ ＦＥＴ、５ ドレ
イン電圧印加端子、６ 出力端子、７ｃ，７ｄ，７ｅ，
７ｆ ゲート制御用端子、１１ｅ，１１ｆ，１１ｇ，１
１ｈ，１１ｉ，１１ｊ，１１ｋ，１１ｍ スイッチ、１
２ｅ，１２ｆ 第２ゲート、２１，２２，２２ｂ，２２
ｃ ストリップライン、２３，２３ｂ，２３ｃ オープ
ンスタブ、２４ コンデンサ、１００ ショートスタ
ブ、１０１ ストリップライン、１０２オープンスタ
ブ、１０３ 出力整合回路、１０４，１０５，１０６
ゲート幅回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 増幅器を有する高周波集積回路におい
   て、 前記増幅器は、 調整できるゲート幅を有するゲート幅回路と、 前記増幅器の最終段のＦＥＴの出力を受けて、前記出力
   の出力インピーダンスと整合させるためにインピーダン
   スを調整できる出力整合回路と、を有し、 前記最終段のＦＥＴのゲート幅は、前記ゲート幅回路が
   有する前記調整できるゲート幅である高周波集積回路。
2. 【請求項２】 前記ゲート幅回路は、 複数のＦＥＴと、 前記増幅器中の前段からの信号と、予め準備されたＦＥ
   Ｔがピンチオフする電圧とのどちらか一方を前記ＦＥＴ
   のゲートに入力するように切り替える切替手段と、を有
   し、 前記複数のＦＥＴの各ゲートは前記前段からの入力信号
   が入力可能に設けられ、前記複数のＦＥＴは並列に接続
   され、かつ前記複数のＦＥＴの少なくとも一部のＦＥＴ
   のゲートに前記切替手段が接続されている請求項１記載
   の高周波集積回路。
3. 【請求項３】 前記ゲート幅回路は、 デュアルゲートＦＥＴを含む複数のＦＥＴと、を有し、 前記複数のＦＥＴの中でデュアルゲートＦＥＴ以外のＦ
   ＥＴの各ゲートと前記デュアルゲートＦＥＴの各第１ゲ
   ートには前記増幅器中の前段からの入力信号が入力さ
   れ、前記複数のＦＥＴは並列に接続され、かつ前記デュ
   アルゲートＦＥＴの各第２ゲートには前記デュアルゲー
   トＦＥＴを制御する電圧が入力されている請求項１記載
   の高周波集積回路。
4. 【請求項４】 前記ゲート幅回路は、 複数のＦＥＴと、 接続状態を短絡状態と開放状態とのどちらか一方に切り
   替える切替手段と、を有し、 前記複数のＦＥＴの各ゲートは前記増幅器中の前段から
   の入力信号が入力され、前記複数のＦＥＴは並列に接続
   され、かつ前記複数のＦＥＴの少なくとも一部のＦＥＴ
   のドレインに前記切替手段が接続されている請求項１記
   載の高周波集積回路。
5. 【請求項５】 前記増幅器が多段増幅器である場合にお
   いて、前記最終段以外の段のうち、少なくとも一つの段
   のＦＥＴのゲート幅も前記ゲート幅回路が有するゲート
   幅である請求項１、２、３または４記載の高周波集積回
   路。
6. 【請求項６】 前記出力整合回路は、 前記出力インピーダンスと整合をとるために、それに応
   じたインピーダンス値を有する回路と、 前記出力インピーダンスに応じて、前記インピーダンス
   値を選択する切替手段と、を備える請求項１、２、３、
   ４または５記載の高周波集積回路。