JP2002344201A - 移相器及び多ビット移相器 - Google Patents
移相器及び多ビット移相器Info
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- JP2002344201A JP2002344201A JP2001143654A JP2001143654A JP2002344201A JP 2002344201 A JP2002344201 A JP 2002344201A JP 2001143654 A JP2001143654 A JP 2001143654A JP 2001143654 A JP2001143654 A JP 2001143654A JP 2002344201 A JP2002344201 A JP 2002344201A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/16—Networks for phase shifting
- H03H11/18—Two-port phase shifters providing a predetermined phase shift, e.g. "all-pass" filters
Abstract
(57)【要約】
【課題】 ピンチオフにしたＦＥＴ２ａのＯＦＦ容量の
影響を小さくするには、ＦＥＴ２ａのゲート幅を小さく
する必要があるため損失が増加する課題があった。 【解決手段】 ドレイン電極が入出力端子１ａと接続さ
れたＦＥＴ２ａと、ドレイン電極がＦＥＴ２ａのソース
電極と接続され、ソース電極が入出力端子１ｂと接続さ
れたＦＥＴ２ｂと、ドレイン電極がＦＥＴ２ａのソース
電極と接続されたＦＥＴ２ｃと、一端がＦＥＴ２ｃのソ
ース電極と接続され、他端がグランドと接続されたイン
ダクタ３ａとを設けたものである。
影響を小さくするには、ＦＥＴ２ａのゲート幅を小さく
する必要があるため損失が増加する課題があった。 【解決手段】 ドレイン電極が入出力端子１ａと接続さ
れたＦＥＴ２ａと、ドレイン電極がＦＥＴ２ａのソース
電極と接続され、ソース電極が入出力端子１ｂと接続さ
れたＦＥＴ２ｂと、ドレイン電極がＦＥＴ２ａのソース
電極と接続されたＦＥＴ２ｃと、一端がＦＥＴ２ｃのソ
ース電極と接続され、他端がグランドと接続されたイン
ダクタ３ａとを設けたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロ波帯や
ミリ波帯で信号の通過位相を電気的に変化させる移相器
及び多ビット移相器に関するものである。
ミリ波帯で信号の通過位相を電気的に変化させる移相器
及び多ビット移相器に関するものである。
【０００２】
【従来の技術】図１３は例えば「２０００ ＩＥＥＥ
Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙａｎｄ Ｔｅｃｈｎ
ｉｑｕ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ」に示され
た従来の移相器を示す構成図であり、図において、１
ａ，１ｂは入出力端子、２ａ，２ｂはＦＥＴ、３ａ，３
ｂ，３ｃはインダクタ、４ａ，４ｃは抵抗、５ａ，５ｂ
は制御信号端子、８はキャパシタである。
Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙａｎｄ Ｔｅｃｈｎ
ｉｑｕ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ」に示され
た従来の移相器を示す構成図であり、図において、１
ａ，１ｂは入出力端子、２ａ，２ｂはＦＥＴ、３ａ，３
ｂ，３ｃはインダクタ、４ａ，４ｃは抵抗、５ａ，５ｂ
は制御信号端子、８はキャパシタである。
【０００３】次に動作について説明する。まず、制御信
号端子５ａに対してＦＥＴ２ａがピンチオフになる負電
圧が印加され、制御信号端子５ｂに対してＦＥＴ２ｂが
通過状態になる０Ｖ又は正の電圧が印加されている場合
を考える。この場合、この移相器の等価回路は図１４の
ように示される。ここで、ＦＥＴ２ａのＯＦＦ容量とキ
ャパシタ８の容量の和が非常に小さく、ＦＥＴ２ｂのＯ
Ｎ抵抗が小さい場合、この回路はπ型の高域通過フィル
タとして動作する。
号端子５ａに対してＦＥＴ２ａがピンチオフになる負電
圧が印加され、制御信号端子５ｂに対してＦＥＴ２ｂが
通過状態になる０Ｖ又は正の電圧が印加されている場合
を考える。この場合、この移相器の等価回路は図１４の
ように示される。ここで、ＦＥＴ２ａのＯＦＦ容量とキ
ャパシタ８の容量の和が非常に小さく、ＦＥＴ２ｂのＯ
Ｎ抵抗が小さい場合、この回路はπ型の高域通過フィル
タとして動作する。
【０００４】次に、制御信号端子５ａに対してＦＥＴ２
ａが通過状態になる０Ｖ又は正の電圧が印加され、制御
信号端子５ｂに対してＦＥＴ２ｂがピンチオフになる負
電圧が印加されている場合を考える。この場合、この移
相器の等価回路は図１５のように示される。ここで、Ｆ
ＥＴ２ａのＯＮ抵抗が小さく、ＦＥＴ２ｂのＯＦＦ容量
とインダクタ３ｃが所望周波数にて並列共振する場合、
インダクタ３ａ，３ｂの影響が小さくなり、スルーと等
価の状態になる。
ａが通過状態になる０Ｖ又は正の電圧が印加され、制御
信号端子５ｂに対してＦＥＴ２ｂがピンチオフになる負
電圧が印加されている場合を考える。この場合、この移
相器の等価回路は図１５のように示される。ここで、Ｆ
ＥＴ２ａのＯＮ抵抗が小さく、ＦＥＴ２ｂのＯＦＦ容量
とインダクタ３ｃが所望周波数にて並列共振する場合、
インダクタ３ａ，３ｂの影響が小さくなり、スルーと等
価の状態になる。
【０００５】なお、高域通過フィルタは位相が進み、ス
ルーでは通過位相の変化がほとんど無いため、制御信号
を切り替えることにより、入出力端子１ａから入出力端
子１ｂへの通過位相を電気的に切り替えることができ
る。
ルーでは通過位相の変化がほとんど無いため、制御信号
を切り替えることにより、入出力端子１ａから入出力端
子１ｂへの通過位相を電気的に切り替えることができ
る。
【０００６】
【発明が解決しようとする課題】従来の移相器は以上の
ように構成されているので、ピンチオフにしたＦＥＴ２
ａのＯＦＦ容量の影響を小さくするには、ＦＥＴ２ａの
ゲート幅を小さくする必要があるため損失が増加する課
題があった。
ように構成されているので、ピンチオフにしたＦＥＴ２
ａのＯＦＦ容量の影響を小さくするには、ＦＥＴ２ａの
ゲート幅を小さくする必要があるため損失が増加する課
題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、小型で低損失な移相器及び多ビッ
ト移相器を得ることを目的とする。
めになされたもので、小型で低損失な移相器及び多ビッ
ト移相器を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る移相器
は、一方のチャネル形成電極が第１の入出力端子と接続
された第１の電界効果トランジスタと、一方のチャネル
形成電極が第１の電界効果トランジスタの他方のチャネ
ル形成電極と接続され、他方のチャネル形成電極が第２
の入出力端子と接続された第２の電界効果トランジスタ
と、一方のチャネル形成電極が第１の電界効果トランジ
スタの他方のチャネル形成電極と接続された第３の電界
効果トランジスタと、一端が第３の電界効果トランジス
タの他方のチャネル形成電極と接続され、他端がグラン
ドと接続されたインダクタとを設けたものである。
は、一方のチャネル形成電極が第１の入出力端子と接続
された第１の電界効果トランジスタと、一方のチャネル
形成電極が第１の電界効果トランジスタの他方のチャネ
ル形成電極と接続され、他方のチャネル形成電極が第２
の入出力端子と接続された第２の電界効果トランジスタ
と、一方のチャネル形成電極が第１の電界効果トランジ
スタの他方のチャネル形成電極と接続された第３の電界
効果トランジスタと、一端が第３の電界効果トランジス
タの他方のチャネル形成電極と接続され、他端がグラン
ドと接続されたインダクタとを設けたものである。
【０００９】この発明に係る移相器は、一方のチャネル
形成電極が第１の入出力端子と接続された第１の電界効
果トランジスタと、一方のチャネル形成電極が第１の電
界効果トランジスタの他方のチャネル形成電極と接続さ
れ、他方のチャネル形成電極が第２の入出力端子と接続
された第２の電界効果トランジスタと、一端が第１の電
界効果トランジスタの他方のチャネル形成電極と接続さ
れたインダクタと、一方のチャネル形成電極がインダク
タの他端と接続され、他方のチャネル形成電極がグラン
ドと接続された第３の電界効果トランジスタとを設けた
ものである。
形成電極が第１の入出力端子と接続された第１の電界効
果トランジスタと、一方のチャネル形成電極が第１の電
界効果トランジスタの他方のチャネル形成電極と接続さ
れ、他方のチャネル形成電極が第２の入出力端子と接続
された第２の電界効果トランジスタと、一端が第１の電
界効果トランジスタの他方のチャネル形成電極と接続さ
れたインダクタと、一方のチャネル形成電極がインダク
タの他端と接続され、他方のチャネル形成電極がグラン
ドと接続された第３の電界効果トランジスタとを設けた
ものである。
【００１０】この発明に係る移相器は、第３の電界効果
トランジスタにおける一方のチャネル形成電極と他方の
チャネル形成電極間にインダクタを接続するようにした
ものである。
トランジスタにおける一方のチャネル形成電極と他方の
チャネル形成電極間にインダクタを接続するようにした
ものである。
【００１１】この発明に係る移相器は、第１及び第２の
電界効果トランジスタにおける一方のチャネル形成電極
と他方のチャネル形成電極間にキャパシタを接続するよ
うにしたものである。
電界効果トランジスタにおける一方のチャネル形成電極
と他方のチャネル形成電極間にキャパシタを接続するよ
うにしたものである。
【００１２】この発明に係る移相器は、第３の電界効果
トランジスタにおける一方のチャネル形成電極と他方の
チャネル形成電極間にキャパシタを接続するようにした
ものである。
トランジスタにおける一方のチャネル形成電極と他方の
チャネル形成電極間にキャパシタを接続するようにした
ものである。
【００１３】この発明に係る移相器は、移相量が９０度
になるように回路定数を設定したものである。
になるように回路定数を設定したものである。
【００１４】この発明に係る移相器は、移相量が４５度
になるように回路定数を設定したものである。
になるように回路定数を設定したものである。
【００１５】この発明に係る多ビット移相器は、請求項
６記載の移相器と１８０度ビット移相器とを組み合わせ
て使用するようにしたものである。
６記載の移相器と１８０度ビット移相器とを組み合わせ
て使用するようにしたものである。
【００１６】この発明に係る多ビット移相器は、請求項
６記載の移相器と、請求項７記載の移相器と、１８０度
ビット移相器と、２２．５度ビット移相器と、１１．２
５度ビット移相器とを組み合わせて使用するようにした
ものである。
６記載の移相器と、請求項７記載の移相器と、１８０度
ビット移相器と、２２．５度ビット移相器と、１１．２
５度ビット移相器とを組み合わせて使用するようにした
ものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による移
相器を示す構成図であり、図２はこの発明の実施の形態
１による移相器を示すレイアウト図である。図におい
て、１ａは入出力端子（第１の入出力端子）、１ｂは入
出力端子（第２の入出力端子）、２ａは一方のチャネル
形成電極であるドレイン電極が入出力端子１ａと接続さ
れたＦＥＴ（第１の電界効果トランジスタ）、２ｂは一
方のチャネル形成電極であるドレイン電極がＦＥＴ２ａ
のソース電極と接続され、他方のチャネル形成電極であ
るソース電極が入出力端子１ｂと接続されたＦＥＴ（第
２の電界効果トランジスタ）である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による移
相器を示す構成図であり、図２はこの発明の実施の形態
１による移相器を示すレイアウト図である。図におい
て、１ａは入出力端子（第１の入出力端子）、１ｂは入
出力端子（第２の入出力端子）、２ａは一方のチャネル
形成電極であるドレイン電極が入出力端子１ａと接続さ
れたＦＥＴ（第１の電界効果トランジスタ）、２ｂは一
方のチャネル形成電極であるドレイン電極がＦＥＴ２ａ
のソース電極と接続され、他方のチャネル形成電極であ
るソース電極が入出力端子１ｂと接続されたＦＥＴ（第
２の電界効果トランジスタ）である。
【００１８】２ｃは一方のチャネル形成電極であるドレ
イン電極がＦＥＴ２ａのソース電極と接続されたＦＥＴ
（第３の電界効果トランジスタ）、３ａは一端がＦＥＴ
２ｃのソース電極と接続され、他端がグランドと接続さ
れたインダクタ、４ａ，４ｂ，４ｃは抵抗、５ａ，５ｂ
は制御信号端子、６は半導体基板、７はスルーホールで
ある。なお、図３及び図４はこの発明の実施の形態１に
よる移相器の動作を示す等価回路図である。
イン電極がＦＥＴ２ａのソース電極と接続されたＦＥＴ
（第３の電界効果トランジスタ）、３ａは一端がＦＥＴ
２ｃのソース電極と接続され、他端がグランドと接続さ
れたインダクタ、４ａ，４ｂ，４ｃは抵抗、５ａ，５ｂ
は制御信号端子、６は半導体基板、７はスルーホールで
ある。なお、図３及び図４はこの発明の実施の形態１に
よる移相器の動作を示す等価回路図である。
【００１９】次に動作について説明する。まず、制御信
号端子５ａに対してＦＥＴ２ａ，２ｂがピンチオフにな
る電圧より低いバイアスが印可され、制御信号端子５ｂ
に対してＦＥＴ２ｃがピンチオフになる電圧より大きい
バイアスが印可されている場合、即ち、ＦＥＴ２ａ，２
ｂがＯＦＦ状態、ＦＥＴ２ｃがＯＮ状態の場合、ＦＥＴ
２ａ，２ｂのドレイン−ソース間がキャパシタと等価に
振る舞い、ＦＥＴ２ｃのドレイン−ソース間をショート
と等価にみなすことができる。
号端子５ａに対してＦＥＴ２ａ，２ｂがピンチオフにな
る電圧より低いバイアスが印可され、制御信号端子５ｂ
に対してＦＥＴ２ｃがピンチオフになる電圧より大きい
バイアスが印可されている場合、即ち、ＦＥＴ２ａ，２
ｂがＯＦＦ状態、ＦＥＴ２ｃがＯＮ状態の場合、ＦＥＴ
２ａ，２ｂのドレイン−ソース間がキャパシタと等価に
振る舞い、ＦＥＴ２ｃのドレイン−ソース間をショート
と等価にみなすことができる。
【００２０】図３はこの状態の等価回路を示している。
この状態では、移相器はキャパシタと等価のＦＥＴ２
ａ，２ｂとインダクタ３ａから構成されたＴ型のＨＰＦ
として動作し、入出力端子１ａ，１ｂ間を通過する高周
波信号の位相は進みの状態になる。
この状態では、移相器はキャパシタと等価のＦＥＴ２
ａ，２ｂとインダクタ３ａから構成されたＴ型のＨＰＦ
として動作し、入出力端子１ａ，１ｂ間を通過する高周
波信号の位相は進みの状態になる。
【００２１】次に、ＦＥＴ２ａ，２ｂがピンチオフ以上
のゲートバイアスが印可され、ＦＥＴ２ｃがピンチオフ
以下のゲートバイアスが印可されている場合、即ち、Ｆ
ＥＴ２ａ，２ｂがＯＮ状態、ＦＥＴ２ｃがＯＦＦ状態の
場合、ＦＥＴ２ａ，２ｂのドレイン−ソース間をショー
トと等価にみなすことができ、ＦＥＴ２ｃのドレイン−
ソース間はキャパシタと等価に振る舞う。
のゲートバイアスが印可され、ＦＥＴ２ｃがピンチオフ
以下のゲートバイアスが印可されている場合、即ち、Ｆ
ＥＴ２ａ，２ｂがＯＮ状態、ＦＥＴ２ｃがＯＦＦ状態の
場合、ＦＥＴ２ａ，２ｂのドレイン−ソース間をショー
トと等価にみなすことができ、ＦＥＴ２ｃのドレイン−
ソース間はキャパシタと等価に振る舞う。
【００２２】図４はこの状態の等価回路を示している。
この状態では、移相器はキャパシタと等価のＦＥＴ２ｃ
とインダクタ３ａから構成された回路として動作する。
ここで、ＦＥＴ２ｃのゲート幅を小さくし、ＯＦＦ時の
容量を非常に小さくすることにより、ＦＥＴ２ｃとイン
ダクタ３ａの影響を小さくし、接続されていないのと同
様に扱うことができる。この場合、入出力端子１ａ，１
ｂ間はスルーとほぼ同等になる。上記のように、ＦＥＴ
２ａ，２ｂ，２ｃをＯＮ／ＯＦＦすることにより、通過
位相を変化させることができる移相器として動作する。
この状態では、移相器はキャパシタと等価のＦＥＴ２ｃ
とインダクタ３ａから構成された回路として動作する。
ここで、ＦＥＴ２ｃのゲート幅を小さくし、ＯＦＦ時の
容量を非常に小さくすることにより、ＦＥＴ２ｃとイン
ダクタ３ａの影響を小さくし、接続されていないのと同
様に扱うことができる。この場合、入出力端子１ａ，１
ｂ間はスルーとほぼ同等になる。上記のように、ＦＥＴ
２ａ，２ｂ，２ｃをＯＮ／ＯＦＦすることにより、通過
位相を変化させることができる移相器として動作する。
【００２３】ここで、従来ではπ型高域通過フィルタを
用いており、この実施の形態１ではＴ型高域通過フィル
タを用いている。図５は両者の比較を示している。使用
するインダクタのインダクタンスはＴ型の方が小さく、
さらに個数も少ない。高域通過フィルタを構成する際の
キャパシタンス（ＦＥＴ２ａ，２ｂのサイズに比例）は
Ｔ型の方が大きい。これにより、ＦＥＴ２ａ，２ｂのＯ
Ｎ抵抗が小さくなり、損失を低減できる。また、スルー
とほぼ同等になる際の反射について、インダクタを介し
て接地するＦＥＴの影響により、π型の方が反射が多
く、整合が十分に取れない。このように、従来の移相器
よりも、優れた特性を得ることが可能になる。
用いており、この実施の形態１ではＴ型高域通過フィル
タを用いている。図５は両者の比較を示している。使用
するインダクタのインダクタンスはＴ型の方が小さく、
さらに個数も少ない。高域通過フィルタを構成する際の
キャパシタンス（ＦＥＴ２ａ，２ｂのサイズに比例）は
Ｔ型の方が大きい。これにより、ＦＥＴ２ａ，２ｂのＯ
Ｎ抵抗が小さくなり、損失を低減できる。また、スルー
とほぼ同等になる際の反射について、インダクタを介し
て接地するＦＥＴの影響により、π型の方が反射が多
く、整合が十分に取れない。このように、従来の移相器
よりも、優れた特性を得ることが可能になる。
【００２４】この実施の形態１では、半導体基板６上に
回路を構成したモノリシック構造について記している
が、誘電体基板上にディスクリート部品を用いて回路を
構成して、ＦＥＴを接続しても同等の効果が得られる。
なお、この実施の形態１では、ＦＥＴ２ａのドレイン電
極を入出力端子１ａと接続するものについて示したが、
ＦＥＴ２ａのソース電極を入出力端子１ａと接続しても
よい。同様に、ＦＥＴ２ｂのソース電極を入出力端子１
ｂと接続するものについて示したが、ＦＥＴ２ａのドレ
イン電極を入出力端子１ｂと接続してもよい。さらに、
ＦＥＴ２ｃのソース電極をグランドと接続するものにつ
いて示したが、ＦＥＴ２ａのドレイン電極をグランドと
接続してもよい。
回路を構成したモノリシック構造について記している
が、誘電体基板上にディスクリート部品を用いて回路を
構成して、ＦＥＴを接続しても同等の効果が得られる。
なお、この実施の形態１では、ＦＥＴ２ａのドレイン電
極を入出力端子１ａと接続するものについて示したが、
ＦＥＴ２ａのソース電極を入出力端子１ａと接続しても
よい。同様に、ＦＥＴ２ｂのソース電極を入出力端子１
ｂと接続するものについて示したが、ＦＥＴ２ａのドレ
イン電極を入出力端子１ｂと接続してもよい。さらに、
ＦＥＴ２ｃのソース電極をグランドと接続するものにつ
いて示したが、ＦＥＴ２ａのドレイン電極をグランドと
接続してもよい。
【００２５】実施の形態２．上記実施の形態１では、Ｆ
ＥＴ２ｃをインダクタ３ａを介して接地するものについ
て示したが、図６に示すように、インダクタ３ａをＦＥ
Ｔ２ｃを介して接地してもよく、上記実施の形態１と同
等の効果を得ることができる。
ＥＴ２ｃをインダクタ３ａを介して接地するものについ
て示したが、図６に示すように、インダクタ３ａをＦＥ
Ｔ２ｃを介して接地してもよく、上記実施の形態１と同
等の効果を得ることができる。
【００２６】実施の形態３．上記実施の形態１では、一
方を接地したインダクタ３ａをＦＥＴ２ｃによりＯＮ／
ＯＦＦさせたものについて示したが、図７に示すよう
に、ＦＥＴ２ｃと並列にインダクタ３ｂを追加し、並列
共振回路を構成して一方を接地したインダクタ３ａをＯ
Ｎ／ＯＦＦさせても同等の効果を得ることができる。
方を接地したインダクタ３ａをＦＥＴ２ｃによりＯＮ／
ＯＦＦさせたものについて示したが、図７に示すよう
に、ＦＥＴ２ｃと並列にインダクタ３ｂを追加し、並列
共振回路を構成して一方を接地したインダクタ３ａをＯ
Ｎ／ＯＦＦさせても同等の効果を得ることができる。
【００２７】次に動作について説明する。ＦＥＴ２ａ，
２ｂがピンチオフ以上のゲートバイアスが印可され、Ｆ
ＥＴ２ｃがピンチオフ以下のゲートバイアスが印可され
ている場合、即ち、ＦＥＴ２ａ，２ｂがＯＮ状態、ＦＥ
Ｔ２ｃがＯＦＦ状態の場合、ＦＥＴ２ａ，２ｂのドレイ
ン−ソース間をショートと等価にみなすことができ、Ｆ
ＥＴ２ｃのドレイン−ソース間がキャパシタと等価に振
る舞う。
２ｂがピンチオフ以上のゲートバイアスが印可され、Ｆ
ＥＴ２ｃがピンチオフ以下のゲートバイアスが印可され
ている場合、即ち、ＦＥＴ２ａ，２ｂがＯＮ状態、ＦＥ
Ｔ２ｃがＯＦＦ状態の場合、ＦＥＴ２ａ，２ｂのドレイ
ン−ソース間をショートと等価にみなすことができ、Ｆ
ＥＴ２ｃのドレイン−ソース間がキャパシタと等価に振
る舞う。
【００２８】ここで、ＦＥＴ２ｃとインダクタ３ｂを所
望の周波数で並列共振させることにより、インダクタ３
ａの影響を小さくし、接続されていないのと同様に扱う
ことができる。この場合、入出力端子１ａ，１ｂ間はス
ルーと同等になる。上記のように，ＦＥＴ２ａ，２ｂ，
２ｃをＯＮ／ＯＦＦすることにより、通過位相を変化さ
せることができる移相器として動作する。
望の周波数で並列共振させることにより、インダクタ３
ａの影響を小さくし、接続されていないのと同様に扱う
ことができる。この場合、入出力端子１ａ，１ｂ間はス
ルーと同等になる。上記のように，ＦＥＴ２ａ，２ｂ，
２ｃをＯＮ／ＯＦＦすることにより、通過位相を変化さ
せることができる移相器として動作する。
【００２９】実施の形態４．図７におけるＦＥＴ２ｃ及
びインダクタ３ｂと、インダクタ３ａとの接続関係を反
転しても同等の効果が得られる（図８を参照）。また、
ＦＥＴ２ｃ及びインダクタ３ａの両側にインダクタ３ｂ
を接続しても同等の効果が得られる。
びインダクタ３ｂと、インダクタ３ａとの接続関係を反
転しても同等の効果が得られる（図８を参照）。また、
ＦＥＴ２ｃ及びインダクタ３ａの両側にインダクタ３ｂ
を接続しても同等の効果が得られる。
【００３０】実施の形態５．上記実施の形態１では、通
過位相を変化させるためのハイパスフィルタに用いるキ
ャパシタをＦＥＴ２ａ，２ｂにて実現するものについて
示したが、図９に示すように、ＦＥＴ２ａ，２ｂと並列
にキャパシタ８ａ，８ｂを接続しても同等の効果が得ら
れる。
過位相を変化させるためのハイパスフィルタに用いるキ
ャパシタをＦＥＴ２ａ，２ｂにて実現するものについて
示したが、図９に示すように、ＦＥＴ２ａ，２ｂと並列
にキャパシタ８ａ，８ｂを接続しても同等の効果が得ら
れる。
【００３１】次に動作について説明する。まず、制御信
号端子５ａに対してＦＥＴ２ａ，２ｂがピンチオフにな
る電圧より低いバイアスが印可され、制御信号端子５ｂ
に対してＦＥＴ２ｃがピンチオフになる電圧より大きい
バイアスが印可されている場合、即ち、ＦＥＴ２ａ，２
ｂがＯＦＦ状態、ＦＥＴ２ｃがＯＮ状態の場合、ＦＥＴ
２ａ，２ｂのドレイン−ソース間がキャパシタと等価に
振る舞い、ＦＥＴ２ｃのドレイン−ソース間をショート
と等価にみなすことができる。この状態では、移相器は
キャパシタと等価のＦＥＴ２ａ，２ｂとキャパシタ８
ａ，８ｂ及びインダクタ３ａから構成されたＴ型のＨＰ
Ｆとして動作する。
号端子５ａに対してＦＥＴ２ａ，２ｂがピンチオフにな
る電圧より低いバイアスが印可され、制御信号端子５ｂ
に対してＦＥＴ２ｃがピンチオフになる電圧より大きい
バイアスが印可されている場合、即ち、ＦＥＴ２ａ，２
ｂがＯＦＦ状態、ＦＥＴ２ｃがＯＮ状態の場合、ＦＥＴ
２ａ，２ｂのドレイン−ソース間がキャパシタと等価に
振る舞い、ＦＥＴ２ｃのドレイン−ソース間をショート
と等価にみなすことができる。この状態では、移相器は
キャパシタと等価のＦＥＴ２ａ，２ｂとキャパシタ８
ａ，８ｂ及びインダクタ３ａから構成されたＴ型のＨＰ
Ｆとして動作する。
【００３２】上記のように、ＦＥＴ２ａ，２ｂ，２ｃを
ＯＮ／ＯＦＦすることにより、通過位相を変化させるこ
とができる移相器として動作する。また、単位面積あた
りの容量がＦＥＴよりもキャパシタの方が大きい場合、
ＦＥＴだけを用いてキャパシタを実現した場合に比べ
て、小型化が可能になる。
ＯＮ／ＯＦＦすることにより、通過位相を変化させるこ
とができる移相器として動作する。また、単位面積あた
りの容量がＦＥＴよりもキャパシタの方が大きい場合、
ＦＥＴだけを用いてキャパシタを実現した場合に比べ
て、小型化が可能になる。
【００３３】また、ＦＥＴ２ａとキャパシタ８ａの合計
容量及びＦＥＴ２ｂとキャパシタ８ｂの合計容量が一定
のままサイズを変化させることにより、ＦＥＴ２ａ，２
ｂがＯＮ時の抵抗値を変化させて移相量が一定のまま通
過損失を変化させることが可能になり、位相切り替え時
の損失差を小さくすることができる。
容量及びＦＥＴ２ｂとキャパシタ８ｂの合計容量が一定
のままサイズを変化させることにより、ＦＥＴ２ａ，２
ｂがＯＮ時の抵抗値を変化させて移相量が一定のまま通
過損失を変化させることが可能になり、位相切り替え時
の損失差を小さくすることができる。
【００３４】実施の形態６．上記実施の形態５では、入
出力端子１ａ，１ｂに接続されたＦＥＴ２ａ，２ｂにキ
ャパシタ８ａ，８ｂを並列に接続するものについて示し
たが、図１０に示すように、一方を接地したインダクタ
３ａをＯＮ／ＯＦＦさせるＦＥＴ２ｃ及びインダクタ３
ｂと並列にキャパシタ８ｃを接続しても同等の効果を得
ることができる。
出力端子１ａ，１ｂに接続されたＦＥＴ２ａ，２ｂにキ
ャパシタ８ａ，８ｂを並列に接続するものについて示し
たが、図１０に示すように、一方を接地したインダクタ
３ａをＯＮ／ＯＦＦさせるＦＥＴ２ｃ及びインダクタ３
ｂと並列にキャパシタ８ｃを接続しても同等の効果を得
ることができる。
【００３５】次に動作について説明する。ＦＥＴ２ａ，
２ｂがピンチオフ以上のゲートバイアスが印可され、Ｆ
ＥＴ２ｃがピンチオフ以下のゲートバイアスが印可され
ている場合、即ち、ＦＥＴ２ａ，２ｂがＯＮ状態、ＦＥ
Ｔ２ｃがＯＦＦ状態の場合、ＦＥＴ２ａ，２ｂのドレイ
ン−ソース間をショートと等価にみなすことができ、Ｆ
ＥＴ２ｃのドレイン−ソース間がキャパシタと等価に振
る舞う。ここで、ＦＥＴ２ｃとインダクタ３ｂとキャパ
シタ８ｃを所望の周波数で並列共振させることにより、
インダクタ３ａ，３ｂの影響を小さくし、接続されてい
ないのと同様に扱うことができる。
２ｂがピンチオフ以上のゲートバイアスが印可され、Ｆ
ＥＴ２ｃがピンチオフ以下のゲートバイアスが印可され
ている場合、即ち、ＦＥＴ２ａ，２ｂがＯＮ状態、ＦＥ
Ｔ２ｃがＯＦＦ状態の場合、ＦＥＴ２ａ，２ｂのドレイ
ン−ソース間をショートと等価にみなすことができ、Ｆ
ＥＴ２ｃのドレイン−ソース間がキャパシタと等価に振
る舞う。ここで、ＦＥＴ２ｃとインダクタ３ｂとキャパ
シタ８ｃを所望の周波数で並列共振させることにより、
インダクタ３ａ，３ｂの影響を小さくし、接続されてい
ないのと同様に扱うことができる。
【００３６】上記のように，ＦＥＴ２ａ，２ｂ，２ｃを
ＯＮ／ＯＦＦすることにより、通過位相を変化させるこ
とができる移相器として動作する。また、単位面積あた
りの容量がＦＥＴよりもキャパシタの方が大きい場合、
ＦＥＴだけを用いてキャパシタを実現した場合に比べ
て、小型化が可能になる。また、ＦＥＴ２ｃとキャパシ
タ８ｃの合計容量が一定のままサイズを変化させること
により、移相量が一定のまま通過損失を変化させること
ができるために、位相切り替え時の損失差を小さくする
ことが可能になる。
ＯＮ／ＯＦＦすることにより、通過位相を変化させるこ
とができる移相器として動作する。また、単位面積あた
りの容量がＦＥＴよりもキャパシタの方が大きい場合、
ＦＥＴだけを用いてキャパシタを実現した場合に比べ
て、小型化が可能になる。また、ＦＥＴ２ｃとキャパシ
タ８ｃの合計容量が一定のままサイズを変化させること
により、移相量が一定のまま通過損失を変化させること
ができるために、位相切り替え時の損失差を小さくする
ことが可能になる。
【００３７】実施の形態７．図１１はこの発明の実施の
形態７による多ビット移相器を示す構成図であり、図に
おいて、２０ａ，２０ｂはＳＰＤＴスイッチ、２１はハ
イパスフィルタ、２２はローパスフィルタ、２３は１８
０°ｂｉｔ移相器、２４は９０°ｂｉｔ移相器である。
なお、９０°ｂｉｔ移相器２４は上記実施の形態２に示
した移相器である。
形態７による多ビット移相器を示す構成図であり、図に
おいて、２０ａ，２０ｂはＳＰＤＴスイッチ、２１はハ
イパスフィルタ、２２はローパスフィルタ、２３は１８
０°ｂｉｔ移相器、２４は９０°ｂｉｔ移相器である。
なお、９０°ｂｉｔ移相器２４は上記実施の形態２に示
した移相器である。
【００３８】次に動作について説明する。入出力端子１
ａに入力した高周波信号は、ＳＰＤＴスイッチ２０ａ，
２０ｂにて通過する経路を切り替えられる。まず、ハイ
パスフィルタ２１を通過する場合、通過位相はハイパス
フィルタ２１により進む。一方、ローパスフィルタ２１
を通過する場合、通過位相はローパスフィルタ２２によ
り遅れる。ここで、ハイパスフィルタ２１により進む位
相と、ローパスフィルタ２２により遅れる位相の差を１
８０°に設定することにより、１８０°移相器として動
作する。
ａに入力した高周波信号は、ＳＰＤＴスイッチ２０ａ，
２０ｂにて通過する経路を切り替えられる。まず、ハイ
パスフィルタ２１を通過する場合、通過位相はハイパス
フィルタ２１により進む。一方、ローパスフィルタ２１
を通過する場合、通過位相はローパスフィルタ２２によ
り遅れる。ここで、ハイパスフィルタ２１により進む位
相と、ローパスフィルタ２２により遅れる位相の差を１
８０°に設定することにより、１８０°移相器として動
作する。
【００３９】次に、９０°ｂｉｔ移相器の回路定数を移
相量が９０°になるように設定することにより、９０°
移相器２４は９０°位相を切り替えることができる。上
記のように構成することにより、通過位相を９０°ステ
ップで切り替える２ビット移相器として動作する。
相量が９０°になるように設定することにより、９０°
移相器２４は９０°位相を切り替えることができる。上
記のように構成することにより、通過位相を９０°ステ
ップで切り替える２ビット移相器として動作する。
【００４０】実施の形態８．図１２はこの発明の実施の
形態８による多ビット移相器を示す構成図であり、図に
おいて、図１１と同一符号は同一または相当部分を示す
ので説明を省略する。２５は４５°ｂｉｔ移相器、２６
は２２．５°ｂｉｔ移相器、２７は１１．２５°ｂｉｔ
移相器である。
形態８による多ビット移相器を示す構成図であり、図に
おいて、図１１と同一符号は同一または相当部分を示す
ので説明を省略する。２５は４５°ｂｉｔ移相器、２６
は２２．５°ｂｉｔ移相器、２７は１１．２５°ｂｉｔ
移相器である。
【００４１】上記のように構成することにより、通過位
相を１１．２５°ステップで切り替える５ビット移相器
として動作する。
相を１１．２５°ステップで切り替える５ビット移相器
として動作する。
【００４２】
【発明の効果】以上のように、この発明によれば、一方
のチャネル形成電極が第１の入出力端子と接続された第
１の電界効果トランジスタと、一方のチャネル形成電極
が第１の電界効果トランジスタの他方のチャネル形成電
極と接続され、他方のチャネル形成電極が第２の入出力
端子と接続された第２の電界効果トランジスタと、一方
のチャネル形成電極が第１の電界効果トランジスタの他
方のチャネル形成電極と接続された第３の電界効果トラ
ンジスタと、一端が第３の電界効果トランジスタの他方
のチャネル形成電極と接続され、他端がグランドと接続
されたインダクタとを設けるように構成したので、小型
で低損失な移相器が得られる効果がある。
のチャネル形成電極が第１の入出力端子と接続された第
１の電界効果トランジスタと、一方のチャネル形成電極
が第１の電界効果トランジスタの他方のチャネル形成電
極と接続され、他方のチャネル形成電極が第２の入出力
端子と接続された第２の電界効果トランジスタと、一方
のチャネル形成電極が第１の電界効果トランジスタの他
方のチャネル形成電極と接続された第３の電界効果トラ
ンジスタと、一端が第３の電界効果トランジスタの他方
のチャネル形成電極と接続され、他端がグランドと接続
されたインダクタとを設けるように構成したので、小型
で低損失な移相器が得られる効果がある。
【００４３】この発明によれば、一方のチャネル形成電
極が第１の入出力端子と接続された第１の電界効果トラ
ンジスタと、一方のチャネル形成電極が第１の電界効果
トランジスタの他方のチャネル形成電極と接続され、他
方のチャネル形成電極が第２の入出力端子と接続された
第２の電界効果トランジスタと、一端が第１の電界効果
トランジスタの他方のチャネル形成電極と接続されたイ
ンダクタと、一方のチャネル形成電極がインダクタの他
端と接続され、他方のチャネル形成電極がグランドと接
続された第３の電界効果トランジスタとを設けるように
構成したので、小型で低損失な移相器が得られる効果が
ある。
極が第１の入出力端子と接続された第１の電界効果トラ
ンジスタと、一方のチャネル形成電極が第１の電界効果
トランジスタの他方のチャネル形成電極と接続され、他
方のチャネル形成電極が第２の入出力端子と接続された
第２の電界効果トランジスタと、一端が第１の電界効果
トランジスタの他方のチャネル形成電極と接続されたイ
ンダクタと、一方のチャネル形成電極がインダクタの他
端と接続され、他方のチャネル形成電極がグランドと接
続された第３の電界効果トランジスタとを設けるように
構成したので、小型で低損失な移相器が得られる効果が
ある。
【００４４】この発明によれば、第３の電界効果トラン
ジスタにおける一方のチャネル形成電極と他方のチャネ
ル形成電極間にインダクタを接続するように構成したの
で、小型で低損失な移相器が得られる効果がある。
ジスタにおける一方のチャネル形成電極と他方のチャネ
ル形成電極間にインダクタを接続するように構成したの
で、小型で低損失な移相器が得られる効果がある。
【００４５】この発明によれば、第１及び第２の電界効
果トランジスタにおける一方のチャネル形成電極と他方
のチャネル形成電極間にキャパシタを接続するように構
成したので、小型で低損失な移相器が得られる効果があ
る。
果トランジスタにおける一方のチャネル形成電極と他方
のチャネル形成電極間にキャパシタを接続するように構
成したので、小型で低損失な移相器が得られる効果があ
る。
【００４６】この発明によれば、第３の電界効果トラン
ジスタにおける一方のチャネル形成電極と他方のチャネ
ル形成電極間にキャパシタを接続するように構成したの
で、小型で低損失な移相器が得られる効果がある。
ジスタにおける一方のチャネル形成電極と他方のチャネ
ル形成電極間にキャパシタを接続するように構成したの
で、小型で低損失な移相器が得られる効果がある。
【００４７】この発明によれば、移相量が９０度になる
ように回路定数を設定する構成にしたので、９０°ｂｉ
ｔ移相器が得られる効果がある。
ように回路定数を設定する構成にしたので、９０°ｂｉ
ｔ移相器が得られる効果がある。
【００４８】この発明によれば、移相量が４５度になる
ように回路定数を設定する構成にしたので、４５°ｂｉ
ｔ移相器が得られる効果がある。
ように回路定数を設定する構成にしたので、４５°ｂｉ
ｔ移相器が得られる効果がある。
【００４９】この発明によれば、請求項６記載の移相器
と１８０度ビット移相器とを組み合わせて使用するよう
に構成したので、小型で低損失な多ビット移相器が得ら
れる効果がある。
と１８０度ビット移相器とを組み合わせて使用するよう
に構成したので、小型で低損失な多ビット移相器が得ら
れる効果がある。
【００５０】この発明によれば、請求項６記載の移相器
と、請求項７記載の移相器と、１８０度ビット移相器
と、２２．５度ビット移相器と、１１．２５度ビット移
相器とを組み合わせて使用するように構成したので、小
型で低損失な多ビット移相器が得られる効果がある。
と、請求項７記載の移相器と、１８０度ビット移相器
と、２２．５度ビット移相器と、１１．２５度ビット移
相器とを組み合わせて使用するように構成したので、小
型で低損失な多ビット移相器が得られる効果がある。
【図１】 この発明の実施の形態１による移相器を示す
構成図である。
構成図である。
【図２】 この発明の実施の形態１による移相器を示す
レイアウト図である。
レイアウト図である。
【図３】 この発明の実施の形態１による移相器の動作
を示す等価回路図である。
を示す等価回路図である。
【図４】 この発明の実施の形態１による移相器の動作
を示す等価回路図である。
を示す等価回路図である。
【図５】 フィルタ特性を示す説明図である。
【図６】 この発明の実施の形態２による移相器を示す
構成図である。
構成図である。
【図７】 この発明の実施の形態３による移相器を示す
構成図である。
構成図である。
【図８】 この発明の実施の形態４による移相器を示す
構成図である。
構成図である。
【図９】 この発明の実施の形態５による移相器を示す
構成図である。
構成図である。
【図１０】 この発明の実施の形態６による移相器を示
す構成図である。
す構成図である。
【図１１】 この発明の実施の形態７による多ビット移
相器を示す構成図である。
相器を示す構成図である。
【図１２】 この発明の実施の形態８による多ビット移
相器を示す構成図である。
相器を示す構成図である。
【図１３】 従来の移相器を示す構成図である。
【図１４】 従来の移相器の動作を示す等価回路図であ
る。
る。
【図１５】 従来の移相器の動作を示す等価回路図であ
る。
る。
１ａ 入出力端子（第１の入出力端子）、１ｂ 入出力
端子（第２の入出力端子）、２ａ ＦＥＴ（第１の電界
効果トランジスタ）、２ｂ ＦＥＴ（第２の電界効果ト
ランジスタ）、２ｃ ＦＥＴ（第３の電界効果トランジ
スタ）、３ａ，３ｂ インダクタ、４ａ，４ｂ，４ｃ
抵抗、５ａ，５ｂ 制御信号端子、６半導体基板、７
スルーホール、８ａ，８ｂ，８ｃ キャパシタ、２０
ａ，２０ｂ ＳＰＤＴスイッチ、２１ ハイパスフィル
タ、２２ ローパスフィルタ、２３ １８０°ｂｉｔ移
相器、２４ ９０°ｂｉｔ移相器、２５ ４５°ｂｉｔ
移相器、２６ ２２．５°ｂｉｔ移相器、２７ １１．
２５°ｂｉｔ移相器。
端子（第２の入出力端子）、２ａ ＦＥＴ（第１の電界
効果トランジスタ）、２ｂ ＦＥＴ（第２の電界効果ト
ランジスタ）、２ｃ ＦＥＴ（第３の電界効果トランジ
スタ）、３ａ，３ｂ インダクタ、４ａ，４ｂ，４ｃ
抵抗、５ａ，５ｂ 制御信号端子、６半導体基板、７
スルーホール、８ａ，８ｂ，８ｃ キャパシタ、２０
ａ，２０ｂ ＳＰＤＴスイッチ、２１ ハイパスフィル
タ、２２ ローパスフィルタ、２３ １８０°ｂｉｔ移
相器、２４ ９０°ｂｉｔ移相器、２５ ４５°ｂｉｔ
移相器、２６ ２２．５°ｂｉｔ移相器、２７ １１．
２５°ｂｉｔ移相器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠原 通明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 高木 直 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 池松 寛 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 竹内 紀雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 中畔 弘晶 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 稲見 和喜 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J012 GA04 5J098 AA03 AA14 AA16 AB20 AD25 DA03
Claims (9)
- 【請求項１】 一方のチャネル形成電極が第１の入出力
端子と接続された第１の電界効果トランジスタと、一方
のチャネル形成電極が上記第１の電界効果トランジスタ
の他方のチャネル形成電極と接続され、他方のチャネル
形成電極が第２の入出力端子と接続された第２の電界効
果トランジスタと、一方のチャネル形成電極が上記第１
の電界効果トランジスタの他方のチャネル形成電極と接
続された第３の電界効果トランジスタと、一端が上記第
３の電界効果トランジスタの他方のチャネル形成電極と
接続され、他端がグランドと接続されたインダクタとを
備えた移相器。 - 【請求項２】 一方のチャネル形成電極が第１の入出力
端子と接続された第１の電界効果トランジスタと、一方
のチャネル形成電極が上記第１の電界効果トランジスタ
の他方のチャネル形成電極と接続され、他方のチャネル
形成電極が第２の入出力端子と接続された第２の電界効
果トランジスタと、一端が上記第１の電界効果トランジ
スタの他方のチャネル形成電極と接続されたインダクタ
と、一方のチャネル形成電極が上記インダクタの他端と
接続され、他方のチャネル形成電極がグランドと接続さ
れた第３の電界効果トランジスタとを備えた移相器。 - 【請求項３】 第３の電界効果トランジスタにおける一
方のチャネル形成電極と他方のチャネル形成電極間にイ
ンダクタを接続したことを特徴とする請求項１または請
求項２記載の移相器。 - 【請求項４】 第１及び第２の電界効果トランジスタに
おける一方のチャネル形成電極と他方のチャネル形成電
極間にキャパシタを接続したことを特徴とする請求項１
または請求項２記載の移相器。 - 【請求項５】 第３の電界効果トランジスタにおける一
方のチャネル形成電極と他方のチャネル形成電極間にキ
ャパシタを接続したことを特徴とする請求項１から請求
項４のうちのいずれか１項記載の移相器。 - 【請求項６】 移相量が９０度になるように回路定数を
設定したことを特徴とする請求項１から請求項５のうち
のいずれか１項記載の移相器。 - 【請求項７】 移相量が４５度になるように回路定数を
設定したことを特徴とする請求項１から請求項５のうち
のいずれか１項記載の移相器。 - 【請求項８】 請求項６記載の移相器と１８０度ビット
移相器とを組み合わせて使用することを特徴とする多ビ
ット移相器。 - 【請求項９】 請求項６記載の移相器と、請求項７記載
の移相器と、１８０度ビット移相器と、２２．５度ビッ
ト移相器と、１１．２５度ビット移相器とを組み合わせ
て使用することを特徴とする多ビット移相器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001143654A JP3469563B2 (ja) | 2001-05-14 | 2001-05-14 | 移相器及び多ビット移相器 |
| PCT/JP2002/002929 WO2002093743A1 (fr) | 2001-05-14 | 2002-03-26 | Compensateur de phase et compensateur de phase multibit |
| US10/476,384 US7123116B2 (en) | 2001-05-14 | 2002-03-26 | Phase shifter and multibit phase shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001143654A JP3469563B2 (ja) | 2001-05-14 | 2001-05-14 | 移相器及び多ビット移相器 |
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| Publication Number | Publication Date |
|---|---|
| JP2002344201A true JP2002344201A (ja) | 2002-11-29 |
| JP3469563B2 JP3469563B2 (ja) | 2003-11-25 |
Family
ID=18989763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001143654A Expired - Lifetime JP3469563B2 (ja) | 2001-05-14 | 2001-05-14 | 移相器及び多ビット移相器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7123116B2 (ja) |
| JP (1) | JP3469563B2 (ja) |
| WO (1) | WO2002093743A1 (ja) |
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| US7535320B2 (en) * | 2005-07-12 | 2009-05-19 | U.S. Monolithics, L.L.C. | Phase shifter with flexible control voltage |
| JP2008236105A (ja) * | 2007-03-19 | 2008-10-02 | Nec Corp | 電力分配合成システム |
| KR100976799B1 (ko) * | 2008-10-24 | 2010-08-20 | 한국전자통신연구원 | 위상 변위기와 그 제어 방법 |
| JP2010114718A (ja) * | 2008-11-07 | 2010-05-20 | Nec Electronics Corp | 移相器 |
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| DE102012208555B4 (de) * | 2012-05-22 | 2023-07-27 | Rohde & Schwarz GmbH & Co. Kommanditgesellschaft | Schaltbare Frequenzweiche und Signalgenerator |
| US9160296B2 (en) | 2014-01-21 | 2015-10-13 | Qualcomm Incorporated | Passive switch-based phase shifter |
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| US10374663B2 (en) * | 2016-12-30 | 2019-08-06 | Hughes Network Systems, Llc | Digital dithering for reduction of quantization errors and side-lobe levels in phased array antennas |
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| US10763827B1 (en) * | 2019-08-29 | 2020-09-01 | Nxp B.V. | Delay line with controllable phase-shifting cells |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317290A (en) * | 1987-10-19 | 1994-05-31 | General Electric Company | MMIC (monolithic microwave integrated circuit) switchable bidirectional phase shift network |
| JPH02151113A (ja) * | 1988-12-01 | 1990-06-11 | Nec Corp | Ｌｐｆ／ｈｐｆ移相器 |
| JPH0349401A (ja) * | 1989-07-18 | 1991-03-04 | Mitsubishi Electric Corp | マイクロ波素子 |
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