JPH0722802A - 伝送線路スイッチ - Google Patents
伝送線路スイッチInfo
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- JPH0722802A JPH0722802A JP5185602A JP18560293A JPH0722802A JP H0722802 A JPH0722802 A JP H0722802A JP 5185602 A JP5185602 A JP 5185602A JP 18560293 A JP18560293 A JP 18560293A JP H0722802 A JPH0722802 A JP H0722802A
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- transmission line
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Abstract
(57)【要約】
【目的】 オン状態では雑音指数及び挿入損失を小さく
し、オフ状態では減衰特性を高くすることができ、しか
もＦＥＴを多段に形成することなく、設計が容易となる
ようにする。 【構成】 ２入力単出力の伝送線路では、入力ライン毎
にスイッチ動作をするＦＥＴ１０，２５と、ＰＩＮダイ
オード１８，３３とを設け、この入力ライン毎に両素子
を同期してオンオフ動作させる。このスイッチ素子と、
２入力と単出力との接合点との間には、オフ動作時に接
合点から見て高インピーダンスとなる所定長さのストリ
ップ線路２１，３６を設ける。上記ＦＥＴ１０，２５の
存在により優れた雑音性能が得られ、上記ＰＩＮダイオ
ード１８，３３の存在により高い減衰特性（信号分離性
能）が得られる。
し、オフ状態では減衰特性を高くすることができ、しか
もＦＥＴを多段に形成することなく、設計が容易となる
ようにする。 【構成】 ２入力単出力の伝送線路では、入力ライン毎
にスイッチ動作をするＦＥＴ１０，２５と、ＰＩＮダイ
オード１８，３３とを設け、この入力ライン毎に両素子
を同期してオンオフ動作させる。このスイッチ素子と、
２入力と単出力との接合点との間には、オフ動作時に接
合点から見て高インピーダンスとなる所定長さのストリ
ップ線路２１，３６を設ける。上記ＦＥＴ１０，２５の
存在により優れた雑音性能が得られ、上記ＰＩＮダイオ
ード１８，３３の存在により高い減衰特性（信号分離性
能）が得られる。
Description
【０００１】
【産業上の利用分野】本発明は伝送線路スイッチ、特に
マイクロ波帯における複数の入出力信号の切り換えを行
うスイッチの構成に関する。
マイクロ波帯における複数の入出力信号の切り換えを行
うスイッチの構成に関する。
【０００２】
【従来の技術】従来では、マイクロ波回路で用いられる
伝送線路スイッチとして、ＰＩＮダイオードを用いたス
イッチ、ＦＥＴ（電界効果型トランジスタ）を用いたス
イッチ等があり、これらのスイッチは、特開平３−２４
２００２号公報、特開平３−５２３０１号公報等に示さ
れている。これらのスイッチによれば、送信、受信の切
り換え、受信回路では複数の入力の切り換え等が行われ
る。
伝送線路スイッチとして、ＰＩＮダイオードを用いたス
イッチ、ＦＥＴ（電界効果型トランジスタ）を用いたス
イッチ等があり、これらのスイッチは、特開平３−２４
２００２号公報、特開平３−５２３０１号公報等に示さ
れている。これらのスイッチによれば、送信、受信の切
り換え、受信回路では複数の入力の切り換え等が行われ
る。
【０００３】図２には、マイクロ波受信回路において二
つの入力ライン（伝送線路）を一つの出力ラインに接続
した場合の例が示されている。この例では、図示される
ように、一方の入力ラインでは、ＦＥＴ１を介挿してス
トリップ線路２、３が設けられ、また他方の入力ライン
では、ＦＥＴ４を介挿してストリップ線路５，６が設け
られており、上記ストリップ線路３，６は出力ラインの
ストリップ線路７に接続される。従って、この例によれ
ば、ＦＥＴ１とＦＥＴ４とを交互にオンオフ動作させる
ことにより、入力信号の切り換えが実行される。
つの入力ライン（伝送線路）を一つの出力ラインに接続
した場合の例が示されている。この例では、図示される
ように、一方の入力ラインでは、ＦＥＴ１を介挿してス
トリップ線路２、３が設けられ、また他方の入力ライン
では、ＦＥＴ４を介挿してストリップ線路５，６が設け
られており、上記ストリップ線路３，６は出力ラインの
ストリップ線路７に接続される。従って、この例によれ
ば、ＦＥＴ１とＦＥＴ４とを交互にオンオフ動作させる
ことにより、入力信号の切り換えが実行される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記Ｐ
ＩＮダイオードを用いたスイッチでは、オフ（OFF ）状
態で高い減衰特性を有するという利点があるが、オン
（ON）状態では特に受信回路の入力部に用いる場合にお
いて挿入損失を無視できる程度に小さくすることが困難
となるという問題がある。また、上記ＦＥＴ１，４を用
いたスイッチでは、オン状態においては、その増幅特性
を利用することで、雑音指数を小さく抑えることができ
る利点があるが、オフ状態で高い減衰特性を得るために
は、ＦＥＴ１，４を多段に形成しなければならない。即
ち、この減衰特性は、使用するＦＥＴ１，４のオン状態
とオフ状態の透過特性の差により決定されるので、減衰
特性を高くするにはＦＥＴ１，４を多段に接続する必要
がある。
ＩＮダイオードを用いたスイッチでは、オフ（OFF ）状
態で高い減衰特性を有するという利点があるが、オン
（ON）状態では特に受信回路の入力部に用いる場合にお
いて挿入損失を無視できる程度に小さくすることが困難
となるという問題がある。また、上記ＦＥＴ１，４を用
いたスイッチでは、オン状態においては、その増幅特性
を利用することで、雑音指数を小さく抑えることができ
る利点があるが、オフ状態で高い減衰特性を得るために
は、ＦＥＴ１，４を多段に形成しなければならない。即
ち、この減衰特性は、使用するＦＥＴ１，４のオン状態
とオフ状態の透過特性の差により決定されるので、減衰
特性を高くするにはＦＥＴ１，４を多段に接続する必要
がある。
【０００５】しかも、上記図２のような複数入力単数出
力の構成の伝送線路スイッチでは、上記多段形成の回路
設計が複雑となる。即ち、図２の入力ラインと出力ライ
ンの接合点８とＦＥＴ１或いはＦＥＴ４との間に挿入さ
れるストリップ線路３又は６の長さＬは、使用されるＦ
ＥＴ１，４のインピーダンス特性により決定されるが、
このＦＥＴ１，４には個々で特性のバラツキがあるた
め、使用される複数のＦＥＴ１，４等に適合させるため
の回路設計が複雑となってしまうという問題がある。
力の構成の伝送線路スイッチでは、上記多段形成の回路
設計が複雑となる。即ち、図２の入力ラインと出力ライ
ンの接合点８とＦＥＴ１或いはＦＥＴ４との間に挿入さ
れるストリップ線路３又は６の長さＬは、使用されるＦ
ＥＴ１，４のインピーダンス特性により決定されるが、
このＦＥＴ１，４には個々で特性のバラツキがあるた
め、使用される複数のＦＥＴ１，４等に適合させるため
の回路設計が複雑となってしまうという問題がある。
【０００６】本発明は上記問題点を解決するためになさ
れたものであり、その目的は、オン状態では雑音指数を
小さくし、かつ挿入損失を無視できる程度に小さくする
と共に、オフ状態では減衰特性を高くすることができ、
しかもＦＥＴを多段に形成する必要がなく、設計が容易
となる伝送線路スイッチを提供することにある。
れたものであり、その目的は、オン状態では雑音指数を
小さくし、かつ挿入損失を無視できる程度に小さくする
と共に、オフ状態では減衰特性を高くすることができ、
しかもＦＥＴを多段に形成する必要がなく、設計が容易
となる伝送線路スイッチを提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、第１請求項の発明に係る伝送線路スイッチは、スイ
ッチング動作をするＦＥＴ素子と、このＦＥＴ素子の後
段の伝送線路へ所定長さの伝送線路を介してカソード側
が接続されたＰＩＮダイオード素子と、を備え、上記Ｆ
ＥＴ素子とＰＩＮダイオード素子を同期させてオンオフ
動作を実行することを特徴とする。第２請求項の発明
は、一つの伝送線路へ接続される複数の伝送線路毎に設
けられ、スイッチ動作をするＦＥＴ素子と、このＦＥＴ
素子の後段の伝送線路へ所定長さの伝送線路を介してカ
ソード側が接続され、ＦＥＴ素子に同期してオンオフ動
作するように構成されたＰＩＮダイオード素子と、この
ＰＩＮダイオード素子と上記一つの伝送線路への接合点
との間に形成され、オフ動作時に接合点から見て高イン
ピーダンスとなる所定長さの伝送線路と、を含んでなる
ことを特徴とする。
に、第１請求項の発明に係る伝送線路スイッチは、スイ
ッチング動作をするＦＥＴ素子と、このＦＥＴ素子の後
段の伝送線路へ所定長さの伝送線路を介してカソード側
が接続されたＰＩＮダイオード素子と、を備え、上記Ｆ
ＥＴ素子とＰＩＮダイオード素子を同期させてオンオフ
動作を実行することを特徴とする。第２請求項の発明
は、一つの伝送線路へ接続される複数の伝送線路毎に設
けられ、スイッチ動作をするＦＥＴ素子と、このＦＥＴ
素子の後段の伝送線路へ所定長さの伝送線路を介してカ
ソード側が接続され、ＦＥＴ素子に同期してオンオフ動
作するように構成されたＰＩＮダイオード素子と、この
ＰＩＮダイオード素子と上記一つの伝送線路への接合点
との間に形成され、オフ動作時に接合点から見て高イン
ピーダンスとなる所定長さの伝送線路と、を含んでなる
ことを特徴とする。
【０００８】
【作用】上記の構成によれば、前段に配置されたＦＥＴ
素子へバイアス回路から所定のオン動作電圧とピンチオ
フ電圧を交互に与えることによって、ＦＥＴ素子とその
後段に配置されたＰＩＮダイオード素子が同時に（同期
状態で）オンオフ制御されることになる。このとき、オ
ン状態では、スイッチの雑音性能が前段のＦＥＴ素子に
より決定されるので、後段のＰＩＮダイオード素子の挿
入損失はスイッチ全体の雑音性能に影響を与えず、雑音
指数は低く抑えられることになる。また、オフ状態で
は、スイッチの減衰性能が前段のＦＥＴ素子の透過特性
と後段のＰＩＮダイオード素子の減衰によって決定され
るが、このＰＩＮダイオード素子の高い減衰特性によ
り、当該スイッチにおいても高い減衰特性を得ることが
できる。
素子へバイアス回路から所定のオン動作電圧とピンチオ
フ電圧を交互に与えることによって、ＦＥＴ素子とその
後段に配置されたＰＩＮダイオード素子が同時に（同期
状態で）オンオフ制御されることになる。このとき、オ
ン状態では、スイッチの雑音性能が前段のＦＥＴ素子に
より決定されるので、後段のＰＩＮダイオード素子の挿
入損失はスイッチ全体の雑音性能に影響を与えず、雑音
指数は低く抑えられることになる。また、オフ状態で
は、スイッチの減衰性能が前段のＦＥＴ素子の透過特性
と後段のＰＩＮダイオード素子の減衰によって決定され
るが、このＰＩＮダイオード素子の高い減衰特性によ
り、当該スイッチにおいても高い減衰特性を得ることが
できる。
【０００９】更に、オフ状態での出力インピーダンスが
使用されるＦＥＴ素子によらず一定となるので、複数入
力単数出力型のスイッチに使用した場合には、入力ライ
ンと出力ラインの接合点とスイッチ素子との間に介挿さ
れる伝送線路の長さが一律に決定されることとなり、回
路設計が容易となる。
使用されるＦＥＴ素子によらず一定となるので、複数入
力単数出力型のスイッチに使用した場合には、入力ライ
ンと出力ラインの接合点とスイッチ素子との間に介挿さ
れる伝送線路の長さが一律に決定されることとなり、回
路設計が容易となる。
【００１０】
【実施例】図１には、実施例に係る伝送線路スイッチの
構成が示されており、この実施例は２入力単出力伝送の
例である。図１において、第１入力ラインにはＦＥＴ１
０を介挿してストリップ線路１１Ａ，１１Ｂが形成され
ており、このストリップ線路１１ＡがＦＥＴ１０のゲー
ト（Ｇ）へ、ストリップ線路１１Ｂがドレイン（Ｄ）へ
接続され、ＦＥＴ１０のソース（Ｓ）は接地される。こ
のストリップ線路１１Ａ，１１ＢとＦＥＴ１０との間
に、インピーダンス整合を図るスタブ（他のマッチング
ネットワークでもよい）１２，１３が設けられる。ま
た、上記ストリップ線路１１Ａとスタブ１２の間に、チ
ョークコイル１４を介して端子１５が接続され、この端
子１５へバイアス回路が接続される。
構成が示されており、この実施例は２入力単出力伝送の
例である。図１において、第１入力ラインにはＦＥＴ１
０を介挿してストリップ線路１１Ａ，１１Ｂが形成され
ており、このストリップ線路１１ＡがＦＥＴ１０のゲー
ト（Ｇ）へ、ストリップ線路１１Ｂがドレイン（Ｄ）へ
接続され、ＦＥＴ１０のソース（Ｓ）は接地される。こ
のストリップ線路１１Ａ，１１ＢとＦＥＴ１０との間
に、インピーダンス整合を図るスタブ（他のマッチング
ネットワークでもよい）１２，１３が設けられる。ま
た、上記ストリップ線路１１Ａとスタブ１２の間に、チ
ョークコイル１４を介して端子１５が接続され、この端
子１５へバイアス回路が接続される。
【００１１】そして、上記ストリップ線路１１Ｂの後段
において、入力ラインに並列にストリップ線路１７Ａ、
ＰＩＮダイオード１８、ストリップ線路１７Ｂが接続さ
れており、このＰＩＮダイオード１８はカソード側が入
力ラインへ向けて接続され、アノード側にはチョークコ
イル１９を介してバイアス回路が接続される端子２０が
配置されている。また、第１入力ラインには、上記スト
リップ線路１１Ｂの後段にストリップ線路（Ｄ．Ｃ．ブ
レーク）２１が接続されており、この第１入力ラインは
接合点２２により出力ラインのストリップ線路２３へ接
続される。
において、入力ラインに並列にストリップ線路１７Ａ、
ＰＩＮダイオード１８、ストリップ線路１７Ｂが接続さ
れており、このＰＩＮダイオード１８はカソード側が入
力ラインへ向けて接続され、アノード側にはチョークコ
イル１９を介してバイアス回路が接続される端子２０が
配置されている。また、第１入力ラインには、上記スト
リップ線路１１Ｂの後段にストリップ線路（Ｄ．Ｃ．ブ
レーク）２１が接続されており、この第１入力ラインは
接合点２２により出力ラインのストリップ線路２３へ接
続される。
【００１２】第２入力ラインにおいても、同様にＦＥＴ
２５を介挿してストリップ線路２６Ａ，２６Ｂが設けら
れ、ＦＥＴ２５とストリップ線路２６Ａ，２６Ｂの間に
はスタブ２７，２８が接続される。また、上記ストリッ
プ線路２６Ａとスタブ２７との間に、チョークコイル２
９を介してバイアス回路を接続する端子３０が配置され
る。そして、第２入力ラインに並列にストリップ線路３
２Ａ、ＰＩＮダイオード３３、ストリップ線路３２Ｂが
接続され、このＰＩＮダイオード３３のアノード側に、
チョークコイル３４を介してバイアス回路を接続する端
子３５が配置される。
２５を介挿してストリップ線路２６Ａ，２６Ｂが設けら
れ、ＦＥＴ２５とストリップ線路２６Ａ，２６Ｂの間に
はスタブ２７，２８が接続される。また、上記ストリッ
プ線路２６Ａとスタブ２７との間に、チョークコイル２
９を介してバイアス回路を接続する端子３０が配置され
る。そして、第２入力ラインに並列にストリップ線路３
２Ａ、ＰＩＮダイオード３３、ストリップ線路３２Ｂが
接続され、このＰＩＮダイオード３３のアノード側に、
チョークコイル３４を介してバイアス回路を接続する端
子３５が配置される。
【００１３】更に、上記ストリップ線路２６Ｂの後段に
は、上記接合点２２との間にストリップ線路３６が形成
される。なお、上記ストリップ線路１７Ａ，１７Ｂ，２
１，３２Ａ，３２Ｂ，３６を含めて全てのストリップ線
路は、λ／４（λ：ストリップ線路上の信号波長）の２
ｎ＋１（ｎは０以上の整数）倍の長さとされる。
は、上記接合点２２との間にストリップ線路３６が形成
される。なお、上記ストリップ線路１７Ａ，１７Ｂ，２
１，３２Ａ，３２Ｂ，３６を含めて全てのストリップ線
路は、λ／４（λ：ストリップ線路上の信号波長）の２
ｎ＋１（ｎは０以上の整数）倍の長さとされる。
【００１４】上記実施例の構成においては、不図示のバ
イアス回路によって上記ＦＥＴ１０，２５のゲート側の
端子１５，３０へオン動作電圧ＶGS、ピンチオフ電圧Ｖ
P が交互に与えられ、ＰＩＮダイオード１８，３３のア
ノード側へは所定の定電圧ＶDSが与えられる。例えば、
図示のように第１入力ラインのＦＥＴ１０にオン動作電
圧ＶGSが与えられ、第２入力ラインのＦＥＴ２５にピン
チオフ電圧ＶP が与えられた場合は、第１入力ラインの
ＦＥＴ１０がオン状態になると同時に、このＦＥＴ１０
のオン動作により図示の電流ＩDSが流れてＰＩＮダイオ
ード１８がオン状態となる。一方、第２入力ラインのＦ
ＥＴ２５はオフ状態となり、電流ＩDSは流れないので、
ＰＩＮダイオード３３もオフ状態を維持することにな
る。従って、この場合は第１入力ラインへ入力された高
周波（ＲＦ）信号が選択されて出力ライン（ストリップ
線路２３）へ出力され、第２入力ラインは共通出力ライ
ンから分離されることになる。逆に、ＦＥＴ１０にピン
チオフ電圧ＶP が与えられ、ＦＥＴ２５にオン動作電圧
ＶGSが与えられると、第２入力ラインが選択され、第１
入力ラインが共通出力ラインから分離される。
イアス回路によって上記ＦＥＴ１０，２５のゲート側の
端子１５，３０へオン動作電圧ＶGS、ピンチオフ電圧Ｖ
P が交互に与えられ、ＰＩＮダイオード１８，３３のア
ノード側へは所定の定電圧ＶDSが与えられる。例えば、
図示のように第１入力ラインのＦＥＴ１０にオン動作電
圧ＶGSが与えられ、第２入力ラインのＦＥＴ２５にピン
チオフ電圧ＶP が与えられた場合は、第１入力ラインの
ＦＥＴ１０がオン状態になると同時に、このＦＥＴ１０
のオン動作により図示の電流ＩDSが流れてＰＩＮダイオ
ード１８がオン状態となる。一方、第２入力ラインのＦ
ＥＴ２５はオフ状態となり、電流ＩDSは流れないので、
ＰＩＮダイオード３３もオフ状態を維持することにな
る。従って、この場合は第１入力ラインへ入力された高
周波（ＲＦ）信号が選択されて出力ライン（ストリップ
線路２３）へ出力され、第２入力ラインは共通出力ライ
ンから分離されることになる。逆に、ＦＥＴ１０にピン
チオフ電圧ＶP が与えられ、ＦＥＴ２５にオン動作電圧
ＶGSが与えられると、第２入力ラインが選択され、第１
入力ラインが共通出力ラインから分離される。
【００１５】このような動作では、オン状態のＦＥＴ１
０は雑音指数が最も小さくなるように動作することにな
り、この雑音指数はＦＥＴ１０によって決定されるの
で、オン状態のＰＩＮダイオード１８の挿入損失は無視
できる程度に小さくなる。従って、第１入力ラインに与
えられた信号は、雑音性能の劣化を最小限に抑えた状態
でストリップ線路２１へ伝達される。一方、オフ状態の
ＦＥＴ２５では、動作電流を流さない状態の透過特性に
より信号が減衰されるのに加えて、オフ状態のＰＩＮダ
イオード３３の最大減衰性能によって信号が減衰される
ことになり、第２入力ラインへ与えられる信号は、高い
減衰特性により減衰される。
０は雑音指数が最も小さくなるように動作することにな
り、この雑音指数はＦＥＴ１０によって決定されるの
で、オン状態のＰＩＮダイオード１８の挿入損失は無視
できる程度に小さくなる。従って、第１入力ラインに与
えられた信号は、雑音性能の劣化を最小限に抑えた状態
でストリップ線路２１へ伝達される。一方、オフ状態の
ＦＥＴ２５では、動作電流を流さない状態の透過特性に
より信号が減衰されるのに加えて、オフ状態のＰＩＮダ
イオード３３の最大減衰性能によって信号が減衰される
ことになり、第２入力ラインへ与えられる信号は、高い
減衰特性により減衰される。
【００１６】また、図１の動作状態では、上記第１入力
ラインから伝送される信号は、接合点２２から出力ライ
ンのみに伝達し、第２入力ラインへは伝達されないよう
にして、伝達効率を高める必要がある。このためには、
ストリップ線路３６が接合点２２において高インピーダ
ンスとなるように構成し、ストリップ線路３６が接合点
２２でストリップ線路２１から分離されるようにすれば
よい。実施例では、第２入力ラインがオフ状態のとき、
出力インピーダンスがＰＩＮダイオード３３の存在によ
り、使用されるＦＥＴ２５の特性によらず一定となるの
で、ストリップ線路３６の長さＬをストリップ線路２１
との関係で適切な長さに設定することにより、ストリッ
プ線路３６のインピーダンスをストリップ線路２１や出
力ラインのストリップ線路２３に比べて高い値とするこ
とができる。
ラインから伝送される信号は、接合点２２から出力ライ
ンのみに伝達し、第２入力ラインへは伝達されないよう
にして、伝達効率を高める必要がある。このためには、
ストリップ線路３６が接合点２２において高インピーダ
ンスとなるように構成し、ストリップ線路３６が接合点
２２でストリップ線路２１から分離されるようにすれば
よい。実施例では、第２入力ラインがオフ状態のとき、
出力インピーダンスがＰＩＮダイオード３３の存在によ
り、使用されるＦＥＴ２５の特性によらず一定となるの
で、ストリップ線路３６の長さＬをストリップ線路２１
との関係で適切な長さに設定することにより、ストリッ
プ線路３６のインピーダンスをストリップ線路２１や出
力ラインのストリップ線路２３に比べて高い値とするこ
とができる。
【００１７】即ち、分布定数回路では負荷を所定の電気
長離れた所から見たときのインピーダンスがλ／４の長
さ毎にオープン（∞）状態とショート（０）状態が反転
する。そこで、実施例では、ストリップ線路１７Ａ，１
７Ｂ，２１，３２Ａ，３２Ｂ，３６の長さをλ／４単位
で調整することによって、各点のインピーダンスを図１
の動作状態において図示の［Hi（高）］又は［Lo
（低）］のように設定しており、これによって上記スト
リップ線路３２Ａとストリップ線路３６との接続点が高
インピーダンス（入力ラインのオンオフ状態が反転すれ
ば低インピーダンス）とされる。従って、第１入力ライ
ンから伝達された信号は、効率よく（優先的に）共通の
出力ラインへ伝達され、第２入力ラインへの信号の伝達
（信号損失）が最小限に抑えられることになる。なお、
第１入力ラインがオフ状態、第２ラインがオン状態とな
るときは、上記と両者の関係が逆転するが、その作用効
果は上記と同様となる。
長離れた所から見たときのインピーダンスがλ／４の長
さ毎にオープン（∞）状態とショート（０）状態が反転
する。そこで、実施例では、ストリップ線路１７Ａ，１
７Ｂ，２１，３２Ａ，３２Ｂ，３６の長さをλ／４単位
で調整することによって、各点のインピーダンスを図１
の動作状態において図示の［Hi（高）］又は［Lo
（低）］のように設定しており、これによって上記スト
リップ線路３２Ａとストリップ線路３６との接続点が高
インピーダンス（入力ラインのオンオフ状態が反転すれ
ば低インピーダンス）とされる。従って、第１入力ライ
ンから伝達された信号は、効率よく（優先的に）共通の
出力ラインへ伝達され、第２入力ラインへの信号の伝達
（信号損失）が最小限に抑えられることになる。なお、
第１入力ラインがオフ状態、第２ラインがオン状態とな
るときは、上記と両者の関係が逆転するが、その作用効
果は上記と同様となる。
【００１８】以上のように、実施例はＦＥＴ１０，２５
とＰＩＮダイオード１８，３３とを図１のように組合
せ、かつ同期させる構成とすることにより、優れた雑音
性能と高い信号分離性能を得ることができ、ＦＥＴ素子
とＰＩＮダイオード素子のそれぞれの利点を有効に利用
することが可能となる。特に、衛星受信装置に適用され
るスイッチでは、従来は低雑音特性のＦＥＴスイッチが
多く用いられているが、近年ではデジタル対応化が進め
られ、２信号分離性能が高いものが求められている。従
って、本発明のスイッチはこのような低雑音、信号分離
性能が求められるスイッチとして有用である。
とＰＩＮダイオード１８，３３とを図１のように組合
せ、かつ同期させる構成とすることにより、優れた雑音
性能と高い信号分離性能を得ることができ、ＦＥＴ素子
とＰＩＮダイオード素子のそれぞれの利点を有効に利用
することが可能となる。特に、衛星受信装置に適用され
るスイッチでは、従来は低雑音特性のＦＥＴスイッチが
多く用いられているが、近年ではデジタル対応化が進め
られ、２信号分離性能が高いものが求められている。従
って、本発明のスイッチはこのような低雑音、信号分離
性能が求められるスイッチとして有用である。
【００１９】なお、上記実施例のＦＥＴ１０，２５の代
りに、ＦＥＴ素子として高電子移動度トランジスタ（Ｈ
ＥＭＴ）を用いることができ、これによっても同様の効
果を得ることができる。
りに、ＦＥＴ素子として高電子移動度トランジスタ（Ｈ
ＥＭＴ）を用いることができ、これによっても同様の効
果を得ることができる。
【００２０】また、上記実施例では、２入力単出力伝送
のスイッチに使用した例を示したが、これに限らず、他
の複数入力単数出力の伝送等に用いることができ、更に
は上記図１における一つ入力ラインのＦＥＴ素子とＰＩ
Ｎダイオード素子の組合せでスイッチを構成し、これを
送信、受信の切り換え等のスイッチとして用いることが
可能である。
のスイッチに使用した例を示したが、これに限らず、他
の複数入力単数出力の伝送等に用いることができ、更に
は上記図１における一つ入力ラインのＦＥＴ素子とＰＩ
Ｎダイオード素子の組合せでスイッチを構成し、これを
送信、受信の切り換え等のスイッチとして用いることが
可能である。
【００２１】
【発明の効果】以上説明したように、第１請求項の発明
によれば、スイッチング動作をするＦＥＴ素子の後段に
ＰＩＮダイオード素子を備え、このＦＥＴ素子とＰＩＮ
ダイオード素子を同期させてオンオフ動作するようにし
たので、従来のＰＩＮダイオードスイッチに比べて優れ
た雑音性能を有すると共に、従来のＦＥＴに比べて高い
信号分離性能を得ることができ、しかも高減衰特性を得
るためにＦＥＴを多段に形成する必要もないという利点
がある。
によれば、スイッチング動作をするＦＥＴ素子の後段に
ＰＩＮダイオード素子を備え、このＦＥＴ素子とＰＩＮ
ダイオード素子を同期させてオンオフ動作するようにし
たので、従来のＰＩＮダイオードスイッチに比べて優れ
た雑音性能を有すると共に、従来のＦＥＴに比べて高い
信号分離性能を得ることができ、しかも高減衰特性を得
るためにＦＥＴを多段に形成する必要もないという利点
がある。
【００２２】また、第２請求項の発明によれば、一つの
伝送線路へ複数の伝送線路が接続される形式のスイッチ
に適用し、複数の伝送線路毎に上記ＦＥＴ素子及びこれ
と同期するＰＩＮダイオード素子を設けるようにしたの
で、オフ状態での出力インピーダンスが使用されるＦＥ
Ｔ素子によらず一定となり、ＰＩＮダイオードと一つの
伝送線路への接合点との間に形成される伝送線路を高イ
ンピーダンスとする際の回路設計が容易となる。
伝送線路へ複数の伝送線路が接続される形式のスイッチ
に適用し、複数の伝送線路毎に上記ＦＥＴ素子及びこれ
と同期するＰＩＮダイオード素子を設けるようにしたの
で、オフ状態での出力インピーダンスが使用されるＦＥ
Ｔ素子によらず一定となり、ＰＩＮダイオードと一つの
伝送線路への接合点との間に形成される伝送線路を高イ
ンピーダンスとする際の回路設計が容易となる。
【図１】本発明の実施例に係る伝送線路スイッチの構成
を示す回路図である。
を示す回路図である。
【図２】従来における複入力単出力の伝送線路スイッチ
の構成を示す概略図である。
の構成を示す概略図である。
１０，２５ … ＦＥＴ、 １１Ａ，１１Ｂ，１７Ａ，１７Ｂ，２１，２６Ａ，２６
Ｂ，３２Ａ，３２Ｂ，３６ … ストリップ線路、 １２，１３，２７，２８ … スタブ、 １８，３３ … ＰＩＮダイオード。
Ｂ，３２Ａ，３２Ｂ，３６ … ストリップ線路、 １２，１３，２７，２８ … スタブ、 １８，３３ … ＰＩＮダイオード。
Claims (2)
- 【請求項１】 スイッチング動作をするＦＥＴ素子と、
このＦＥＴ素子の後段の伝送線路へ所定長さの伝送線路
を介してカソード側が接続されたＰＩＮダイオード素子
と、を備え、上記ＦＥＴ素子とＰＩＮダイオード素子を
同期させてオンオフ動作を実行する伝送線路スイッチ。 - 【請求項２】 一つの伝送線路へ接続される複数の伝送
線路毎に設けられ、スイッチ動作をするＦＥＴ素子と、
このＦＥＴ素子の後段の伝送線路へ所定長さの伝送線路
を介してカソード側が接続され、ＦＥＴ素子に同期して
オンオフ動作するように構成されたＰＩＮダイオード素
子と、このＰＩＮダイオード素子と上記一つの伝送線路
への接合点との間に形成され、オフ動作時に接合点から
見て高インピーダンスとなる所定長さの伝送線路と、を
含んでなる上記第１請求項記載の伝送線路スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18560293A JP3283968B2 (ja) | 1993-06-29 | 1993-06-29 | 伝送線路スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18560293A JP3283968B2 (ja) | 1993-06-29 | 1993-06-29 | 伝送線路スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722802A true JPH0722802A (ja) | 1995-01-24 |
| JP3283968B2 JP3283968B2 (ja) | 2002-05-20 |
Family
ID=16173679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18560293A Expired - Fee Related JP3283968B2 (ja) | 1993-06-29 | 1993-06-29 | 伝送線路スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3283968B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0785589A1 (en) * | 1996-01-18 | 1997-07-23 | Nec Corporation | Circuit selection device |
| KR100327532B1 (ko) * | 1998-08-05 | 2002-03-14 | 무라타 야스타카 | 주파수 가변형 필터, 안테나 공용기 및 통신기 장치 |
| JP2011010139A (ja) * | 2009-06-26 | 2011-01-13 | Soshin Electric Co Ltd | 高周波スイッチ |
| JP2011010137A (ja) * | 2009-06-26 | 2011-01-13 | Soshin Electric Co Ltd | 高周波スイッチ |
| WO2013171935A1 (ja) | 2012-05-14 | 2013-11-21 | 新日鐵住金株式会社 | 継目無鋼管の製造方法 |
| JP2018512838A (ja) * | 2015-04-14 | 2018-05-17 | パワー インテグレーションズ ゲーエムベーハー | ゲート駆動ループ内で差動モードチョークを使用して電力スイッチを並列化すること |
-
1993
- 1993-06-29 JP JP18560293A patent/JP3283968B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0785589A1 (en) * | 1996-01-18 | 1997-07-23 | Nec Corporation | Circuit selection device |
| KR100327532B1 (ko) * | 1998-08-05 | 2002-03-14 | 무라타 야스타카 | 주파수 가변형 필터, 안테나 공용기 및 통신기 장치 |
| JP2011010139A (ja) * | 2009-06-26 | 2011-01-13 | Soshin Electric Co Ltd | 高周波スイッチ |
| JP2011010137A (ja) * | 2009-06-26 | 2011-01-13 | Soshin Electric Co Ltd | 高周波スイッチ |
| WO2013171935A1 (ja) | 2012-05-14 | 2013-11-21 | 新日鐵住金株式会社 | 継目無鋼管の製造方法 |
| JP2018512838A (ja) * | 2015-04-14 | 2018-05-17 | パワー インテグレーションズ ゲーエムベーハー | ゲート駆動ループ内で差動モードチョークを使用して電力スイッチを並列化すること |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3283968B2 (ja) | 2002-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |