JPH10209835A - 高周波用半導体スイッチ回路およびそれを用いた制御方法 - Google Patents
高周波用半導体スイッチ回路およびそれを用いた制御方法Info
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- JPH10209835A JPH10209835A JP933597A JP933597A JPH10209835A JP H10209835 A JPH10209835 A JP H10209835A JP 933597 A JP933597 A JP 933597A JP 933597 A JP933597 A JP 933597A JP H10209835 A JPH10209835 A JP H10209835A
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Abstract
(57)【要約】
【課題】 ２個の電界効果トランジスタ（ＦＥＴ）から
なるスイッチ回路において、オン状態となるＦＥＴのゲ
ート直下の空乏層が十分に薄くなるようゲート・ソース
間に正電圧が印加されるようにすることによってオン抵
抗を低減せしめ、挿入損失が小さい高周波用半導体スイ
ッチ回路を提供することを目的とする。 【解決手段】 直列に接続された２個のＦＥＴ４、５の
それぞれのゲートが、それぞれの抵抗１０、１０１を介
して制御端子１１、１２に接続され、同制御端子間にア
ノードを共通接続として２個のダイオード１３、１４が
直列に接続され、アノードの共通接続点とＦＥＴの共通
接続点とが抵抗１５を介して接続されたものである。こ
れにより、オン状態となるＦＥＴのゲート・ソース間に
正電圧が印加される。
なるスイッチ回路において、オン状態となるＦＥＴのゲ
ート直下の空乏層が十分に薄くなるようゲート・ソース
間に正電圧が印加されるようにすることによってオン抵
抗を低減せしめ、挿入損失が小さい高周波用半導体スイ
ッチ回路を提供することを目的とする。 【解決手段】 直列に接続された２個のＦＥＴ４、５の
それぞれのゲートが、それぞれの抵抗１０、１０１を介
して制御端子１１、１２に接続され、同制御端子間にア
ノードを共通接続として２個のダイオード１３、１４が
直列に接続され、アノードの共通接続点とＦＥＴの共通
接続点とが抵抗１５を介して接続されたものである。こ
れにより、オン状態となるＦＥＴのゲート・ソース間に
正電圧が印加される。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信機器、
特に携帯電話等に用いられる高周波用半導体スイッチ回
路およびそれを用いた制御方法に関するものである。
特に携帯電話等に用いられる高周波用半導体スイッチ回
路およびそれを用いた制御方法に関するものである。
【０００２】
【従来の技術】近年、移動体通信分野の発展に伴い、携
帯電話等のアンテナの送受信切り替えをはじめとする高
周波の伝達経路を切り換えるために小型、低消費電力の
高周波用半導体スイッチ回路が望まれている。
帯電話等のアンテナの送受信切り替えをはじめとする高
周波の伝達経路を切り換えるために小型、低消費電力の
高周波用半導体スイッチ回路が望まれている。
【０００３】このような用途に、高周波特性および低消
費電力性に優れたＧａＡｓの電界効果トランジスタ（以
下、ＦＥＴと略記する）を用いた半導体スイッチ回路が
用いられている。このような高周波用半導体スイッチ回
路の従来例について図を参照して説明する。
費電力性に優れたＧａＡｓの電界効果トランジスタ（以
下、ＦＥＴと略記する）を用いた半導体スイッチ回路が
用いられている。このような高周波用半導体スイッチ回
路の従来例について図を参照して説明する。
【０００４】図８は、従来の高周波用半導体スイッチ回
路の回路図を示したものである。１は共通信号端子、
２、３は信号端子である。共通信号端子１と信号端子２
の間にＦＥＴ４が、共通信号端子１と信号端子３との間
にＦＥＴ５が接続されている。これらのＦＥＴにはゲー
ト電極としてショットキー接合を有するＧａＡｓＭＥＳ
ＦＥＴが用いられている。ＦＥＴ４のソース６とＦＥＴ
５のソース６１は共通に接続され、キャパシタ７を介し
て共通信号端子１に接続されている。ＦＥＴ４のドレイ
ン８はキャパシタ７１を介して信号端子２に接続され、
ＦＥＴ５のドレイン８１はキャパシタ７２を介して信号
端子３に接続されている。このキャパシタ７、７１、７
２により、各ＦＥＴ４、５のドレイン８、８１およびソ
ース６、６１には高周波信号のみが印加され直流電圧は
印加されない。ＦＥＴ４のゲート９にはゲートバイアス
抵抗１０を介して制御端子１１に接続され、ＦＥＴ５の
ゲート９１にはゲートバイアス抵抗１０１を介して制御
端子１２に接続されている。ゲートバイアス抵抗１０、
１０１はゲート保護のために挿入されており、通常は線
路の特性インピーダンスの数１０倍の値が選ばれる。
路の回路図を示したものである。１は共通信号端子、
２、３は信号端子である。共通信号端子１と信号端子２
の間にＦＥＴ４が、共通信号端子１と信号端子３との間
にＦＥＴ５が接続されている。これらのＦＥＴにはゲー
ト電極としてショットキー接合を有するＧａＡｓＭＥＳ
ＦＥＴが用いられている。ＦＥＴ４のソース６とＦＥＴ
５のソース６１は共通に接続され、キャパシタ７を介し
て共通信号端子１に接続されている。ＦＥＴ４のドレイ
ン８はキャパシタ７１を介して信号端子２に接続され、
ＦＥＴ５のドレイン８１はキャパシタ７２を介して信号
端子３に接続されている。このキャパシタ７、７１、７
２により、各ＦＥＴ４、５のドレイン８、８１およびソ
ース６、６１には高周波信号のみが印加され直流電圧は
印加されない。ＦＥＴ４のゲート９にはゲートバイアス
抵抗１０を介して制御端子１１に接続され、ＦＥＴ５の
ゲート９１にはゲートバイアス抵抗１０１を介して制御
端子１２に接続されている。ゲートバイアス抵抗１０、
１０１はゲート保護のために挿入されており、通常は線
路の特性インピーダンスの数１０倍の値が選ばれる。
【０００５】次に、この高周波用半導体スイッチ回路の
動作について説明する。ＦＥＴ４、５のゲート９、９１
のいずれかに閾値電圧の絶対値より大きな電圧（例えば
５Ｖ）を印加する。例えば、制御端子１１に５Ｖ、制御
端子１２に０Ｖを印加した場合、ＦＥＴ４のゲートショ
ットキー接合には順バイアス、ＦＥＴ５のショットキー
接合は逆バイアスとなる。このため、印加された電圧は
ＦＥＴ５のゲート・ソース間で保持され、ＦＥＴ４のゲ
ート・ソース間電圧はほぼ０Ｖとなる。このため、ＦＥ
Ｔ４が導通（オン）状態、ＦＥＴ５が遮断（オフ）状態
となり、高周波信号の伝達は共通信号端子１と信号端子
２の間がオン、共通信号端子１と信号端子３の間がオフ
となる。
動作について説明する。ＦＥＴ４、５のゲート９、９１
のいずれかに閾値電圧の絶対値より大きな電圧（例えば
５Ｖ）を印加する。例えば、制御端子１１に５Ｖ、制御
端子１２に０Ｖを印加した場合、ＦＥＴ４のゲートショ
ットキー接合には順バイアス、ＦＥＴ５のショットキー
接合は逆バイアスとなる。このため、印加された電圧は
ＦＥＴ５のゲート・ソース間で保持され、ＦＥＴ４のゲ
ート・ソース間電圧はほぼ０Ｖとなる。このため、ＦＥ
Ｔ４が導通（オン）状態、ＦＥＴ５が遮断（オフ）状態
となり、高周波信号の伝達は共通信号端子１と信号端子
２の間がオン、共通信号端子１と信号端子３の間がオフ
となる。
【０００６】次に、反対に制御端子１１に０Ｖ、制御端
子１２に５Ｖを印加した場合、ＦＥＴ４がオフ状態、Ｆ
ＥＴ５がオン状態となり、高周波信号の伝達は共通信号
端子１と信号端子２の間がオフ、共通信号端子１と信号
端子３の間がオンとなる。
子１２に５Ｖを印加した場合、ＦＥＴ４がオフ状態、Ｆ
ＥＴ５がオン状態となり、高周波信号の伝達は共通信号
端子１と信号端子２の間がオフ、共通信号端子１と信号
端子３の間がオンとなる。
【０００７】このように、この回路は共通信号端子１と
一対の信号端子２、３の間の高周波信号の伝達を切り換
える単極双投（Single Pole Dual Throw, SPDT）スイッ
チ回路としての機能を有するものであり、様々な用途に
適用可能な汎用性を有するものである。この回路のスイ
ッチは携帯電話等の移動体通信機器の高周波無線部で多
用されている。
一対の信号端子２、３の間の高周波信号の伝達を切り換
える単極双投（Single Pole Dual Throw, SPDT）スイッ
チ回路としての機能を有するものであり、様々な用途に
適用可能な汎用性を有するものである。この回路のスイ
ッチは携帯電話等の移動体通信機器の高周波無線部で多
用されている。
【０００８】
【発明が解決しようとする課題】しかしながら、前記従
来の高周波用半導体スイッチ回路では、オン状態となる
ＦＥＴのゲート・ソース間電圧がほぼ０Ｖである。この
ときＦＥＴのチャネル幅はショットキー接合のビルトイ
ン電圧による空乏層により少し狭窄している。このた
め、ＦＥＴのオン抵抗が大きく、高周波信号に対する挿
入損失が大きくなるという問題があった。
来の高周波用半導体スイッチ回路では、オン状態となる
ＦＥＴのゲート・ソース間電圧がほぼ０Ｖである。この
ときＦＥＴのチャネル幅はショットキー接合のビルトイ
ン電圧による空乏層により少し狭窄している。このた
め、ＦＥＴのオン抵抗が大きく、高周波信号に対する挿
入損失が大きくなるという問題があった。
【０００９】本発明は前記従来の課題を解決するもので
あり、その目的はオン状態となるＦＥＴのゲート直下の
空乏層が十分に薄くなり、チャネル幅が広くなるように
ゲート・ソース間に正電圧が印加されるようにすること
によってオン抵抗を低減せしめ、挿入損失が小さい高周
波用の半導体スイッチ回路を提供することにある。
あり、その目的はオン状態となるＦＥＴのゲート直下の
空乏層が十分に薄くなり、チャネル幅が広くなるように
ゲート・ソース間に正電圧が印加されるようにすること
によってオン抵抗を低減せしめ、挿入損失が小さい高周
波用の半導体スイッチ回路を提供することにある。
【００１０】
【課題を解決するための手段】従来の課題を解決するた
めに、本発明の高周波用半導体スイッチ回路は、第１と
第２の信号端子間に直列に接続された第１と第２の電界
効果トランジスタのそれぞれのゲートが、それぞれ第１
と第２の抵抗を介して第１と第２の制御端子に接続さ
れ、前記第１と第２の制御端子間にアノードを共通接続
として第１と第２のダイオードが直列に接続され、前記
第１と第２のダイオードのアノードの共通接続点と前記
第１と第２の電界効果トランジスタの共通接続点とが第
３の抵抗を介して接続されたものである。
めに、本発明の高周波用半導体スイッチ回路は、第１と
第２の信号端子間に直列に接続された第１と第２の電界
効果トランジスタのそれぞれのゲートが、それぞれ第１
と第２の抵抗を介して第１と第２の制御端子に接続さ
れ、前記第１と第２の制御端子間にアノードを共通接続
として第１と第２のダイオードが直列に接続され、前記
第１と第２のダイオードのアノードの共通接続点と前記
第１と第２の電界効果トランジスタの共通接続点とが第
３の抵抗を介して接続されたものである。
【００１１】この回路構成により、制御端子に制御電圧
を印加するとダイオードと抵抗によりオン状態となるＦ
ＥＴのゲート・ソース間に正電圧がかかり、ＦＥＴのオ
ン抵抗が減少し、高周波に対する挿入損失を低減させる
ことができる。
を印加するとダイオードと抵抗によりオン状態となるＦ
ＥＴのゲート・ソース間に正電圧がかかり、ＦＥＴのオ
ン抵抗が減少し、高周波に対する挿入損失を低減させる
ことができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１３】（実施の形態１）本発明の第１の実施の形
態による高周波用半導体スイッチ回路の回路図を図１に
示す。
態による高周波用半導体スイッチ回路の回路図を図１に
示す。
【００１４】このスイッチ回路１６の構成は、共通信号
端子１がキャパシタ７を介してＦＥＴ４のソース６とＦ
ＥＴ５のソース６１の共通接続点に接続され、ＦＥＴ４
のドレイン８がキャパシタ７１を介して信号端子２に接
続され、ＦＥＴ５のドレイン８１がキャパシタ７２を介
して信号端子３に接続され、ＦＥＴ４のゲート９はゲー
トバイアス抵抗１０を介して制御端子１１に接続され、
ＦＥＴ５のゲート９１にはゲートバイアス抵抗１０１を
介して制御端子１２に接続され、ダイオード１３のアノ
ードとダイオード１４のアノードの共通接続点が抵抗１
５を介してＦＥＴ４のソース６とＦＥＴ５のソース６１
の共通接続点に接続され、ダイオード１３のカソードが
制御端子１１に接続され、ダイオード１４のカソードが
制御端子１２に接続されたものである。
端子１がキャパシタ７を介してＦＥＴ４のソース６とＦ
ＥＴ５のソース６１の共通接続点に接続され、ＦＥＴ４
のドレイン８がキャパシタ７１を介して信号端子２に接
続され、ＦＥＴ５のドレイン８１がキャパシタ７２を介
して信号端子３に接続され、ＦＥＴ４のゲート９はゲー
トバイアス抵抗１０を介して制御端子１１に接続され、
ＦＥＴ５のゲート９１にはゲートバイアス抵抗１０１を
介して制御端子１２に接続され、ダイオード１３のアノ
ードとダイオード１４のアノードの共通接続点が抵抗１
５を介してＦＥＴ４のソース６とＦＥＴ５のソース６１
の共通接続点に接続され、ダイオード１３のカソードが
制御端子１１に接続され、ダイオード１４のカソードが
制御端子１２に接続されたものである。
【００１５】ＦＥＴ４と５には、ゲート電極としてショ
ットキー接合を有するＧａＡｓＭＥＳＦＥＴを用い、ダ
イオード１３、１４には、例えばＦＥＴ４、５と同一基
板上に形成したショットキー接合を用いる。
ットキー接合を有するＧａＡｓＭＥＳＦＥＴを用い、ダ
イオード１３、１４には、例えばＦＥＴ４、５と同一基
板上に形成したショットキー接合を用いる。
【００１６】本回路においてはＦＥＴ４、５のドレイン
８、８１はキャパシタ７１、７２によって直流（ＤＣ）
カットされている。このため、ＤＣ等価回路としては、
ゲートショットキー接合ＦＥＴをダイオードに置き換え
て、図２のように表すことができる。
８、８１はキャパシタ７１、７２によって直流（ＤＣ）
カットされている。このため、ＤＣ等価回路としては、
ゲートショットキー接合ＦＥＴをダイオードに置き換え
て、図２のように表すことができる。
【００１７】図２を用いて、このスイッチ回路１６の動
作について説明する。まず、制御端子１１に正電圧で、
ＦＥＴの閾値電圧（Ｖｔｈ）より絶対値の大きい電圧、
例えば５Ｖを印加し、制御端子１２に０Ｖを印加した場
合について説明する。この場合、ＦＥＴ４およびダイオ
ード１４は順方向に、ＦＥＴ５およびダイオード１３は
逆方向にバイアスされる。よって、ＦＥＴ４はオン、Ｆ
ＥＴ５はオフとなる。このとき、抵抗１０、ＦＥＴ４、
抵抗１５、ダイオード１４の経路で電流が流れる。この
電流値は、制御端子１１に印加された電圧値と抵抗１０
と抵抗１５で決まる値となる。この電流によってＦＥＴ
４のゲートショットキー接合には正電圧が加わることと
なる。このため、ゲート下の空乏層幅が狭まり、チャネ
ル幅が広がる。つまり、ＦＥＴ４のドレイン・ソース間
のオン抵抗が低減され、高周波信号に対する損失が低減
される。
作について説明する。まず、制御端子１１に正電圧で、
ＦＥＴの閾値電圧（Ｖｔｈ）より絶対値の大きい電圧、
例えば５Ｖを印加し、制御端子１２に０Ｖを印加した場
合について説明する。この場合、ＦＥＴ４およびダイオ
ード１４は順方向に、ＦＥＴ５およびダイオード１３は
逆方向にバイアスされる。よって、ＦＥＴ４はオン、Ｆ
ＥＴ５はオフとなる。このとき、抵抗１０、ＦＥＴ４、
抵抗１５、ダイオード１４の経路で電流が流れる。この
電流値は、制御端子１１に印加された電圧値と抵抗１０
と抵抗１５で決まる値となる。この電流によってＦＥＴ
４のゲートショットキー接合には正電圧が加わることと
なる。このため、ゲート下の空乏層幅が狭まり、チャネ
ル幅が広がる。つまり、ＦＥＴ４のドレイン・ソース間
のオン抵抗が低減され、高周波信号に対する損失が低減
される。
【００１８】次に、制御端子１１に０Ｖ、制御端子１２
に正電圧を印加した場合は、ＦＥＴ４がオフ、ＦＥＴ５
がオンとなり、このとき、抵抗１０１、ＦＥＴ５、抵抗
１５、ダイオード１３の経路で電流が流れ、この電流に
よってＦＥＴ５のゲートショットキー接合に正電圧が加
わることとなり、ＦＥＴ５のゲートショットキー接合に
正電圧が加わる。よって、ＦＥＴ５のドレイン・ソース
間のオン抵抗が低減され、高周波信号に対する損失が低
減される。
に正電圧を印加した場合は、ＦＥＴ４がオフ、ＦＥＴ５
がオンとなり、このとき、抵抗１０１、ＦＥＴ５、抵抗
１５、ダイオード１３の経路で電流が流れ、この電流に
よってＦＥＴ５のゲートショットキー接合に正電圧が加
わることとなり、ＦＥＴ５のゲートショットキー接合に
正電圧が加わる。よって、ＦＥＴ５のドレイン・ソース
間のオン抵抗が低減され、高周波信号に対する損失が低
減される。
【００１９】（実施の形態２）次に、図１で説明した本
発明の高周波用半導体スイッチ回路を用いた各種の制御
方法を以下に示す。
発明の高周波用半導体スイッチ回路を用いた各種の制御
方法を以下に示す。
【００２０】図３に、第２の実施の形態である送信用ア
ンテナ切り換え方法を示す回路図を示す。
ンテナ切り換え方法を示す回路図を示す。
【００２１】この回路は、図１で示したスイッチ回路１
６の共通信号端子１にパワーアンプ１７を接続し、信号
端子２および３にそれぞれ送信アンテナ１８と１８１と
を接続したものである。
６の共通信号端子１にパワーアンプ１７を接続し、信号
端子２および３にそれぞれ送信アンテナ１８と１８１と
を接続したものである。
【００２２】この回路による制御方法は、制御端子１１
と１２に入力されるＤＣ信号（例えば、５Ｖと０Ｖ）に
より、一方のＦＥＴをオン、他方のＦＥＴをオフさせ
て、パワーアンプ１７から出力された高周波信号を送信
アンテナ１８か、または送信アンテナ１８１のどちらか
へ伝達するものである。
と１２に入力されるＤＣ信号（例えば、５Ｖと０Ｖ）に
より、一方のＦＥＴをオン、他方のＦＥＴをオフさせ
て、パワーアンプ１７から出力された高周波信号を送信
アンテナ１８か、または送信アンテナ１８１のどちらか
へ伝達するものである。
【００２３】（実施の形態３）図４に、第３の実施の形
態である受信アンテナ切り換え方法を示す回路図を示
す。
態である受信アンテナ切り換え方法を示す回路図を示
す。
【００２４】この回路は、図１で示したスイッチ回路１
６の共通信号端子１に低雑音アンプ１９を接続し、信号
端子２および３にそれぞれ受信アンテナ２０、２０１を
接続したものである。
６の共通信号端子１に低雑音アンプ１９を接続し、信号
端子２および３にそれぞれ受信アンテナ２０、２０１を
接続したものである。
【００２５】この回路による制御方法は、制御端子１１
と１２に入力されるＤＣ信号（例えば、５Ｖと０Ｖ）に
より、一方のＦＥＴをオン、他方のＦＥＴをオフさせ
て、受信アンテナ２０か、または受信アンテナ２０１か
ら入力された高周波入力信号のどちらかを低雑音アンプ
１９に入力するものである。
と１２に入力されるＤＣ信号（例えば、５Ｖと０Ｖ）に
より、一方のＦＥＴをオン、他方のＦＥＴをオフさせ
て、受信アンテナ２０か、または受信アンテナ２０１か
ら入力された高周波入力信号のどちらかを低雑音アンプ
１９に入力するものである。
【００２６】（実施の形態４）図５に、第４の実施の形
態である受信時の感度制御方法を示す回路図を示す。
態である受信時の感度制御方法を示す回路図を示す。
【００２７】この回路は、図１で示したスイッチ回路１
６の信号端子２に受信アンテナ２０と低雑音アンプ１９
の入力端子を接続し、信号端子３に低雑音アンプ１９の
出力端子を接続したものである。
６の信号端子２に受信アンテナ２０と低雑音アンプ１９
の入力端子を接続し、信号端子３に低雑音アンプ１９の
出力端子を接続したものである。
【００２８】この回路による制御方法は、制御端子１１
と１２の間の電位差を０Ｖとすることにより、２個のＦ
ＥＴ４、５のいずれもがオン状態にし、信号端子２と信
号端子３の間をオン状態とするものである。また一方、
制御端子１１と１２の間の電位差を５Ｖとすることによ
り、２個のＦＥＴ４、５がいずれかがオフ状態にし、信
号端子２と信号端子３の間をオフ状態とするものであ
る。このことを利用して受信感度の制御を行うものであ
る。
と１２の間の電位差を０Ｖとすることにより、２個のＦ
ＥＴ４、５のいずれもがオン状態にし、信号端子２と信
号端子３の間をオン状態とするものである。また一方、
制御端子１１と１２の間の電位差を５Ｖとすることによ
り、２個のＦＥＴ４、５がいずれかがオフ状態にし、信
号端子２と信号端子３の間をオフ状態とするものであ
る。このことを利用して受信感度の制御を行うものであ
る。
【００２９】（実施の形態５）図６に、第５の実施の形
態である送信アンテナと接地切り換え方法を示す回路図
を示す。
態である送信アンテナと接地切り換え方法を示す回路図
を示す。
【００３０】この回路は、図１に示したスイッチ回路１
６の共通信号端子１にパワーアンプ１７を接続し、信号
端子２に送信アンテナ１８を接続し、信号端子３を接地
したものである。
６の共通信号端子１にパワーアンプ１７を接続し、信号
端子２に送信アンテナ１８を接続し、信号端子３を接地
したものである。
【００３１】この回路による制御方法は、共通信号端子
１と送信アンテナ１８の間の高周波信号の伝達と遮断を
制御端子１１と１２に印加した電圧（例えば、５Ｖと０
Ｖ）によって制御するものである。さらに、高周波信号
の伝達をオフとする場合には、共通信号端子１がＦＥＴ
５を介して接地されるため、共通信号端子１は高周波信
号を全反射することとなり、入出力間のアイソレーショ
ンが向上する。
１と送信アンテナ１８の間の高周波信号の伝達と遮断を
制御端子１１と１２に印加した電圧（例えば、５Ｖと０
Ｖ）によって制御するものである。さらに、高周波信号
の伝達をオフとする場合には、共通信号端子１がＦＥＴ
５を介して接地されるため、共通信号端子１は高周波信
号を全反射することとなり、入出力間のアイソレーショ
ンが向上する。
【００３２】（実施の形態６）図７に、第６の実施の形
態である受信アンテナと接地切り換え方法を示す回路図
を示す。
態である受信アンテナと接地切り換え方法を示す回路図
を示す。
【００３３】この回路は、図１に示したスイッチ回路１
６の共通信号端子１に低雑音アンプ１９を接続し、信号
端子２に受信アンテナ２０を接続し、信号端子３を接地
したものである。
６の共通信号端子１に低雑音アンプ１９を接続し、信号
端子２に受信アンテナ２０を接続し、信号端子３を接地
したものである。
【００３４】この回路による制御方法は、共通信号端子
１と受信アンテナ２０の間の高周波信号の伝達と遮断を
制御端子１１と１２に印加した電圧（例えば、５Ｖと０
Ｖ）によって制御するものである。さらに、高周波信号
の伝達をオフとする場合には、共通信号端子１がＦＥＴ
５を介して接地されるため、共通信号端子１には信号が
全く入力されないので、入出力間のアイソレーションが
向上する。
１と受信アンテナ２０の間の高周波信号の伝達と遮断を
制御端子１１と１２に印加した電圧（例えば、５Ｖと０
Ｖ）によって制御するものである。さらに、高周波信号
の伝達をオフとする場合には、共通信号端子１がＦＥＴ
５を介して接地されるため、共通信号端子１には信号が
全く入力されないので、入出力間のアイソレーションが
向上する。
【００３５】以上、第２から第６の実施の形態で示した
本発明の高周波用半導体スイッチ回路を用いた各制御方
法により、オンとなるＦＥＴのオン抵抗が低減されるた
め、高周波の挿入損失を低減させることができる。
本発明の高周波用半導体スイッチ回路を用いた各制御方
法により、オンとなるＦＥＴのオン抵抗が低減されるた
め、高周波の挿入損失を低減させることができる。
【００３６】
【発明の効果】以上、説明したように、本発明の高周波
用半導体スイッチ回路は、オン状態となるＦＥＴのゲー
ト・ソース間に正電圧が印加され、高周波信号に対する
挿入損失の小さいスイッチ回路を提供することができる
とともに、この半導体スイッチ回路を各種の切り換え回
路に用いることにより、高周波信号に対する挿入損失の
小さい制御方法を提供することができる。
用半導体スイッチ回路は、オン状態となるＦＥＴのゲー
ト・ソース間に正電圧が印加され、高周波信号に対する
挿入損失の小さいスイッチ回路を提供することができる
とともに、この半導体スイッチ回路を各種の切り換え回
路に用いることにより、高周波信号に対する挿入損失の
小さい制御方法を提供することができる。
【図１】本発明の第１の実施の形態による高周波用半導
体スイッチ回路の回路図
体スイッチ回路の回路図
【図２】図１の直流等価回路図
【図３】本発明の第２の実施の形態による送信アンテナ
切り換え方法を示す回路図
切り換え方法を示す回路図
【図４】本発明の第３の実施の形態による受信アンテナ
切り換え方法を示す回路図
切り換え方法を示す回路図
【図５】本発明の第４の実施の形態による受信時の感度
制御方法を示す回路図
制御方法を示す回路図
【図６】本発明の第５の実施の形態による送信アンテナ
と接地切り換え方法を示す回路図
と接地切り換え方法を示す回路図
【図７】本発明の第６の実施の形態による受信アンテナ
と接地切り換え方法を示す回路図
と接地切り換え方法を示す回路図
【図８】従来の高周波用半導体スイッチ回路の回路図
１ 共通信号端子 ２，３ 信号端子 ４，５ 電界効果トランジスタ（ＦＥＴ） ６，６１ ソース ７，７１，７２ キャパシタ ８，８１ ドレイン ９，９１ ゲート １０，１０１ ゲートバイアス抵抗 １１，１２ 制御端子 １３，１４ ダイオード １５ 抵抗 １６ スイッチ回路 １７ パワーアンプ １８，１８１ 送信アンテナ １９ 低雑音アンプ ２０，２０１ 受信アンテナ
Claims (6)
- 【請求項１】 第１と第２の信号端子間に直列に接続さ
れた第１と第２の電界効果トランジスタのそれぞれのゲ
ートが、それぞれ第１と第２の抵抗を介して第１と第２
の制御端子に接続され、前記第１と第２の制御端子間に
アノードを共通接続として第１と第２のダイオードが直
列に接続され、前記第１と第２のダイオードのアノード
の共通接続点と前記第１と第２の電界効果トランジスタ
の共通接続点とが第３の抵抗を介して接続されたことを
特徴とする高周波用半導体スイッチ回路。 - 【請求項２】 請求項１記載の高周波用半導体スイッチ
回路を用いて、第１と第２の電界効果トランジスタの共
通接続点から入力された高周波信号を、第１の信号端子
または第２の信号端子へ伝達するように高周波信号を制
御することを特徴とする制御方法。 - 【請求項３】 請求項１記載の高周波用半導体スイッチ
回路を用いて、第１の信号端子または第２の信号端子か
ら入力された高周波信号を、第１と第２の電界効果トラ
ンジスタの共通接続点へ伝達するように高周波信号を制
御することを特徴とする制御方法。 - 【請求項４】 請求項１記載の高周波用半導体スイッチ
回路を用いて、第１の信号端子から入力された高周波信
号を、第２の信号端子へ伝達するか、または遮断するよ
うに高周波信号を制御することを特徴とする制御方法。 - 【請求項５】 請求項１記載の高周波用半導体スイッチ
回路を用いて、第２の信号端子を接地し、第１と第２の
電界効果トランジスタの共通接続点から入力された高周
波信号を、第１の信号端子または第２の信号端子へ伝達
するように高周波信号を制御することを特徴とする制御
方法。 - 【請求項６】 請求項１記載の高周波用半導体スイッチ
回路を用いて、第２の信号端子を接地し、第１の信号端
子から入力された高周波信号を、または第２の信号端子
の接地電位を、第１と第２の電界効果トランジスタの共
通接続点へ伝達するように高周波信号を制御することを
特徴とする制御方法。
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|---|---|---|---|
| JP00933597A JP3539106B2 (ja) | 1997-01-22 | 1997-01-22 | 高周波用半導体スイッチ回路およびそれを用いた制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00933597A JP3539106B2 (ja) | 1997-01-22 | 1997-01-22 | 高周波用半導体スイッチ回路およびそれを用いた制御方法 |
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|---|---|
| JPH10209835A true JPH10209835A (ja) | 1998-08-07 |
| JP3539106B2 JP3539106B2 (ja) | 2004-07-07 |
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ID=11717610
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|---|---|---|---|
| JP00933597A Expired - Fee Related JP3539106B2 (ja) | 1997-01-22 | 1997-01-22 | 高周波用半導体スイッチ回路およびそれを用いた制御方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7173471B2 (en) | 2003-06-13 | 2007-02-06 | Matsushita Electric Industrial Co., Ltd. | High frequency switching circuit and semiconductor device |
| WO2012053124A1 (ja) * | 2010-10-18 | 2012-04-26 | パナソニック株式会社 | 高周波用スイッチ回路 |
| KR101251832B1 (ko) * | 2011-07-13 | 2013-04-09 | 삼성전기주식회사 | 저항 공유 스위칭 회로 |
| CN104733810A (zh) * | 2013-12-24 | 2015-06-24 | 株式会社村田制作所 | 开关电路及高频模块 |
-
1997
- 1997-01-22 JP JP00933597A patent/JP3539106B2/ja not_active Expired - Fee Related
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| US8575991B2 (en) | 2011-07-13 | 2013-11-05 | Samsung Electro-Mechanics Co., Ltd. | Switching circuit sharing a resistor for switching devices |
| CN104733810A (zh) * | 2013-12-24 | 2015-06-24 | 株式会社村田制作所 | 开关电路及高频模块 |
| JP2015122627A (ja) * | 2013-12-24 | 2015-07-02 | 株式会社村田製作所 | スイッチング回路および高周波モジュール |
| CN104733810B (zh) * | 2013-12-24 | 2019-06-21 | 株式会社村田制作所 | 开关电路及高频模块 |
| US10756727B2 (en) | 2013-12-24 | 2020-08-25 | Murata Manufacturing Co., Ltd. | Switching circuit and high-frequency module |
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|---|---|
| JP3539106B2 (ja) | 2004-07-07 |
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