JP2002076844A - 移相回路および移相器 - Google Patents
移相回路および移相器Info
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Abstract
(57)【要約】 （修正有）
【課題】 副線路を長く構成しようとすると、副線路や
基板間容量の影響によって整合ズレが生じて反射特性が
劣化してしまうという課題があった。 【解決手段】 入力端子２と出力端子３間に制御信号に
応じてＯＮ／ＯＦＦ切替動作するＦＥＴ５とのＦＥＴ５
の入力電極と出力電極間に並列接続された副線路４ｂを
備えた移相回路において、上記ＦＥＴの入力電極または
出力電極の少なくとも一方とグランド間に容量性素子を
備える。
基板間容量の影響によって整合ズレが生じて反射特性が
劣化してしまうという課題があった。 【解決手段】 入力端子２と出力端子３間に制御信号に
応じてＯＮ／ＯＦＦ切替動作するＦＥＴ５とのＦＥＴ５
の入力電極と出力電極間に並列接続された副線路４ｂを
備えた移相回路において、上記ＦＥＴの入力電極または
出力電極の少なくとも一方とグランド間に容量性素子を
備える。
Description
【０００１】
【発明の属する技術分野】この発明は、線路上に設けら
れた半導体素子のスイッチング動作によって、入力され
た高周波信号の位相をディジタル的に制御する移相回路
およびこの移相回路を多段接続して構成される移相器に
関するものである。
れた半導体素子のスイッチング動作によって、入力され
た高周波信号の位相をディジタル的に制御する移相回路
およびこの移相回路を多段接続して構成される移相器に
関するものである。
【０００２】
【従来の技術】任意の方位から到来する高周波信号を受
信するフェーズドアレイアンテナのように、無指向性の
受信機を多重化してアレイシステムを構成した場合に、
アレイシステムの主ビームの方位（指向性）を変化させ
て高周波信号の受信特性を良好にするビーム方位制御技
術がある。
信するフェーズドアレイアンテナのように、無指向性の
受信機を多重化してアレイシステムを構成した場合に、
アレイシステムの主ビームの方位（指向性）を変化させ
て高周波信号の受信特性を良好にするビーム方位制御技
術がある。
【０００３】このビーム方位制御技術では、受信した高
周波信号の位相を電気的に制御する移相器を用いる。各
受信機によってそれぞれ受信された各高周波信号（給
電）の位相が所望の値となるように、受信機の後段に設
けられた個々の移相器をそれぞれ制御して、高周波信号
の到来方位に依存する各高周波信号の位相差を補償して
から各高周波信号を合成処理する。このようにすること
で、高周波信号の到来方位に対するアレイシステムの主
ビームの相関を強くすることができ、良好な受信特性を
実現できる。
周波信号の位相を電気的に制御する移相器を用いる。各
受信機によってそれぞれ受信された各高周波信号（給
電）の位相が所望の値となるように、受信機の後段に設
けられた個々の移相器をそれぞれ制御して、高周波信号
の到来方位に依存する各高周波信号の位相差を補償して
から各高周波信号を合成処理する。このようにすること
で、高周波信号の到来方位に対するアレイシステムの主
ビームの相関を強くすることができ、良好な受信特性を
実現できる。
【０００４】このような移相器として、ディジタル型の
移相回路を直列に多段接続したものが挙げられる。ディ
ジタル型の移相回路とは、ＯＮ／ＯＦＦ状態をスイッチ
制御できる半導体素子を線路に備えており、線路を伝送
する高周波信号に対してＯＮ／ＯＦＦ状態の切替によっ
て２つの位相値（１ビット）を選択的に与えるものであ
る。例えば、位相制御範囲を３ビットで変化させたい場
合には、１ビットの移相回路を直列に３段接続した移相
器を構成する。ＯＮ状態とＯＦＦ状態における２つの位
相値の差分は所要移相量と呼ばれるパラメータである。
移相回路を直列に多段接続したものが挙げられる。ディ
ジタル型の移相回路とは、ＯＮ／ＯＦＦ状態をスイッチ
制御できる半導体素子を線路に備えており、線路を伝送
する高周波信号に対してＯＮ／ＯＦＦ状態の切替によっ
て２つの位相値（１ビット）を選択的に与えるものであ
る。例えば、位相制御範囲を３ビットで変化させたい場
合には、１ビットの移相回路を直列に３段接続した移相
器を構成する。ＯＮ状態とＯＦＦ状態における２つの位
相値の差分は所要移相量と呼ばれるパラメータである。
【０００５】多段接続した移相回路を個々に制御して任
意の位相制御範囲をカバーでき、低消費電力や高速動作
が可能なため、多数の移相器を必要とする場合に、この
移相回路は特に有効である。また、半導体素子やキャパ
シタ、抵抗、インダクタ、線路などの各構成要素を一つ
の半導体基板上にモノリシック（ｍｏｎｏｌｉｔｈｉ
ｃ）に構成することができるので、製造上でも利点があ
る。微弱な高周波信号の位相を多段接続して制御するの
で、入力や出力におけるインピーダンスの整合性、挿入
損失、小型化などが移相回路の技術的なポイントであ
る。
意の位相制御範囲をカバーでき、低消費電力や高速動作
が可能なため、多数の移相器を必要とする場合に、この
移相回路は特に有効である。また、半導体素子やキャパ
シタ、抵抗、インダクタ、線路などの各構成要素を一つ
の半導体基板上にモノリシック（ｍｏｎｏｌｉｔｈｉ
ｃ）に構成することができるので、製造上でも利点があ
る。微弱な高周波信号の位相を多段接続して制御するの
で、入力や出力におけるインピーダンスの整合性、挿入
損失、小型化などが移相回路の技術的なポイントであ
る。
【０００６】図１１は従来の移相回路の回路構成を示す
図である。図１１において、１０２は高周波信号が入力
される入力端子、１０３は高周波信号が出力される出力
端子、１０４ａは主線路、１０４ｂは副線路である。主
線路１０４ａ，副線路１０４ｂを介して入力端子１０２
と出力端子１０３とが接続されている。
図である。図１１において、１０２は高周波信号が入力
される入力端子、１０３は高周波信号が出力される出力
端子、１０４ａは主線路、１０４ｂは副線路である。主
線路１０４ａ，副線路１０４ｂを介して入力端子１０２
と出力端子１０３とが接続されている。
【０００７】１０５は電界効果型トランジスタ（以下、
ＦＥＴと略す）であり、ＯＮ状態とＯＦＦ状態とを切替
えるスイッチとして動作する。ＦＥＴ１０５のドレイン
電極およびソース電極は、入力端子１０２および出力端
子１０３に主線路１０４ａを介してそれぞれ接続されて
いる。また、ＦＥＴ１０５のドレイン電極およびソース
電極は、副線路１０４ｂの両端にも接続されており、副
線路１０４ｂとＦＥＴ１０５とは並列接続の関係にあ
る。１０６はバイアス端子であり、ＦＥＴ１０５のゲー
ト電極に接続されている。
ＦＥＴと略す）であり、ＯＮ状態とＯＦＦ状態とを切替
えるスイッチとして動作する。ＦＥＴ１０５のドレイン
電極およびソース電極は、入力端子１０２および出力端
子１０３に主線路１０４ａを介してそれぞれ接続されて
いる。また、ＦＥＴ１０５のドレイン電極およびソース
電極は、副線路１０４ｂの両端にも接続されており、副
線路１０４ｂとＦＥＴ１０５とは並列接続の関係にあ
る。１０６はバイアス端子であり、ＦＥＴ１０５のゲー
ト電極に接続されている。
【０００８】ＦＥＴ１０５のドレイン電圧およびソース
電圧と同電位のゲート電圧をバイアス端子１０６に印加
すると、ＦＥＴ１０５はＯＮ状態となって抵抗性（以
下、ＯＮ抵抗という）を示す。一方、ピンチオフ電圧以
下のゲート電圧をバイアス端子１０６に印加すると、Ｆ
ＥＴ１０５はＯＦＦ状態となって容量性（以下、ＯＦＦ
容量という）を示す。なお、ここでは所要移相量は小さ
いものとし、したがって副線路１０４ｂは短く構成され
ているものとする。
電圧と同電位のゲート電圧をバイアス端子１０６に印加
すると、ＦＥＴ１０５はＯＮ状態となって抵抗性（以
下、ＯＮ抵抗という）を示す。一方、ピンチオフ電圧以
下のゲート電圧をバイアス端子１０６に印加すると、Ｆ
ＥＴ１０５はＯＦＦ状態となって容量性（以下、ＯＦＦ
容量という）を示す。なお、ここでは所要移相量は小さ
いものとし、したがって副線路１０４ｂは短く構成され
ているものとする。
【０００９】次に動作について説明する。入力端子１０
２に入力された高周波信号は、主線路１０４ａを介して
ＦＥＴ１０５および副線路１０４ｂを通過し、主線路１
０４ａから出力端子１０３へ出力される。バイアス端子
１０６から印加されるゲート電圧によってＦＥＴ１０５
のＯＮ／ＯＦＦ状態を切替えて、移相回路を通過する高
周波信号の位相を変化させる。
２に入力された高周波信号は、主線路１０４ａを介して
ＦＥＴ１０５および副線路１０４ｂを通過し、主線路１
０４ａから出力端子１０３へ出力される。バイアス端子
１０６から印加されるゲート電圧によってＦＥＴ１０５
のＯＮ／ＯＦＦ状態を切替えて、移相回路を通過する高
周波信号の位相を変化させる。
【００１０】図１２はＦＥＴ１０５がＯＮ状態の場合に
おける図１１の移相回路の等価回路を示す図である。ま
た、図１３はＦＥＴ１０５がＯＦＦ状態の場合における
図１１の移相回路の等価回路を示す図である。図１２，
１３において、１１０は副線路１０４ｂの等価インダク
タ、１１１はＦＥＴ１０５の基板間容量である。また、
図１２において、１１２はＯＮ状態に切替わったＦＥＴ
１０５を表すＯＮ抵抗であり、一方、図１３において、
１１３はＯＦＦ状態に切替わったＦＥＴ１０５を表すＯ
ＦＦ容量である。
おける図１１の移相回路の等価回路を示す図である。ま
た、図１３はＦＥＴ１０５がＯＦＦ状態の場合における
図１１の移相回路の等価回路を示す図である。図１２，
１３において、１１０は副線路１０４ｂの等価インダク
タ、１１１はＦＥＴ１０５の基板間容量である。また、
図１２において、１１２はＯＮ状態に切替わったＦＥＴ
１０５を表すＯＮ抵抗であり、一方、図１３において、
１１３はＯＦＦ状態に切替わったＦＥＴ１０５を表すＯ
ＦＦ容量である。
【００１１】入力端子１０２と出力端子１０３とは、等
価インダクタ１１０を介して接続されている。また、基
板間容量１１１は、入力端子１０２および等価インダク
タ１１０の接続点とグランドとの間、出力端子１０３お
よび等価インダクタ１１０の接続点とグランドとの間に
存在する。さらに、図１２のＯＮ抵抗１１２，図１３の
ＯＦＦ容量１１３は、等価インダクタ１１０と並列にな
るように、入力端子１０２と出力端子１０３とを接続し
ている。
価インダクタ１１０を介して接続されている。また、基
板間容量１１１は、入力端子１０２および等価インダク
タ１１０の接続点とグランドとの間、出力端子１０３お
よび等価インダクタ１１０の接続点とグランドとの間に
存在する。さらに、図１２のＯＮ抵抗１１２，図１３の
ＯＦＦ容量１１３は、等価インダクタ１１０と並列にな
るように、入力端子１０２と出力端子１０３とを接続し
ている。
【００１２】まず、ＦＥＴ１０５がＯＮ状態の移相回路
の動作を図１２によって説明する。ソース電圧およびド
レイン電圧と同電位のゲート電圧をバイアス端子１０６
に印加すると、ＦＥＴ１０５はＯＮ状態に切替わってＯ
Ｎ抵抗１１２として働く。所要移相量が小さいので副線
路１０４ｂは短く構成されており、またＯＮ抵抗１１２
の抵抗値を無視すると、入力端子１０２と出力端子１０
３とが短絡されているものと見なすことができる。した
がって、この場合の移相回路は、高周波信号の位相を変
化させることなく出力端子１０３から出力する。
の動作を図１２によって説明する。ソース電圧およびド
レイン電圧と同電位のゲート電圧をバイアス端子１０６
に印加すると、ＦＥＴ１０５はＯＮ状態に切替わってＯ
Ｎ抵抗１１２として働く。所要移相量が小さいので副線
路１０４ｂは短く構成されており、またＯＮ抵抗１１２
の抵抗値を無視すると、入力端子１０２と出力端子１０
３とが短絡されているものと見なすことができる。した
がって、この場合の移相回路は、高周波信号の位相を変
化させることなく出力端子１０３から出力する。
【００１３】続いて、ＦＥＴ１０５がＯＦＦ状態の移相
回路の動作を図１３によって説明する。ピンチオフ電圧
以下のゲート電圧をバイアス端子１０６に印加すると、
ＦＥＴ１０５はＯＦＦ状態となってＯＦＦ容量１１３と
して働く。したがって、この場合の移相回路は、等価イ
ンダクタ１１０，ＯＦＦ容量１１３によって決まる位相
を高周波信号に与えて、出力端子１０３から出力する。
回路の動作を図１３によって説明する。ピンチオフ電圧
以下のゲート電圧をバイアス端子１０６に印加すると、
ＦＥＴ１０５はＯＦＦ状態となってＯＦＦ容量１１３と
して働く。したがって、この場合の移相回路は、等価イ
ンダクタ１１０，ＯＦＦ容量１１３によって決まる位相
を高周波信号に与えて、出力端子１０３から出力する。
【００１４】実際には、基板間容量１１１などの寄生成
分によって、ＦＥＴ１０５がＯＮ状態でも位相変化は生
じるが、ＦＥＴ１０５がＯＦＦ状態の場合にも基板間容
量１１１などが存在するので、所要移相量に対する影響
はない。このように、ＦＥＴ１０５がＯＮ状態の位相と
ＦＥＴ１０５がＯＦＦ状態の位相との差である所要移相
量がこの移相回路によって得られる。また、この移相回
路を直列に多段接続して多ビットの移相器を構成するこ
とができる。
分によって、ＦＥＴ１０５がＯＮ状態でも位相変化は生
じるが、ＦＥＴ１０５がＯＦＦ状態の場合にも基板間容
量１１１などが存在するので、所要移相量に対する影響
はない。このように、ＦＥＴ１０５がＯＮ状態の位相と
ＦＥＴ１０５がＯＦＦ状態の位相との差である所要移相
量がこの移相回路によって得られる。また、この移相回
路を直列に多段接続して多ビットの移相器を構成するこ
とができる。
【００１５】
【発明が解決しようとする課題】従来の移相回路および
移相器は以上のように構成されているので、大きな所要
移相量を得ようとする場合や、受信した高周波信号の周
波数が低くなる場合のように、副線路を長く構成しよう
とすると、副線路や基板間容量の影響によって整合ズレ
が生じ、反射特性が劣化してしまうという課題があっ
た。
移相器は以上のように構成されているので、大きな所要
移相量を得ようとする場合や、受信した高周波信号の周
波数が低くなる場合のように、副線路を長く構成しよう
とすると、副線路や基板間容量の影響によって整合ズレ
が生じ、反射特性が劣化してしまうという課題があっ
た。
【００１６】また、大きな所要移相量を得るために副線
路を長く構成すると、回路規模が大型化してしまうとい
う課題があった。
路を長く構成すると、回路規模が大型化してしまうとい
う課題があった。
【００１７】さらに、所要移相量を得るためにＯＮ／Ｏ
ＦＦ状態を切り替えると、両状態の通過振幅に差が生じ
てしまうという課題があった。
ＦＦ状態を切り替えると、両状態の通過振幅に差が生じ
てしまうという課題があった。
【００１８】この発明は上記のような課題を解決するた
めになされたものであり、副線路を長く構成する場合に
も、整合ズレを補償して良好な反射特性を有する移相回
路および移相器を構成することを目的とする。
めになされたものであり、副線路を長く構成する場合に
も、整合ズレを補償して良好な反射特性を有する移相回
路および移相器を構成することを目的とする。
【００１９】また、副線路を長く構成することなく、大
きな所要移相量を得ることができる移相回路および移相
器を構成することを目的とする。
きな所要移相量を得ることができる移相回路および移相
器を構成することを目的とする。
【００２０】さらに、ＯＮ／ＯＦＦ状態を切り替えたと
き、両状態の通過振幅に差を補償する移相回路および移
相器を構成することを目的とする。
き、両状態の通過振幅に差を補償する移相回路および移
相器を構成することを目的とする。
【００２１】
【課題を解決するための手段】この発明に係る移相回路
は、第１の入力電極または第１の出力電極の少なくとも
どちらか一方とグランドとを接続する容量性素子を備え
るようにしたものである。
は、第１の入力電極または第１の出力電極の少なくとも
どちらか一方とグランドとを接続する容量性素子を備え
るようにしたものである。
【００２２】この発明に係る移相回路は、第１のスイッ
チがＯＮ状態となった場合における第１の入力電極から
第１の出力電極までの損失と、第１のスイッチがＯＦＦ
状態となった場合における第１の入力電極から第１の出
力電極までの損失との差を補償する補償用抵抗を第１の
副線路が備えるようにしたものである。
チがＯＮ状態となった場合における第１の入力電極から
第１の出力電極までの損失と、第１のスイッチがＯＦＦ
状態となった場合における第１の入力電極から第１の出
力電極までの損失との差を補償する補償用抵抗を第１の
副線路が備えるようにしたものである。
【００２３】この発明に係る移相回路は、第２の入力電
極および第２の出力電極を有し、第２の入力電極から第
２の出力電極までがＯＮ抵抗になるＯＮ状態および第２
の入力電極から第２の出力電極までがＯＦＦ容量になる
ＯＦＦ状態の切替動作を制御信号に応じて行う第２のス
イッチと、第２の入力電極および第２の出力電極に並列
接続された第２の副線路とを備えた第２の移相回路が設
けられ、第２の入力電極が第１の出力電極と接続される
とともに、容量性素子が第１の出力電極とグランドとを
接続するようにしたものである。
極および第２の出力電極を有し、第２の入力電極から第
２の出力電極までがＯＮ抵抗になるＯＮ状態および第２
の入力電極から第２の出力電極までがＯＦＦ容量になる
ＯＦＦ状態の切替動作を制御信号に応じて行う第２のス
イッチと、第２の入力電極および第２の出力電極に並列
接続された第２の副線路とを備えた第２の移相回路が設
けられ、第２の入力電極が第１の出力電極と接続される
とともに、容量性素子が第１の出力電極とグランドとを
接続するようにしたものである。
【００２４】この発明に係る移相回路は、第３の入力電
極および第３の出力電極を有し、第３の入力電極から第
３の出力電極までが導通する導通状態および第３の入力
電極から第３の出力電極までが遮断する遮断状態の切替
動作を制御信号に応じて行う第１のスイッチング回路
と、第３の出力電極およびグランドに両端がそれぞれ接
続された第１の整合用誘導性素子とを備えた第１の整合
回路が設けられ、第３の入力電極が第１の入力電極と接
続されるようにしたものである。
極および第３の出力電極を有し、第３の入力電極から第
３の出力電極までが導通する導通状態および第３の入力
電極から第３の出力電極までが遮断する遮断状態の切替
動作を制御信号に応じて行う第１のスイッチング回路
と、第３の出力電極およびグランドに両端がそれぞれ接
続された第１の整合用誘導性素子とを備えた第１の整合
回路が設けられ、第３の入力電極が第１の入力電極と接
続されるようにしたものである。
【００２５】この発明に係る移相回路は、第３の入力電
極および第３の出力電極を有し、第３の入力電極から第
３の出力電極までが導通する導通状態および第３の入力
電極から第３の出力電極までが遮断する遮断状態の切替
動作を制御信号に応じて行う第１のスイッチング回路
と、第３の出力電極およびグランドに両端がそれぞれ接
続された第１の整合用誘導性素子とを備えた第１の整合
回路が設けられ、第３の入力電極が第１の出力電極と接
続されるようにしたものである。
極および第３の出力電極を有し、第３の入力電極から第
３の出力電極までが導通する導通状態および第３の入力
電極から第３の出力電極までが遮断する遮断状態の切替
動作を制御信号に応じて行う第１のスイッチング回路
と、第３の出力電極およびグランドに両端がそれぞれ接
続された第１の整合用誘導性素子とを備えた第１の整合
回路が設けられ、第３の入力電極が第１の出力電極と接
続されるようにしたものである。
【００２６】この発明に係る移相回路は、第２の入力電
極および第２の出力電極を有し、第２の入力電極から第
２の出力電極までがＯＮ抵抗になるＯＮ状態および第２
の入力電極から第２の出力電極までがＯＦＦ容量になる
ＯＦＦ状態の切替動作を制御信号に応じて行う第２のス
イッチと、第２の入力電極および第２の出力電極に並列
接続された第２の副線路とを備えた第２の移相回路が設
けられ、第２の出力電極が第１の入力電極と接続される
ようにしたものである。
極および第２の出力電極を有し、第２の入力電極から第
２の出力電極までがＯＮ抵抗になるＯＮ状態および第２
の入力電極から第２の出力電極までがＯＦＦ容量になる
ＯＦＦ状態の切替動作を制御信号に応じて行う第２のス
イッチと、第２の入力電極および第２の出力電極に並列
接続された第２の副線路とを備えた第２の移相回路が設
けられ、第２の出力電極が第１の入力電極と接続される
ようにしたものである。
【００２７】この発明に係る移相回路は、第２のスイッ
チがＯＮ状態となった場合における第２の入力電極から
第２の出力電極までの損失と、第２のスイッチがＯＦＦ
状態となった場合における第２の入力電極から第２の出
力電極までの損失との差を補償する補償用抵抗を第２の
副線路が備えるようにしたものである。
チがＯＮ状態となった場合における第２の入力電極から
第２の出力電極までの損失と、第２のスイッチがＯＦＦ
状態となった場合における第２の入力電極から第２の出
力電極までの損失との差を補償する補償用抵抗を第２の
副線路が備えるようにしたものである。
【００２８】この発明に係る移相回路は、第３の入力電
極および第３の出力電極を有し、第３の入力電極から第
３の出力電極までが導通する導通状態および第３の入力
電極から第３の出力電極までが遮断する遮断状態の切替
動作を制御信号に応じて行う第１のスイッチング回路
と、第３の出力電極およびグランドに両端がそれぞれ接
続された第１の整合用誘導性素子とを備えた第１の整合
回路と、第４の入力電極および第４の出力電極を有し、
第４の入力電極から第４の出力電極までが導通する導通
状態および第４の入力電極から第４の出力電極までが遮
断する遮断状態の切替動作を制御信号に応じて行う第２
のスイッチング回路と、第３の出力電極およびグランド
に両端がそれぞれ接続された第２の整合用誘導性素子と
を備えた第２の整合回路とが設けられ、第３の入力電極
が第１の入力電極と接続されるとともに、第４の入力電
極が第２の出力電極と接続されるようにしたものであ
る。
極および第３の出力電極を有し、第３の入力電極から第
３の出力電極までが導通する導通状態および第３の入力
電極から第３の出力電極までが遮断する遮断状態の切替
動作を制御信号に応じて行う第１のスイッチング回路
と、第３の出力電極およびグランドに両端がそれぞれ接
続された第１の整合用誘導性素子とを備えた第１の整合
回路と、第４の入力電極および第４の出力電極を有し、
第４の入力電極から第４の出力電極までが導通する導通
状態および第４の入力電極から第４の出力電極までが遮
断する遮断状態の切替動作を制御信号に応じて行う第２
のスイッチング回路と、第３の出力電極およびグランド
に両端がそれぞれ接続された第２の整合用誘導性素子と
を備えた第２の整合回路とが設けられ、第３の入力電極
が第１の入力電極と接続されるとともに、第４の入力電
極が第２の出力電極と接続されるようにしたものであ
る。
【００２９】この発明に係る移相回路は、制御信号が印
加されるゲート電極と、第３の入力電極および第３の出
力電極または第４の入力電極および第４の出力電極とし
て用いるドレイン電極およびソース電極とを有するトラ
ンジスタと、ドレイン電極およびソース電極に並列接続
されたインダクタとから第１のスイッチング回路および
第２のスイッチング回路が構成されるようにしたもので
ある。
加されるゲート電極と、第３の入力電極および第３の出
力電極または第４の入力電極および第４の出力電極とし
て用いるドレイン電極およびソース電極とを有するトラ
ンジスタと、ドレイン電極およびソース電極に並列接続
されたインダクタとから第１のスイッチング回路および
第２のスイッチング回路が構成されるようにしたもので
ある。
【００３０】この発明に係る移相回路は、半導体基板上
にモノリシックに構成するようにしたものである。
にモノリシックに構成するようにしたものである。
【００３１】この発明に係る移相器は、請求項１から請
求項９のうちのいずれか１項記載の移相回路を多段接続
して構成するようにしたものである。
求項９のうちのいずれか１項記載の移相回路を多段接続
して構成するようにしたものである。
【００３２】この発明に係る移相器は、半導体基板上に
モノリシックに構成するようにしたものである。
モノリシックに構成するようにしたものである。
【００３３】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１はこの発明の実施の形態１による移
相回路の構成を示す図である。また、図２は図１に示し
た移相回路の回路構成を示す図である。図１，２におい
て、１は移相回路が実装される誘電体基板、２は高周波
信号が入力される入力端子、３は高周波信号が出力され
る出力端子、４ａは主線路、４ｂは副線路（第１の副線
路）である。主線路４ａ，副線路４ｂを介して入力端子
２と出力端子３とが接続されている。
ついて説明する。 実施の形態１．図１はこの発明の実施の形態１による移
相回路の構成を示す図である。また、図２は図１に示し
た移相回路の回路構成を示す図である。図１，２におい
て、１は移相回路が実装される誘電体基板、２は高周波
信号が入力される入力端子、３は高周波信号が出力され
る出力端子、４ａは主線路、４ｂは副線路（第１の副線
路）である。主線路４ａ，副線路４ｂを介して入力端子
２と出力端子３とが接続されている。
【００３４】５は電界効果型トランジスタ（ＦＥＴ，第
１のスイッチ）であり、ＯＮ／ＯＦＦ状態を切替えるス
イッチとして動作する。ＦＥＴ５のドレイン電極および
ソース電極（第１の入力電極および第１の出力電極）は
入力端子２および出力端子３に主線路４ａを介してそれ
ぞれ接続されている。また、ＦＥＴ５のドレイン電極お
よびソース電極は副線路４ｂの両端にもそれぞれ接続さ
れており、副線路４ｂとＦＥＴ５とは並列接続の関係に
ある。６はバイアス端子、７は抵抗であり、ＦＥＴ５の
ゲート電極とバイアス端子６とは抵抗７を介して接続さ
れている。
１のスイッチ）であり、ＯＮ／ＯＦＦ状態を切替えるス
イッチとして動作する。ＦＥＴ５のドレイン電極および
ソース電極（第１の入力電極および第１の出力電極）は
入力端子２および出力端子３に主線路４ａを介してそれ
ぞれ接続されている。また、ＦＥＴ５のドレイン電極お
よびソース電極は副線路４ｂの両端にもそれぞれ接続さ
れており、副線路４ｂとＦＥＴ５とは並列接続の関係に
ある。６はバイアス端子、７は抵抗であり、ＦＥＴ５の
ゲート電極とバイアス端子６とは抵抗７を介して接続さ
れている。
【００３５】ＦＥＴ５のドレイン電圧およびソース電圧
と同電位のゲート電圧（制御信号）をバイアス端子６に
印加すると、ＦＥＴ５はＯＮ状態となってＯＮ抵抗とし
て働く。一方、ピンチオフ電圧以下のゲート電圧（制御
信号）をバイアス端子６に印加すると、ＦＥＴ５はＯＦ
Ｆ状態となってＯＦＦ容量として働く。なお、ここでは
所要移相量は大きいものとし、したがって副線路４ｂは
長く構成されているものとする。
と同電位のゲート電圧（制御信号）をバイアス端子６に
印加すると、ＦＥＴ５はＯＮ状態となってＯＮ抵抗とし
て働く。一方、ピンチオフ電圧以下のゲート電圧（制御
信号）をバイアス端子６に印加すると、ＦＥＴ５はＯＦ
Ｆ状態となってＯＦＦ容量として働く。なお、ここでは
所要移相量は大きいものとし、したがって副線路４ｂは
長く構成されているものとする。
【００３６】８はグランド電位を与えるためのスルーホ
ール、９はＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−
Ｍｅｔａｌ）キャパシタ（容量性素子）であり、ＭＩＭ
キャパシタ９の一方の電極はスルーホール８と接続さ
れ、他方の電極は出力端子３とＦＥＴ５との間に接続さ
れている。
ール、９はＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−
Ｍｅｔａｌ）キャパシタ（容量性素子）であり、ＭＩＭ
キャパシタ９の一方の電極はスルーホール８と接続さ
れ、他方の電極は出力端子３とＦＥＴ５との間に接続さ
れている。
【００３７】次に動作について説明する。入力端子２に
入力された高周波信号は、主線路４ａを介してＦＥＴ５
および副線路４ｂを通過し、主線路４ａから出力端子３
へ出力される。バイアス端子６から印加されるゲート電
圧によってＦＥＴ５のＯＮ／ＯＦＦ状態を切替えて、移
相回路を通過する高周波信号の位相を変化させる。
入力された高周波信号は、主線路４ａを介してＦＥＴ５
および副線路４ｂを通過し、主線路４ａから出力端子３
へ出力される。バイアス端子６から印加されるゲート電
圧によってＦＥＴ５のＯＮ／ＯＦＦ状態を切替えて、移
相回路を通過する高周波信号の位相を変化させる。
【００３８】図３はＦＥＴ５がＯＮ状態の場合における
図２の移相回路の等価回路を示す図である。また、図４
はＦＥＴ５がＯＦＦ状態の場合における図２の移相回路
の等価回路を示す図である。図３，４において、１０は
副線路４ｂの等価インダクタ、１１はＦＥＴ５の基板間
容量である。また、図３において、１２はＯＮ状態に切
替わったＦＥＴ５を表すＯＮ抵抗であり、一方、図４に
おいて、１３はＯＦＦ状態に切替わったＦＥＴ５を表す
ＯＦＦ容量である。
図２の移相回路の等価回路を示す図である。また、図４
はＦＥＴ５がＯＦＦ状態の場合における図２の移相回路
の等価回路を示す図である。図３，４において、１０は
副線路４ｂの等価インダクタ、１１はＦＥＴ５の基板間
容量である。また、図３において、１２はＯＮ状態に切
替わったＦＥＴ５を表すＯＮ抵抗であり、一方、図４に
おいて、１３はＯＦＦ状態に切替わったＦＥＴ５を表す
ＯＦＦ容量である。
【００３９】入力端子２と出力端子３とは、等価インダ
クタ１０を介して接続されている。また、基板間容量１
１は、入力端子２および等価インダクタ１０の接続点と
グランドとの間、出力端子３および等価インダクタ１０
の接続点とグランドとの間に存在する。さらに、図３の
ＯＮ抵抗１２，図４のＯＦＦ容量１３は、等価インダク
タ１０と並列になるように、入力端子２と出力端子３と
を接続している。そして、ＭＩＭキャパシタ９は、出力
端子３および等価インダクタ１０の接続点とグランドと
の間に接続されている。
クタ１０を介して接続されている。また、基板間容量１
１は、入力端子２および等価インダクタ１０の接続点と
グランドとの間、出力端子３および等価インダクタ１０
の接続点とグランドとの間に存在する。さらに、図３の
ＯＮ抵抗１２，図４のＯＦＦ容量１３は、等価インダク
タ１０と並列になるように、入力端子２と出力端子３と
を接続している。そして、ＭＩＭキャパシタ９は、出力
端子３および等価インダクタ１０の接続点とグランドと
の間に接続されている。
【００４０】まず、ＦＥＴ５がＯＮ状態の移相回路の動
作を図３によって説明する。ソース電圧およびドレイン
電圧と同電位のゲート電圧をバイアス端子６に印加する
と、ＦＥＴ５はＯＮ状態に切替わってＯＮ抵抗１２とし
て働く。所要移相量が大きいので副線路４ｂは長く構成
されており、またＯＮ抵抗１２の抵抗値を無視すると、
ＦＥＴ５に並列接続された副線路４ｂは２つの開放スタ
ブとして働くようになる。つまり、入力端子２と出力端
子３との間は完全な短絡状態とならず、整合ズレが生じ
て反射特性が劣化し、位相回転が生じる（所要移相量が
小さい場合にはこの影響は小さい）。この点に関しては
実施の形態３で述べる。
作を図３によって説明する。ソース電圧およびドレイン
電圧と同電位のゲート電圧をバイアス端子６に印加する
と、ＦＥＴ５はＯＮ状態に切替わってＯＮ抵抗１２とし
て働く。所要移相量が大きいので副線路４ｂは長く構成
されており、またＯＮ抵抗１２の抵抗値を無視すると、
ＦＥＴ５に並列接続された副線路４ｂは２つの開放スタ
ブとして働くようになる。つまり、入力端子２と出力端
子３との間は完全な短絡状態とならず、整合ズレが生じ
て反射特性が劣化し、位相回転が生じる（所要移相量が
小さい場合にはこの影響は小さい）。この点に関しては
実施の形態３で述べる。
【００４１】続いて、ＦＥＴ５がＯＦＦ状態の移相回路
の動作を図４によって説明する。ピンチオフ電圧以下の
ゲート電圧をバイアス端子６に印加すると、ＦＥＴ５は
ＯＦＦ状態となってＯＦＦ容量１３として働く。所要移
相量が大きい場合には、副線路４ｂを長く構成するの
で、等価インダクタ１０および基板間容量１１に対して
ＭＩＭキャパシタ９で整合を取るようにし、入力された
高周波信号の反射を軽減することができる。
の動作を図４によって説明する。ピンチオフ電圧以下の
ゲート電圧をバイアス端子６に印加すると、ＦＥＴ５は
ＯＦＦ状態となってＯＦＦ容量１３として働く。所要移
相量が大きい場合には、副線路４ｂを長く構成するの
で、等価インダクタ１０および基板間容量１１に対して
ＭＩＭキャパシタ９で整合を取るようにし、入力された
高周波信号の反射を軽減することができる。
【００４２】つまり、ＦＥＴ５のＯＦＦ容量１３を無視
して理想的な開放状態とみなすと、図４に示した移相回
路は、ＭＩＭキャパシタ９，等価インダクタ１０および
基板間容量１１から構成されるΠ型ローパスフィルタと
見なすことができる。したがって、Π型ローパスフィル
タの整合条件Ｚ０＝［Ｌ／Ｃ］０．５（ただし、Ｚ０は
線路の特性インピーダンス、Ｌはインダクタンス、Ｃは
キャパシタンス）を満たすように、ＭＩＭキャパシタ
９，等価インダクタ１０および基板間容量１１のリアク
タンス値をそれぞれ設定すれば良い。
して理想的な開放状態とみなすと、図４に示した移相回
路は、ＭＩＭキャパシタ９，等価インダクタ１０および
基板間容量１１から構成されるΠ型ローパスフィルタと
見なすことができる。したがって、Π型ローパスフィル
タの整合条件Ｚ０＝［Ｌ／Ｃ］０．５（ただし、Ｚ０は
線路の特性インピーダンス、Ｌはインダクタンス、Ｃは
キャパシタンス）を満たすように、ＭＩＭキャパシタ
９，等価インダクタ１０および基板間容量１１のリアク
タンス値をそれぞれ設定すれば良い。
【００４３】この場合には、ＭＩＭキャパシタ９，等価
インダクタ１０，基板間容量１１のΠ型ローパスフィル
タによって、公知の関係式１−ω２ＬＣ＝ｃｏｓ
［Θ］，−ωＬ／Ｚ０＝ｓｉｎ［Θ］（ただしωは高周
波信号の角周波数）で決まる位相遅れΘが生じる。
インダクタ１０，基板間容量１１のΠ型ローパスフィル
タによって、公知の関係式１−ω２ＬＣ＝ｃｏｓ
［Θ］，−ωＬ／Ｚ０＝ｓｉｎ［Θ］（ただしωは高周
波信号の角周波数）で決まる位相遅れΘが生じる。
【００４４】なお、ＭＩＭキャパシタ９を出力端子３お
よびＦＥＴ５の接続点とグランドとの間に接続した場合
について説明したが、ＭＩＭキャパシタ９を入力端子２
およびＦＥＴ５の接続点とグランドとの間に接続するよ
うにしても良い。また、ＭＩＭキャパシタ９を入力端子
２およびＦＥＴ５の接続点とグランドとの間、出力端子
３およびＦＥＴ５の接続点とグランドとの間の両方に接
続するようにしても良い。
よびＦＥＴ５の接続点とグランドとの間に接続した場合
について説明したが、ＭＩＭキャパシタ９を入力端子２
およびＦＥＴ５の接続点とグランドとの間に接続するよ
うにしても良い。また、ＭＩＭキャパシタ９を入力端子
２およびＦＥＴ５の接続点とグランドとの間、出力端子
３およびＦＥＴ５の接続点とグランドとの間の両方に接
続するようにしても良い。
【００４５】以上のように、この実施の形態１によれ
ば、バイアス端子６から印加されるゲート電圧に応じて
ＯＮ／ＯＦＦ状態が切替わるＦＥＴ５と、ＦＥＴ５のソ
ース電極およびドレイン電極にその両端がそれぞれ接続
されてＦＥＴ５と並列の関係にある副線路４ｂと、入力
端子２とＦＥＴ５との間または出力端子３とＦＥＴ５と
の間の少なくともどちらか一方とグランドとを結ぶＭＩ
Ｍキャパシタ９とを備えるようにしたので、ＦＥＴ５の
ＯＦＦ状態において、移相回路の所要移相量を大きくす
るために長く構成した副線路４ｂや基板間容量１１の影
響によって発生する整合ズレをＭＩＭキャパシタ９によ
って補償することができるようになり、反射特性の劣化
を改善した移相回路を構成することができるという効果
が得られる。
ば、バイアス端子６から印加されるゲート電圧に応じて
ＯＮ／ＯＦＦ状態が切替わるＦＥＴ５と、ＦＥＴ５のソ
ース電極およびドレイン電極にその両端がそれぞれ接続
されてＦＥＴ５と並列の関係にある副線路４ｂと、入力
端子２とＦＥＴ５との間または出力端子３とＦＥＴ５と
の間の少なくともどちらか一方とグランドとを結ぶＭＩ
Ｍキャパシタ９とを備えるようにしたので、ＦＥＴ５の
ＯＦＦ状態において、移相回路の所要移相量を大きくす
るために長く構成した副線路４ｂや基板間容量１１の影
響によって発生する整合ズレをＭＩＭキャパシタ９によ
って補償することができるようになり、反射特性の劣化
を改善した移相回路を構成することができるという効果
が得られる。
【００４６】実施の形態２．図５はこの発明の実施の形
態２による移相回路の回路構成を示す図である。図２と
同一または相当する構成については、同一の符号を付し
て重複する説明を省略する。図５において、５０は抵抗
（補償用抵抗）である。抵抗５０の両端は、副線路４ｂ
を介してＦＥＴ５のドレイン電極およびソース電極にそ
れぞれ接続されている。
態２による移相回路の回路構成を示す図である。図２と
同一または相当する構成については、同一の符号を付し
て重複する説明を省略する。図５において、５０は抵抗
（補償用抵抗）である。抵抗５０の両端は、副線路４ｂ
を介してＦＥＴ５のドレイン電極およびソース電極にそ
れぞれ接続されている。
【００４７】抵抗５０，副線路４ｂ，ＦＥＴ５およびバ
イアス端子６から移相回路が構成されている。この実施
の形態２では、実施の形態１で示した第１の移相回路の
副線路４ｂに抵抗５０を挿入している。
イアス端子６から移相回路が構成されている。この実施
の形態２では、実施の形態１で示した第１の移相回路の
副線路４ｂに抵抗５０を挿入している。
【００４８】実施の形態１で示した移相回路では、ソー
ス電圧およびドレイン電圧と同電位のゲート電圧をバイ
アス端子６に印加すると、ＦＥＴ５はＯＮ状態に切替わ
ってＯＮ抵抗として働く。また、ピンチオフ電圧以下の
ゲート電圧をバイアス端子６に印加すると、ＦＥＴ５は
ＯＦＦ状態に切り替わってＯＦＦ容量として働く。
ス電圧およびドレイン電圧と同電位のゲート電圧をバイ
アス端子６に印加すると、ＦＥＴ５はＯＮ状態に切替わ
ってＯＮ抵抗として働く。また、ピンチオフ電圧以下の
ゲート電圧をバイアス端子６に印加すると、ＦＥＴ５は
ＯＦＦ状態に切り替わってＯＦＦ容量として働く。
【００４９】つまり、ＦＥＴ５がＯＮ状態のとき、ＯＮ
抵抗によって入力端子２に入力された高周波信号は減衰
する。一方、ＦＥＴ５がＯＦＦ状態のとき、抵抗成分は
存在しないので減衰は生じない。したがって、ＦＥＴ５
のＯＮ／ＯＦＦ状態を切り替えると、移相回路を通過す
る高周波信号の振幅に差が生じる。
抵抗によって入力端子２に入力された高周波信号は減衰
する。一方、ＦＥＴ５がＯＦＦ状態のとき、抵抗成分は
存在しないので減衰は生じない。したがって、ＦＥＴ５
のＯＮ／ＯＦＦ状態を切り替えると、移相回路を通過す
る高周波信号の振幅に差が生じる。
【００５０】そこで、この実施の形態２による移相回路
では、副線路４ｂの間に抵抗５０を挿入している。この
ようにすることで、ＦＥＴ５がＯＦＦ状態のとき、入力
端子２から入力された高周波信号は、ＦＥＴ５のＯＦＦ
容量を無視して理想的な開放状態とみなすと、副線路４
ｂおよび抵抗５０からなるパスを通過し、抵抗５０によ
って減衰する。
では、副線路４ｂの間に抵抗５０を挿入している。この
ようにすることで、ＦＥＴ５がＯＦＦ状態のとき、入力
端子２から入力された高周波信号は、ＦＥＴ５のＯＦＦ
容量を無視して理想的な開放状態とみなすと、副線路４
ｂおよび抵抗５０からなるパスを通過し、抵抗５０によ
って減衰する。
【００５１】したがって、ＦＥＴ５がＯＮ状態のときの
入力端子２から出力端子３までの損失（ほとんどＯＮ抵
抗）と、ＦＥＴ５がＯＦＦ状態のときの入力端子２から
出力端子３までの損失との差を補償するように、抵抗５
０の抵抗値を適切に設定すれば、ＦＥＴ５のＯＮ／ＯＦ
Ｆ状態を切り替えたとき、両状態の通過振幅に差が生じ
ないようにレベル補償ができるようになる。
入力端子２から出力端子３までの損失（ほとんどＯＮ抵
抗）と、ＦＥＴ５がＯＦＦ状態のときの入力端子２から
出力端子３までの損失との差を補償するように、抵抗５
０の抵抗値を適切に設定すれば、ＦＥＴ５のＯＮ／ＯＦ
Ｆ状態を切り替えたとき、両状態の通過振幅に差が生じ
ないようにレベル補償ができるようになる。
【００５２】以上のように、この実施の形態２によれ
ば、ＦＥＴ５がＯＮ状態となった場合における入力端子
２から出力端子３までの損失と、ＦＥＴ５がＯＦＦ状態
となった場合における入力端子２から出力端子３までの
損失との差を補償する抵抗５０を副線路４ｂに設けるよ
うにしたので、ＦＥＴ５のＯＮ／ＯＦＦ状態における高
周波信号の通過振幅差を補償できるという効果が得られ
る。
ば、ＦＥＴ５がＯＮ状態となった場合における入力端子
２から出力端子３までの損失と、ＦＥＴ５がＯＦＦ状態
となった場合における入力端子２から出力端子３までの
損失との差を補償する抵抗５０を副線路４ｂに設けるよ
うにしたので、ＦＥＴ５のＯＮ／ＯＦＦ状態における高
周波信号の通過振幅差を補償できるという効果が得られ
る。
【００５３】なお、実施の形態３（図６），実施の形態
５（図８），実施の形態６（図９）などで後述する第２
の副線路に抵抗５０を設けるようにしても良く、また、
第１，第２の副線路に抵抗５０をそれぞれ設けるように
しても良い。いずれの場合においても、この実施の形態
２と同様の効果が得られる。
５（図８），実施の形態６（図９）などで後述する第２
の副線路に抵抗５０を設けるようにしても良く、また、
第１，第２の副線路に抵抗５０をそれぞれ設けるように
しても良い。いずれの場合においても、この実施の形態
２と同様の効果が得られる。
【００５４】実施の形態３．図６はこの発明の実施の形
態３による移相回路の回路構成を示す図である。図２と
同一または相当する構成については、同一の符号を付し
て重複する説明を省略する。図６において、１４ａは主
線路、１４ｂは副線路（第２の副線路）である。１５は
ＦＥＴ（第２のスイッチ）であり、ＯＮ／ＯＦＦ状態を
切替えるスイッチとして動作する。ＦＥＴ１５のドレイ
ン電極およびソース電極（第２の入力電極および第２の
出力電極）は主線路４ａおよび出力端子３に主線路１４
ａを介してそれぞれ接続されている。また、ＦＥＴ１５
のドレイン電極およびソース電極は副線路１４ｂの両端
にもそれぞれ接続されており、副線路１４ｂとＦＥＴ１
５とは並列接続の関係にある。
態３による移相回路の回路構成を示す図である。図２と
同一または相当する構成については、同一の符号を付し
て重複する説明を省略する。図６において、１４ａは主
線路、１４ｂは副線路（第２の副線路）である。１５は
ＦＥＴ（第２のスイッチ）であり、ＯＮ／ＯＦＦ状態を
切替えるスイッチとして動作する。ＦＥＴ１５のドレイ
ン電極およびソース電極（第２の入力電極および第２の
出力電極）は主線路４ａおよび出力端子３に主線路１４
ａを介してそれぞれ接続されている。また、ＦＥＴ１５
のドレイン電極およびソース電極は副線路１４ｂの両端
にもそれぞれ接続されており、副線路１４ｂとＦＥＴ１
５とは並列接続の関係にある。
【００５５】１６はＦＥＴ１５のゲート電極に接続され
ているバイアス端子である。バイアス端子６およびバイ
アス端子１６は共通化してあり、同じゲート電圧（制御
信号）が同時に印加されるため、ＦＥＴ５およびＦＥＴ
１５のＯＮ／ＯＦＦ状態の切替動作は同時に行われる。
ているバイアス端子である。バイアス端子６およびバイ
アス端子１６は共通化してあり、同じゲート電圧（制御
信号）が同時に印加されるため、ＦＥＴ５およびＦＥＴ
１５のＯＮ／ＯＦＦ状態の切替動作は同時に行われる。
【００５６】副線路４ｂ，ＦＥＴ５およびバイアス端子
６から第１の移相回路が構成されており、副線路１４
ｂ，ＦＥＴ１５およびバイアス端子１６から第２の移相
回路が構成されている。第２の移相回路は第１の移相回
路と同等のものである。この実施の形態３では、実施の
形態１で示した第１の移相回路のＦＥＴ５およびＭＩＭ
キャパシタ９（容量性素子）の接続点と出力端子３との
間に第２の移相回路を接続している。
６から第１の移相回路が構成されており、副線路１４
ｂ，ＦＥＴ１５およびバイアス端子１６から第２の移相
回路が構成されている。第２の移相回路は第１の移相回
路と同等のものである。この実施の形態３では、実施の
形態１で示した第１の移相回路のＦＥＴ５およびＭＩＭ
キャパシタ９（容量性素子）の接続点と出力端子３との
間に第２の移相回路を接続している。
【００５７】実施の形態１で示した移相回路では、移相
量を大きくする場合に副線路４ｂを長く構成する必要が
ある。そこで、この実施の形態３による移相回路では、
第１の移相回路と第２の移相回路とを直列に接続し、第
１の移相回路と第２の移相回路との接続点およびグラン
ドの間にＭＩＭキャパシタ９を設けるようにしている。
量を大きくする場合に副線路４ｂを長く構成する必要が
ある。そこで、この実施の形態３による移相回路では、
第１の移相回路と第２の移相回路とを直列に接続し、第
１の移相回路と第２の移相回路との接続点およびグラン
ドの間にＭＩＭキャパシタ９を設けるようにしている。
【００５８】このようにすることで、ＭＩＭキャパシタ
９を共有化して、このＭＩＭキャパシタ９によって第１
の移相回路、第２の移相回路の反射特性を共に改善し、
ＦＥＴ５，１５にそれぞれ対する副線路４ｂ、１４ｂを
長く構成することなく、所要移相量を大きくすることが
できるという効果が得られる。
９を共有化して、このＭＩＭキャパシタ９によって第１
の移相回路、第２の移相回路の反射特性を共に改善し、
ＦＥＴ５，１５にそれぞれ対する副線路４ｂ、１４ｂを
長く構成することなく、所要移相量を大きくすることが
できるという効果が得られる。
【００５９】また、バイアス端子６およびバイアス端子
１６を共通化しているので、移相回路の構成を簡略化す
ることができるという効果が得られる。
１６を共通化しているので、移相回路の構成を簡略化す
ることができるという効果が得られる。
【００６０】実施の形態４．図７はこの発明の実施の形
態４による移相回路の回路構成を示す図である。図２と
同一または相当する構成については、同一の符号を付し
て重複する説明を省略する。図７において、１７は整合
回路（第１の整合回路）、１８は単極単投スイッチ（第
１のスイッチング回路）、１９は整合用インダクタ（第
１の整合用誘導性素子）、２０はインダクタ、２１はＦ
ＥＴ（トランジスタ）である。ＦＥＴ２１のドレイン電
極およびソース電極（第３の入力電極および第３の出力
電極）はインダクタ２０の両端とそれぞれ接続されてお
り、ＦＥＴ２１とインダクタ２０は並列接続されて単極
単投スイッチ１８を構成している。また、単極単投スイ
ッチ１８の一方の電極は、入力端子２およびＦＥＴ５の
間と接続されており、単極単投スイッチ１８の他方の電
極は、グランドに一端が接地された整合用インダクタ１
９の他端と接続されている。
態４による移相回路の回路構成を示す図である。図２と
同一または相当する構成については、同一の符号を付し
て重複する説明を省略する。図７において、１７は整合
回路（第１の整合回路）、１８は単極単投スイッチ（第
１のスイッチング回路）、１９は整合用インダクタ（第
１の整合用誘導性素子）、２０はインダクタ、２１はＦ
ＥＴ（トランジスタ）である。ＦＥＴ２１のドレイン電
極およびソース電極（第３の入力電極および第３の出力
電極）はインダクタ２０の両端とそれぞれ接続されてお
り、ＦＥＴ２１とインダクタ２０は並列接続されて単極
単投スイッチ１８を構成している。また、単極単投スイ
ッチ１８の一方の電極は、入力端子２およびＦＥＴ５の
間と接続されており、単極単投スイッチ１８の他方の電
極は、グランドに一端が接地された整合用インダクタ１
９の他端と接続されている。
【００６１】単極単投スイッチ１８のＦＥＴ２１のゲー
ト電極は、ＦＥＴ５と接続されたバイアス端子６と接続
されており、バイアス端子６から同電位のゲート電圧
（制御信号）が同時に印加されるため、ＦＥＴ５および
ＦＥＴ２１のＯＮ／ＯＦＦ状態の切替動作は同時に行わ
れる。単極単投スイッチ１８を用いた整合回路１７に関
しては、信学技報、ＭＷ９９−５２，１９９９−７，ｐ
ｐ１７−２１に開示されている。
ト電極は、ＦＥＴ５と接続されたバイアス端子６と接続
されており、バイアス端子６から同電位のゲート電圧
（制御信号）が同時に印加されるため、ＦＥＴ５および
ＦＥＴ２１のＯＮ／ＯＦＦ状態の切替動作は同時に行わ
れる。単極単投スイッチ１８を用いた整合回路１７に関
しては、信学技報、ＭＷ９９−５２，１９９９−７，ｐ
ｐ１７−２１に開示されている。
【００６２】前述したように、実施の形態１による移相
回路では、所要移相量が大きいため副線路４ｂが長く構
成されているので、ＯＮ状態のＦＥＴ５に並列接続され
た副線路４ｂは２つの開放スタブとして働く。したがっ
て、副線路４ｂの等価インダクタ１０は容量性を示すよ
うになり、入力端子２と出力端子３との間は完全な短絡
状態とはならなくなるため、整合ズレが生じて反射特性
が劣化してしまう。
回路では、所要移相量が大きいため副線路４ｂが長く構
成されているので、ＯＮ状態のＦＥＴ５に並列接続され
た副線路４ｂは２つの開放スタブとして働く。したがっ
て、副線路４ｂの等価インダクタ１０は容量性を示すよ
うになり、入力端子２と出力端子３との間は完全な短絡
状態とはならなくなるため、整合ズレが生じて反射特性
が劣化してしまう。
【００６３】そこで、この実施の形態４では、整合回路
１７を備えるようにして、ＦＥＴ５がＯＮ状態の場合の
整合ズレを補償するようにしている。このようにするこ
とで、ＦＥＴ５がＯＮ状態の場合にも、移相回路の反射
特性を改善することができるようになり、反射特性がよ
り改善された移相回路を構成することができるようにな
る。
１７を備えるようにして、ＦＥＴ５がＯＮ状態の場合の
整合ズレを補償するようにしている。このようにするこ
とで、ＦＥＴ５がＯＮ状態の場合にも、移相回路の反射
特性を改善することができるようになり、反射特性がよ
り改善された移相回路を構成することができるようにな
る。
【００６４】次に動作について説明する。ピンチオフ電
圧以下のゲート電圧をバイアス端子６に印加すると、Ｆ
ＥＴ５およびＦＥＴ２１は共にＯＦＦ状態となる。この
ときには、単極単投スイッチ１８はＯＦＦ状態（開放状
態）となるので、この実施の形態４の移相回路は実施の
形態１の移相回路と同様に動作する。
圧以下のゲート電圧をバイアス端子６に印加すると、Ｆ
ＥＴ５およびＦＥＴ２１は共にＯＦＦ状態となる。この
ときには、単極単投スイッチ１８はＯＦＦ状態（開放状
態）となるので、この実施の形態４の移相回路は実施の
形態１の移相回路と同様に動作する。
【００６５】ソース電圧およびドレイン電圧と同電位の
ゲート電圧をバイアス端子６に印加すると、ＦＥＴ５お
よびＦＥＴ２１はＯＮ状態に切替わる。このときには、
単極単投スイッチ１８はＯＮ状態（短絡状態）となるの
で、この実施の形態４の移相回路では、入力端子２およ
びＦＥＴ５の接続点とグランドとの間に整合用インダク
タ１９が存在するようになる。
ゲート電圧をバイアス端子６に印加すると、ＦＥＴ５お
よびＦＥＴ２１はＯＮ状態に切替わる。このときには、
単極単投スイッチ１８はＯＮ状態（短絡状態）となるの
で、この実施の形態４の移相回路では、入力端子２およ
びＦＥＴ５の接続点とグランドとの間に整合用インダク
タ１９が存在するようになる。
【００６６】等価インダクタ１０の容量性は基板間容量
１１とともにＦＥＴ５がＯＮ状態の場合における反射特
性の劣化要因であるため、この容量性と基板間容量１１
とＭＩＭキャパシタ９との合成容量を打ち消すように、
整合回路１７に設けられた整合用インダクタ１９のイン
ダクタンスを設定する。このようにすることで、入力端
子２と出力端子３との間は短絡状態と見なすことができ
るようになり、整合ズレを補償して反射特性を改善する
ことができるようになる。
１１とともにＦＥＴ５がＯＮ状態の場合における反射特
性の劣化要因であるため、この容量性と基板間容量１１
とＭＩＭキャパシタ９との合成容量を打ち消すように、
整合回路１７に設けられた整合用インダクタ１９のイン
ダクタンスを設定する。このようにすることで、入力端
子２と出力端子３との間は短絡状態と見なすことができ
るようになり、整合ズレを補償して反射特性を改善する
ことができるようになる。
【００６７】さらに、整合回路１７を接続しない場合と
比較すると、入力端子２と出力端子３との間に整合用イ
ンダクタ１９が並列に接続されているため、位相の進ん
だ状態が生じる。短絡された入力端子２および出力端子
３の間の線路とグランドとの間にインダクタンスＬのイ
ンダクタが並列接続されている場合には、Θ＝ｔａｎ
−１［Ｚ０／２ωＬ］で得られる位相進みΘが生じる。
比較すると、入力端子２と出力端子３との間に整合用イ
ンダクタ１９が並列に接続されているため、位相の進ん
だ状態が生じる。短絡された入力端子２および出力端子
３の間の線路とグランドとの間にインダクタンスＬのイ
ンダクタが並列接続されている場合には、Θ＝ｔａｎ
−１［Ｚ０／２ωＬ］で得られる位相進みΘが生じる。
【００６８】したがって、ＦＥＴ５がＯＦＦ状態の場合
の位相を進めるようにすれば、所要移相量を得ることが
可能となる。ＦＥＴ５がＯＦＦ状態の場合の位相を進め
るためには、副線路４ｂを短く構成すれば良く、これに
よって回路規模を小型化することができるとともに、Ｆ
ＥＴ５がＯＦＦ状態の場合の反射特性も改善することが
できるようになる。
の位相を進めるようにすれば、所要移相量を得ることが
可能となる。ＦＥＴ５がＯＦＦ状態の場合の位相を進め
るためには、副線路４ｂを短く構成すれば良く、これに
よって回路規模を小型化することができるとともに、Ｆ
ＥＴ５がＯＦＦ状態の場合の反射特性も改善することが
できるようになる。
【００６９】以上のように、この実施の形態４によれ
ば、実施の形態１で示した移相回路の入力端子２および
ＦＥＴ５の接続点とグランドとの間に、単極単投スイッ
チ１８と整合用インダクタ１９とから成る整合回路１７
を設けるようにしたので、ＯＮ状態における移相回路の
整合ズレを補償して反射特性を改善することができるよ
うになるという効果が得られる。
ば、実施の形態１で示した移相回路の入力端子２および
ＦＥＴ５の接続点とグランドとの間に、単極単投スイッ
チ１８と整合用インダクタ１９とから成る整合回路１７
を設けるようにしたので、ＯＮ状態における移相回路の
整合ズレを補償して反射特性を改善することができるよ
うになるという効果が得られる。
【００７０】また、ＯＮ状態において位相が進むように
なり、所要移相量を得るためにＯＦＦ状態においても位
相を進めるように副線路４ｂを短く構成することができ
るようになり、回路規模を小型化することができるとと
もに、ＯＦＦ状態における反射特性も改善することがで
きるという効果が得られる。
なり、所要移相量を得るためにＯＦＦ状態においても位
相を進めるように副線路４ｂを短く構成することができ
るようになり、回路規模を小型化することができるとと
もに、ＯＦＦ状態における反射特性も改善することがで
きるという効果が得られる。
【００７１】なお、整合回路１７は出力端子３およびＦ
ＥＴ５の接続点とグランドとの間にに設けるようにして
も良く、同様の効果が得られる。
ＥＴ５の接続点とグランドとの間にに設けるようにして
も良く、同様の効果が得られる。
【００７２】実施の形態５．図８はこの発明の実施の形
態５による移相回路の回路構成を示す図である。図２，
７と同一または相当する構成については、同一の符号を
付して重複する説明を省略する。図８において、２２ａ
は主線路、２２ｂは副線路（第２の副線路）、２３はＦ
ＥＴ（第２のスイッチ）であり、ＯＮ／ＯＦＦ状態を切
替えるスイッチとして動作する。ＦＥＴ２３のドレイン
電極およびソース電極（第２の入力電極および第２の出
力電極）は入力端子２およびＦＥＴ５と整合回路１７と
の接続点にそれぞれ接続されている。また、ＦＥＴ２３
のドレイン電極およびソース電極は副線路２２ｂの両端
にもそれぞれ接続されており、副線路２２ｂとＦＥＴ２
３とは並列接続の関係にある。
態５による移相回路の回路構成を示す図である。図２，
７と同一または相当する構成については、同一の符号を
付して重複する説明を省略する。図８において、２２ａ
は主線路、２２ｂは副線路（第２の副線路）、２３はＦ
ＥＴ（第２のスイッチ）であり、ＯＮ／ＯＦＦ状態を切
替えるスイッチとして動作する。ＦＥＴ２３のドレイン
電極およびソース電極（第２の入力電極および第２の出
力電極）は入力端子２およびＦＥＴ５と整合回路１７と
の接続点にそれぞれ接続されている。また、ＦＥＴ２３
のドレイン電極およびソース電極は副線路２２ｂの両端
にもそれぞれ接続されており、副線路２２ｂとＦＥＴ２
３とは並列接続の関係にある。
【００７３】２４はＦＥＴ２３のゲート電極に接続され
ているバイアス端子である。バイアス端子６およびバイ
アス端子２４は共通化してあり、同じゲート電圧（制御
信号）が同時に印加されるため、ＦＥＴ５およびＦＥＴ
２３のＯＮ／ＯＦＦ状態の切替動作は同時に行われる。
２５は入力端子２とＦＥＴ２３の接続点とグランドとの
間に設けられたＭＩＭキャパシタ（容量性素子）であ
る。
ているバイアス端子である。バイアス端子６およびバイ
アス端子２４は共通化してあり、同じゲート電圧（制御
信号）が同時に印加されるため、ＦＥＴ５およびＦＥＴ
２３のＯＮ／ＯＦＦ状態の切替動作は同時に行われる。
２５は入力端子２とＦＥＴ２３の接続点とグランドとの
間に設けられたＭＩＭキャパシタ（容量性素子）であ
る。
【００７４】副線路４ｂ，ＦＥＴ５およびバイアス端子
６から第１の移相回路が構成されており、副線路２２
ｂ，ＦＥＴ２３およびバイアス端子２４から第２の移相
回路が構成されている。第２の移相回路は第１の移相回
路と同等のものである。この実施の形態５による移相回
路は、実施の形態４で示した移相回路の整合回路１７お
よびＦＥＴ５の接続点と入力端子２との間に第２の移相
回路を接続している。
６から第１の移相回路が構成されており、副線路２２
ｂ，ＦＥＴ２３およびバイアス端子２４から第２の移相
回路が構成されている。第２の移相回路は第１の移相回
路と同等のものである。この実施の形態５による移相回
路は、実施の形態４で示した移相回路の整合回路１７お
よびＦＥＴ５の接続点と入力端子２との間に第２の移相
回路を接続している。
【００７５】この実施の形態５による移相回路ではＭＩ
Ｍキャパシタ２５を設けてあり、実施の形態１で説明し
たように、第２の移相回路のＯＦＦ状態における反射特
性を改善するようにしてある。
Ｍキャパシタ２５を設けてあり、実施の形態１で説明し
たように、第２の移相回路のＯＦＦ状態における反射特
性を改善するようにしてある。
【００７６】実施の形態４で示した移相回路では、移相
量を大きくする場合には副線路４ｂを長く構成する必要
がある。そこで、この実施の形態５による移相回路で
は、第１の移相回路と第２の移相回路とを直列に接続
し、第１の移相回路と第２の移相回路との接続点および
グランドの間に整合回路１７を設けるようにして、この
実施の形態５の移相回路を構成している。
量を大きくする場合には副線路４ｂを長く構成する必要
がある。そこで、この実施の形態５による移相回路で
は、第１の移相回路と第２の移相回路とを直列に接続
し、第１の移相回路と第２の移相回路との接続点および
グランドの間に整合回路１７を設けるようにして、この
実施の形態５の移相回路を構成している。
【００７７】このようにすることで、第１の移相回路、
第２の移相回路のＯＮ状態における反射特性を共有化さ
れた整合回路１７によって改善するとともに、第１の移
相回路、第２の移相回路のＯＦＦ状態における反射特性
をＭＩＭキャパシタ９、ＭＩＭキャパシタ２５によって
それぞれ改善し、実施の形態４と比較して所要移相量を
さらに大きくすることができるという効果が得られる。
第２の移相回路のＯＮ状態における反射特性を共有化さ
れた整合回路１７によって改善するとともに、第１の移
相回路、第２の移相回路のＯＦＦ状態における反射特性
をＭＩＭキャパシタ９、ＭＩＭキャパシタ２５によって
それぞれ改善し、実施の形態４と比較して所要移相量を
さらに大きくすることができるという効果が得られる。
【００７８】実施の形態６．図９はこの発明の実施の形
態６による移相回路の回路構成を示す図である。図６，
７と同一または相当する構成については、同一の符号を
付して重複する説明を省略する。図９において、５１は
整合回路（第２の整合回路）、５２は単極単投スイッチ
（第２のスイッチング回路）、５３は整合用インダクタ
（第２の整合用誘導性素子）、５４はインダクタ、５５
はＦＥＴ（トランジスタ）である。
態６による移相回路の回路構成を示す図である。図６，
７と同一または相当する構成については、同一の符号を
付して重複する説明を省略する。図９において、５１は
整合回路（第２の整合回路）、５２は単極単投スイッチ
（第２のスイッチング回路）、５３は整合用インダクタ
（第２の整合用誘導性素子）、５４はインダクタ、５５
はＦＥＴ（トランジスタ）である。
【００７９】ＦＥＴ５５のドレイン電極およびソース電
極（第４の入力電極および第４の出力電極）はインダク
タ５４の両端とそれぞれ接続されており、ＦＥＴ５５と
インダクタ５４は並列接続されて単極単投スイッチ５２
を構成している。また、単極単投スイッチ５２の一方の
電極は、ＦＥＴ１５および出力端子３の間と接続されて
おり、単極単投スイッチ５２の他方の電極は、グランド
に一端が接地された整合用インダクタ５３の他端と接続
されている。各ＦＥＴ５，１５，２１，５５のゲート電
極は全て共通化されており、バイアス端子６から同電位
のゲート電圧（制御信号）が同時に印加され、各ＦＥＴ
５，１５，２１，５５のＯＮ／ＯＦＦ状態の切替動作は
同時に行われる。
極（第４の入力電極および第４の出力電極）はインダク
タ５４の両端とそれぞれ接続されており、ＦＥＴ５５と
インダクタ５４は並列接続されて単極単投スイッチ５２
を構成している。また、単極単投スイッチ５２の一方の
電極は、ＦＥＴ１５および出力端子３の間と接続されて
おり、単極単投スイッチ５２の他方の電極は、グランド
に一端が接地された整合用インダクタ５３の他端と接続
されている。各ＦＥＴ５，１５，２１，５５のゲート電
極は全て共通化されており、バイアス端子６から同電位
のゲート電圧（制御信号）が同時に印加され、各ＦＥＴ
５，１５，２１，５５のＯＮ／ＯＦＦ状態の切替動作は
同時に行われる。
【００８０】副線路４ｂ，ＦＥＴ５およびバイアス端子
６から第１の移相回路が構成されており、副線路１４
ｂ，ＦＥＴ１５およびバイアス端子６から第２の移相回
路が構成されている。第２の移相回路は第１の移相回路
と同等のものである。この実施の形態６による移相回路
は、実施の形態４で示した移相回路（図７）のＭＩＭキ
ャパシタ９およびＦＥＴ５の接続点と出力端子３との間
に第２の移相回路を接続している。さらに、第２の移相
回路と出力端子３との間に整合回路５１を接続してい
る。
６から第１の移相回路が構成されており、副線路１４
ｂ，ＦＥＴ１５およびバイアス端子６から第２の移相回
路が構成されている。第２の移相回路は第１の移相回路
と同等のものである。この実施の形態６による移相回路
は、実施の形態４で示した移相回路（図７）のＭＩＭキ
ャパシタ９およびＦＥＴ５の接続点と出力端子３との間
に第２の移相回路を接続している。さらに、第２の移相
回路と出力端子３との間に整合回路５１を接続してい
る。
【００８１】この実施の形態６による移相回路における
ＭＩＭキャパシタ９は、第１の移相回路および第２の移
相回路のＯＦＦ状態における反射特性を共に改善するよ
うにしてある。
ＭＩＭキャパシタ９は、第１の移相回路および第２の移
相回路のＯＦＦ状態における反射特性を共に改善するよ
うにしてある。
【００８２】実施の形態４で示した移相回路では、移相
量を大きくする場合には副線路４ｂを長く構成する必要
がある。そこで、この実施の形態６による移相回路で
は、第１の移相回路と第２の移相回路とを直列に接続
し、第１の移相回路と入力端子２との接続点およびグラ
ンドの間に整合回路１７を設け、さらに第２の移相回路
と出力端子３との接続点およびグランドの間にも整合回
路５１を設けるようにして、この実施の形態６の移相回
路を構成している。
量を大きくする場合には副線路４ｂを長く構成する必要
がある。そこで、この実施の形態６による移相回路で
は、第１の移相回路と第２の移相回路とを直列に接続
し、第１の移相回路と入力端子２との接続点およびグラ
ンドの間に整合回路１７を設け、さらに第２の移相回路
と出力端子３との接続点およびグランドの間にも整合回
路５１を設けるようにして、この実施の形態６の移相回
路を構成している。
【００８３】このようにすることで、第１の移相回路、
第２の移相回路のＯＮ状態における反射特性を入力端子
２側および出力端子３側に設けた整合回路１７，５１に
よってそれぞれ改善するとともに、第１の移相回路、第
２の移相回路のＯＦＦ状態における反射特性を共有化さ
れたＭＩＭキャパシタ９によって改善し、実施の形態５
と同様に、実施の形態４と比較して所要移相量をさらに
大きくすることができるという効果が得られる。
第２の移相回路のＯＮ状態における反射特性を入力端子
２側および出力端子３側に設けた整合回路１７，５１に
よってそれぞれ改善するとともに、第１の移相回路、第
２の移相回路のＯＦＦ状態における反射特性を共有化さ
れたＭＩＭキャパシタ９によって改善し、実施の形態５
と同様に、実施の形態４と比較して所要移相量をさらに
大きくすることができるという効果が得られる。
【００８４】実施の形態７．図１０はこの発明の実施の
形態７による移相器の構成を示す図である。図１０にお
いて、２６は移相器、２７は移相器２６の入力端子、２
８は移相器２６の出力端子、２９ａ，２９ｂ，２９ｃは
いずれも移相回路であり、実施の形態１から実施の形態
６に示したいずれかの移相回路である。入力端子２７と
出力端子２８との間は、移相回路２９ａ，移相回路２９
ｂ，移相回路２９ｃの順に多段接続されている。
形態７による移相器の構成を示す図である。図１０にお
いて、２６は移相器、２７は移相器２６の入力端子、２
８は移相器２６の出力端子、２９ａ，２９ｂ，２９ｃは
いずれも移相回路であり、実施の形態１から実施の形態
６に示したいずれかの移相回路である。入力端子２７と
出力端子２８との間は、移相回路２９ａ，移相回路２９
ｂ，移相回路２９ｃの順に多段接続されている。
【００８５】入力端子２７から入力された高周波信号
は、まず移相回路２９ａによって位相制御され、以下移
相回路２９ｂ，移相回路２９ｃによってそれぞれ位相制
御され、出力端子２８から出力される。この移相器２６
では、位相制御範囲を３ビットで制御することができ
る。
は、まず移相回路２９ａによって位相制御され、以下移
相回路２９ｂ，移相回路２９ｃによってそれぞれ位相制
御され、出力端子２８から出力される。この移相器２６
では、位相制御範囲を３ビットで制御することができ
る。
【００８６】以上のように、この実施の形態７によれ
ば、実施の形態１から実施の形態６の移相回路２９ａ，
２９ｂ，２９ｃを直列に多段接続して移相器２６を構成
したので、位相制御領域を多ビットで制御することがで
きるようになるという効果が得られる。
ば、実施の形態１から実施の形態６の移相回路２９ａ，
２９ｂ，２９ｃを直列に多段接続して移相器２６を構成
したので、位相制御領域を多ビットで制御することがで
きるようになるという効果が得られる。
【００８７】なお、ここでは、移相回路２９ａ，２９
ｂ，２９ｃの３段接続の場合について説明したが、多段
接続の数は３に限るものではなく、移相器２６の目的に
応じて定めるようにすれば良い。
ｂ，２９ｃの３段接続の場合について説明したが、多段
接続の数は３に限るものではなく、移相器２６の目的に
応じて定めるようにすれば良い。
【００８８】なお、以上の実施の形態１から実施の形態
７では、ＭＩＭキャパシタを用いた場合について説明し
てきたが、等価回路的に同等の容量性素子であれば、こ
の発明はＭＩＭキャパシタに限定されるものではない。
７では、ＭＩＭキャパシタを用いた場合について説明し
てきたが、等価回路的に同等の容量性素子であれば、こ
の発明はＭＩＭキャパシタに限定されるものではない。
【００８９】また、以上の実施の形態１から実施の形態
７では、電界効果型トランジスタ（ＦＥＴ）を用いた場
合について説明してきたが、ＯＮ／ＯＦＦ状態を切替え
ることができるとともに、ＯＮ／ＯＦＦ状態の特性を実
現できるものであれば、この発明はＦＥＴに限定される
ものではない。
７では、電界効果型トランジスタ（ＦＥＴ）を用いた場
合について説明してきたが、ＯＮ／ＯＦＦ状態を切替え
ることができるとともに、ＯＮ／ＯＦＦ状態の特性を実
現できるものであれば、この発明はＦＥＴに限定される
ものではない。
【００９０】さらに、整合回路に設けられた単極単投ス
イッチを用いてこの発明を説明してきたが、同等の制御
機能を有するものであれば、単極単投スイッチに限定さ
れるものではない。
イッチを用いてこの発明を説明してきたが、同等の制御
機能を有するものであれば、単極単投スイッチに限定さ
れるものではない。
【００９１】さらに、この実施の形態１から実施の形態
７に示した移相回路および移相器は、これらを構成する
受動素子、能動素子を全て一つの半導体基板上に形成し
て、モノリシックな移相回路および移相器を構成するよ
うにしても良い。
７に示した移相回路および移相器は、これらを構成する
受動素子、能動素子を全て一つの半導体基板上に形成し
て、モノリシックな移相回路および移相器を構成するよ
うにしても良い。
【００９２】
【発明の効果】以上のように、この発明によれば、第１
の入力電極または第１の出力電極の少なくともどちらか
一方とグランドとを接続する容量性素子を備えるように
したので、第１のスイッチのＯＦＦ状態において、移相
回路の所要移相量を大きくするために長く構成した副線
路や基板間容量の影響によって発生する整合ズレを容量
性素子によって補償することができるようになり、反射
特性の劣化を改善した移相回路を構成することができる
という効果が得られる。
の入力電極または第１の出力電極の少なくともどちらか
一方とグランドとを接続する容量性素子を備えるように
したので、第１のスイッチのＯＦＦ状態において、移相
回路の所要移相量を大きくするために長く構成した副線
路や基板間容量の影響によって発生する整合ズレを容量
性素子によって補償することができるようになり、反射
特性の劣化を改善した移相回路を構成することができる
という効果が得られる。
【００９３】この発明によれば、第１のスイッチがＯＮ
状態となった場合における第１の入力電極から第１の出
力電極までの損失と、第１のスイッチがＯＦＦ状態とな
った場合における第１の入力電極から第１の出力電極ま
での損失との差を補償する補償用抵抗を第１の副線路が
備えるようにしたので、ＯＮ／ＯＦＦ状態における通過
振幅の差を補償できるという効果が得られる。
状態となった場合における第１の入力電極から第１の出
力電極までの損失と、第１のスイッチがＯＦＦ状態とな
った場合における第１の入力電極から第１の出力電極ま
での損失との差を補償する補償用抵抗を第１の副線路が
備えるようにしたので、ＯＮ／ＯＦＦ状態における通過
振幅の差を補償できるという効果が得られる。
【００９４】この発明によれば、第２の入力電極および
第２の出力電極を有し、第２の入力電極から第２の出力
電極までがＯＮ抵抗になるＯＮ状態および第２の入力電
極から第２の出力電極までがＯＦＦ容量になるＯＦＦ状
態の切替動作を制御信号に応じて行う第２のスイッチ
と、第２の入力電極および第２の出力電極に並列接続さ
れた第２の副線路とを備えた第２の移相回路が設けら
れ、第２の入力電極が第１の出力電極と接続されるとと
もに、容量性素子が第１の出力電極とグランドとを接続
するようにしたので、容量性素子を共有化して第１の移
相回路および第２の移相回路の反射特性を共に改善し、
第１の移相回路および第２の移相回路の各副線路を長く
構成することなく所要移相量を大きくすることができる
という効果が得られる。
第２の出力電極を有し、第２の入力電極から第２の出力
電極までがＯＮ抵抗になるＯＮ状態および第２の入力電
極から第２の出力電極までがＯＦＦ容量になるＯＦＦ状
態の切替動作を制御信号に応じて行う第２のスイッチ
と、第２の入力電極および第２の出力電極に並列接続さ
れた第２の副線路とを備えた第２の移相回路が設けら
れ、第２の入力電極が第１の出力電極と接続されるとと
もに、容量性素子が第１の出力電極とグランドとを接続
するようにしたので、容量性素子を共有化して第１の移
相回路および第２の移相回路の反射特性を共に改善し、
第１の移相回路および第２の移相回路の各副線路を長く
構成することなく所要移相量を大きくすることができる
という効果が得られる。
【００９５】この発明によれば、第３の入力電極および
第３の出力電極を有し、第３の入力電極から第３の出力
電極までが導通する導通状態および第３の入力電極から
第３の出力電極までが遮断する遮断状態の切替動作を制
御信号に応じて行う第１のスイッチング回路と、第３の
出力電極およびグランドに両端がそれぞれ接続された第
１の整合用誘導性素子とを備えた第１の整合回路が設け
られ、第３の入力電極が第１の入力電極と接続されるよ
うにしたので、第１のスイッチのＯＮ状態における整合
ズレを補償して反射特性を改善することができるととも
に、ＯＮ状態において位相が進むようになり、所要移相
量を得るためにＯＦＦ状態においても位相を進めるよう
に副線路を短く構成することができるようになり、回路
規模を小型化することができるとともに、ＯＦＦ状態に
おける反射特性も改善することができるという効果が得
られる。
第３の出力電極を有し、第３の入力電極から第３の出力
電極までが導通する導通状態および第３の入力電極から
第３の出力電極までが遮断する遮断状態の切替動作を制
御信号に応じて行う第１のスイッチング回路と、第３の
出力電極およびグランドに両端がそれぞれ接続された第
１の整合用誘導性素子とを備えた第１の整合回路が設け
られ、第３の入力電極が第１の入力電極と接続されるよ
うにしたので、第１のスイッチのＯＮ状態における整合
ズレを補償して反射特性を改善することができるととも
に、ＯＮ状態において位相が進むようになり、所要移相
量を得るためにＯＦＦ状態においても位相を進めるよう
に副線路を短く構成することができるようになり、回路
規模を小型化することができるとともに、ＯＦＦ状態に
おける反射特性も改善することができるという効果が得
られる。
【００９６】この発明によれば、第３の入力電極および
第３の出力電極を有し、第３の入力電極から第３の出力
電極までが導通する導通状態および第３の入力電極から
第３の出力電極までが遮断する遮断状態の切替動作を制
御信号に応じて行う第１のスイッチング回路と、第３の
出力電極およびグランドに両端がそれぞれ接続された第
１の整合用誘導性素子とを備えた第１の整合回路が設け
られ、第３の入力電極が第１の出力電極と接続されるよ
うにしたので、第１のスイッチのＯＮ状態における整合
ズレを補償して反射特性を改善することができるととも
に、ＯＮ状態において位相が進むようになり、所要移相
量を得るためにＯＦＦ状態においても位相を進めるよう
に副線路を短く構成することができるようになり、回路
規模を小型化することができるとともに、ＯＦＦ状態に
おける反射特性も改善することができるという効果が得
られる。
第３の出力電極を有し、第３の入力電極から第３の出力
電極までが導通する導通状態および第３の入力電極から
第３の出力電極までが遮断する遮断状態の切替動作を制
御信号に応じて行う第１のスイッチング回路と、第３の
出力電極およびグランドに両端がそれぞれ接続された第
１の整合用誘導性素子とを備えた第１の整合回路が設け
られ、第３の入力電極が第１の出力電極と接続されるよ
うにしたので、第１のスイッチのＯＮ状態における整合
ズレを補償して反射特性を改善することができるととも
に、ＯＮ状態において位相が進むようになり、所要移相
量を得るためにＯＦＦ状態においても位相を進めるよう
に副線路を短く構成することができるようになり、回路
規模を小型化することができるとともに、ＯＦＦ状態に
おける反射特性も改善することができるという効果が得
られる。
【００９７】この発明によれば、第２の入力電極および
第２の出力電極を有し、第２の入力電極から第２の出力
電極までがＯＮ抵抗になるＯＮ状態および第２の入力電
極から第２の出力電極までがＯＦＦ容量になるＯＦＦ状
態の切替動作を制御信号に応じて行う第２のスイッチ
と、第２の入力電極および第２の出力電極に並列接続さ
れた第２の副線路とを備えた第２の移相回路が設けら
れ、第２の出力電極が第１の入力電極と接続されるよう
にしたので、第１の移相回路および第２の移相回路のＯ
Ｎ状態における反射特性を共有化された整合回路によっ
て改善するとともに、第１の移相回路および第２の移相
回路のＯＦＦ状態における反射特性を各容量性素子によ
って改善し、所要移相量をさらに大きくすることができ
るという効果が得られる。
第２の出力電極を有し、第２の入力電極から第２の出力
電極までがＯＮ抵抗になるＯＮ状態および第２の入力電
極から第２の出力電極までがＯＦＦ容量になるＯＦＦ状
態の切替動作を制御信号に応じて行う第２のスイッチ
と、第２の入力電極および第２の出力電極に並列接続さ
れた第２の副線路とを備えた第２の移相回路が設けら
れ、第２の出力電極が第１の入力電極と接続されるよう
にしたので、第１の移相回路および第２の移相回路のＯ
Ｎ状態における反射特性を共有化された整合回路によっ
て改善するとともに、第１の移相回路および第２の移相
回路のＯＦＦ状態における反射特性を各容量性素子によ
って改善し、所要移相量をさらに大きくすることができ
るという効果が得られる。
【００９８】この発明によれば、第２のスイッチがＯＮ
状態となった場合における第２の入力電極から第２の出
力電極までの損失と、第２のスイッチがＯＦＦ状態とな
った場合における第２の入力電極から第２の出力電極ま
での損失との差を補償する補償用抵抗を第２の副線路が
備えるようにしたので、ＯＮ／ＯＦＦ状態における通過
振幅の差を補償できるという効果が得られる。
状態となった場合における第２の入力電極から第２の出
力電極までの損失と、第２のスイッチがＯＦＦ状態とな
った場合における第２の入力電極から第２の出力電極ま
での損失との差を補償する補償用抵抗を第２の副線路が
備えるようにしたので、ＯＮ／ＯＦＦ状態における通過
振幅の差を補償できるという効果が得られる。
【００９９】この発明によれば、第３の入力電極および
第３の出力電極を有し、第３の入力電極から第３の出力
電極までが導通する導通状態および第３の入力電極から
第３の出力電極までが遮断する遮断状態の切替動作を制
御信号に応じて行う第１のスイッチング回路と、第３の
出力電極およびグランドに両端がそれぞれ接続された第
１の整合用誘導性素子とを備えた第１の整合回路と、第
４の入力電極および第４の出力電極を有し、第４の入力
電極から第４の出力電極までが導通する導通状態および
第４の入力電極から第４の出力電極までが遮断する遮断
状態の切替動作を制御信号に応じて行う第２のスイッチ
ング回路と、第３の出力電極およびグランドに両端がそ
れぞれ接続された第２の整合用誘導性素子とを備えた第
２の整合回路とが設けられ、第３の入力電極が第１の入
力電極と接続されるとともに、第４の入力電極が第２の
出力電極と接続されるようにしたので、第１の移相回路
および第２の移相回路のＯＮ状態における反射特性を各
整合回路によって改善するとともに、第１の移相回路お
よび第２の移相回路のＯＦＦ状態における反射特性を共
有化された容量性素子によって改善し、所要移相量をさ
らに大きくすることができるという効果が得られる。
第３の出力電極を有し、第３の入力電極から第３の出力
電極までが導通する導通状態および第３の入力電極から
第３の出力電極までが遮断する遮断状態の切替動作を制
御信号に応じて行う第１のスイッチング回路と、第３の
出力電極およびグランドに両端がそれぞれ接続された第
１の整合用誘導性素子とを備えた第１の整合回路と、第
４の入力電極および第４の出力電極を有し、第４の入力
電極から第４の出力電極までが導通する導通状態および
第４の入力電極から第４の出力電極までが遮断する遮断
状態の切替動作を制御信号に応じて行う第２のスイッチ
ング回路と、第３の出力電極およびグランドに両端がそ
れぞれ接続された第２の整合用誘導性素子とを備えた第
２の整合回路とが設けられ、第３の入力電極が第１の入
力電極と接続されるとともに、第４の入力電極が第２の
出力電極と接続されるようにしたので、第１の移相回路
および第２の移相回路のＯＮ状態における反射特性を各
整合回路によって改善するとともに、第１の移相回路お
よび第２の移相回路のＯＦＦ状態における反射特性を共
有化された容量性素子によって改善し、所要移相量をさ
らに大きくすることができるという効果が得られる。
【０１００】この発明によれば、制御信号が印加される
ゲート電極と、第３の入力電極および第３の出力電極ま
たは第４の入力電極および第４の出力電極として用いる
ドレイン電極およびソース電極とを有するトランジスタ
と、ドレイン電極およびソース電極に並列接続されたイ
ンダクタとから第１のスイッチング回路および第２のス
イッチング回路が構成されるようにしたので、少ない回
路構成でスイッチング回路を実現することができるとい
う効果が得られる。
ゲート電極と、第３の入力電極および第３の出力電極ま
たは第４の入力電極および第４の出力電極として用いる
ドレイン電極およびソース電極とを有するトランジスタ
と、ドレイン電極およびソース電極に並列接続されたイ
ンダクタとから第１のスイッチング回路および第２のス
イッチング回路が構成されるようにしたので、少ない回
路構成でスイッチング回路を実現することができるとい
う効果が得られる。
【０１０１】この発明によれば、半導体基板上にモノリ
シックに構成するようにしたので、移相回路を容易に量
産することができるという効果が得られる。
シックに構成するようにしたので、移相回路を容易に量
産することができるという効果が得られる。
【０１０２】この発明によれば、請求項１から請求項９
のうちのいずれか１項記載の移相回路を多段接続して構
成するようにしたので、位相制御領域を多ビットで制御
することができるようになるという効果が得られる。
のうちのいずれか１項記載の移相回路を多段接続して構
成するようにしたので、位相制御領域を多ビットで制御
することができるようになるという効果が得られる。
【０１０３】この発明によれば、半導体基板上にモノリ
シックに構成するようにしたので、移相器を容易に量産
することができるという効果が得られる。
シックに構成するようにしたので、移相器を容易に量産
することができるという効果が得られる。
【図１】 この発明の実施の形態１による移相器の構成
を示す図である。
を示す図である。
【図２】 図１に示した移相器の回路構成を示す図であ
る。
る。
【図３】 ＦＥＴがＯＮ状態の場合における図２の移相
回路の等価回路を示す図である。
回路の等価回路を示す図である。
【図４】 ＦＥＴがＯＦＦ状態の場合における図２の移
相回路の等価回路を示す図である。
相回路の等価回路を示す図である。
【図５】 この発明の実施の形態２による移相回路の回
路構成を示す図である。
路構成を示す図である。
【図６】 この発明の実施の形態３による移相回路の回
路構成を示す図である。
路構成を示す図である。
【図７】 この発明の実施の形態４による移相回路の回
路構成を示す図である。
路構成を示す図である。
【図８】 この発明の実施の形態５による移相回路の回
路構成を示す図である。
路構成を示す図である。
【図９】 この発明の実施の形態６による移相回路の回
路構成を示す図である。
路構成を示す図である。
【図１０】 この発明の実施の形態７による移相器の構
成を示す図である。
成を示す図である。
【図１１】 従来の移相回路の回路構成を示す図であ
る。
る。
【図１２】 ＦＥＴがＯＮ状態の場合における図１１の
移相回路の等価回路を示す図である。
移相回路の等価回路を示す図である。
【図１３】 ＦＥＴがＯＦＦ状態の場合における図１１
の移相回路の等価回路を示す図である。
の移相回路の等価回路を示す図である。
１ 誘電体基板、２ 入力端子、３ 出力端子、４ａ
主線路、４ｂ 副線路（第１の副線路）、５ 電界効果
型トランジスタ（ＦＥＴ，第１のスイッチ）、６ バイ
アス端子、７ 抵抗、８ スルーホール、９ ＭＩＭ
（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャ
パシタ（容量性素子）、１０ 等価インダクタ、１１
基板間容量、１２ ＯＮ抵抗、１３ ＯＦＦ容量、１４
ａ 主線路、１４ｂ 副線路（第２の副線路）、１５
ＦＥＴ（第２のスイッチ）、１６バイアス端子、１７
整合回路（第１の整合回路）、１８ 単極単投スイッチ
（第１のスイッチング回路）、１９ 整合用インダクタ
（第１の整合用誘導性素子）、２０ インダクタ、２１
ＦＥＴ（トランジスタ）、２２ａ 主線路、２２ｂ
副線路（第２の副線路）、２３ ＦＥＴ（第２のスイッ
チ）、２４ バイアス端子、２５ ＭＩＭキャパシタ
（容量性素子）、２６ 移相器、２７ 入力端子、２８
出力端子、２９ａ，２９ｂ，２９ｃ 移相回路、５０
抵抗（補償用抵抗）、５１ 整合回路（第２の整合回
路）、５２ 単極単投スイッチ（第２のスイッチング回
路）、５３ 整合用インダクタ（第２の整合用誘導性素
子）、５４ インダクタ、５５ ＦＥＴ（トランジス
タ）。
主線路、４ｂ 副線路（第１の副線路）、５ 電界効果
型トランジスタ（ＦＥＴ，第１のスイッチ）、６ バイ
アス端子、７ 抵抗、８ スルーホール、９ ＭＩＭ
（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャ
パシタ（容量性素子）、１０ 等価インダクタ、１１
基板間容量、１２ ＯＮ抵抗、１３ ＯＦＦ容量、１４
ａ 主線路、１４ｂ 副線路（第２の副線路）、１５
ＦＥＴ（第２のスイッチ）、１６バイアス端子、１７
整合回路（第１の整合回路）、１８ 単極単投スイッチ
（第１のスイッチング回路）、１９ 整合用インダクタ
（第１の整合用誘導性素子）、２０ インダクタ、２１
ＦＥＴ（トランジスタ）、２２ａ 主線路、２２ｂ
副線路（第２の副線路）、２３ ＦＥＴ（第２のスイッ
チ）、２４ バイアス端子、２５ ＭＩＭキャパシタ
（容量性素子）、２６ 移相器、２７ 入力端子、２８
出力端子、２９ａ，２９ｂ，２９ｃ 移相回路、５０
抵抗（補償用抵抗）、５１ 整合回路（第２の整合回
路）、５２ 単極単投スイッチ（第２のスイッチング回
路）、５３ 整合用インダクタ（第２の整合用誘導性素
子）、５４ インダクタ、５５ ＦＥＴ（トランジス
タ）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中原 和彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 高木 直 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 谷口 英司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 伊山 義忠 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 笠原 通明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J012 HA03 5J098 AA03 AA14 AA16 AB20 AC04 AC14 AC19 AD03 AD20 DA03 DA09
Claims (12)
- 【請求項１】 第１の入力電極および第１の出力電極を
有し、上記第１の入力電極から上記第１の出力電極まで
がＯＮ抵抗になるＯＮ状態および上記第１の入力電極か
ら上記第１の出力電極までがＯＦＦ容量になるＯＦＦ状
態の切替動作を制御信号に応じて行う第１のスイッチ
と、上記第１の入力電極および上記第１の出力電極に並
列接続された第１の副線路とを備えた移相回路におい
て、 上記第１の入力電極または上記第１の出力電極の少なく
ともどちらか一方とグランドとを接続する容量性素子を
備えることを特徴とする移相回路。 - 【請求項２】 第１の副線路は、第１のスイッチがＯＮ
状態となった場合における第１の入力電極から第１の出
力電極までの損失と、上記第１のスイッチがＯＦＦ状態
となった場合における上記第１の入力電極から上記第１
の出力電極までの損失との差を補償する補償用抵抗を備
えることを特徴とする請求項１記載の移相回路。 - 【請求項３】 第２の入力電極および第２の出力電極を
有し、上記第２の入力電極から上記第２の出力電極まで
がＯＮ抵抗になるＯＮ状態および上記第２の入力電極か
ら上記第２の出力電極までがＯＦＦ容量になるＯＦＦ状
態の切替動作を制御信号に応じて行う第２のスイッチ
と、上記第２の入力電極および上記第２の出力電極に並
列接続された第２の副線路とを備えた第２の移相回路が
設けられ、 上記第２の入力電極は、第１の出力電極と接続されると
ともに、 容量性素子は、上記第１の出力電極とグランドとを接続
することを特徴とする請求項１または請求項２記載の移
相回路。 - 【請求項４】 第３の入力電極および第３の出力電極を
有し、上記第３の入力電極から上記第３の出力電極まで
が導通する導通状態および上記第３の入力電極から上記
第３の出力電極までが遮断する遮断状態の切替動作を制
御信号に応じて行う第１のスイッチング回路と、上記第
３の出力電極およびグランドに両端がそれぞれ接続され
た第１の整合用誘導性素子とを備えた第１の整合回路が
設けられ、 上記第３の入力電極は、第１の入力電極と接続されるこ
とを特徴とする請求項１または請求項２記載の移相回
路。 - 【請求項５】 第３の入力電極および第３の出力電極を
有し、上記第３の入力電極から上記第３の出力電極まで
が導通する導通状態および上記第３の入力電極から上記
第３の出力電極までが遮断する遮断状態の切替動作を制
御信号に応じて行う第１のスイッチング回路と、上記第
３の出力電極およびグランドに両端がそれぞれ接続され
た第１の整合用誘導性素子とを備えた第１の整合回路が
設けられ、 上記第３の入力電極は、第１の出力電極と接続されるこ
とを特徴とする請求項１または請求項２記載の移相回
路。 - 【請求項６】 第２の入力電極および第２の出力電極を
有し、上記第２の入力電極から上記第２の出力電極まで
がＯＮ抵抗になるＯＮ状態および上記第２の入力電極か
ら上記第２の出力電極までがＯＦＦ容量になるＯＦＦ状
態の切替動作を制御信号に応じて行う第２のスイッチ
と、上記第２の入力電極および上記第２の出力電極に並
列接続された第２の副線路とを備えた第２の移相回路が
設けられ、 上記第２の出力電極は、第１の入力電極と接続されるこ
とを特徴とする請求項４記載の移相回路。 - 【請求項７】 第２の副線路は、第２のスイッチがＯＮ
状態となった場合における第２の入力電極から第２の出
力電極までの損失と、上記第２のスイッチがＯＦＦ状態
となった場合における上記第２の入力電極から上記第２
の出力電極までの損失との差を補償する補償用抵抗を備
えることを特徴とする請求項３または請求項６記載の移
相回路。 - 【請求項８】 第３の入力電極および第３の出力電極を
有し、上記第３の入力電極から上記第３の出力電極まで
が導通する導通状態および上記第３の入力電極から上記
第３の出力電極までが遮断する遮断状態の切替動作を制
御信号に応じて行う第１のスイッチング回路と、上記第
３の出力電極およびグランドに両端がそれぞれ接続され
た第１の整合用誘導性素子とを備えた第１の整合回路
と、第４の入力電極および第４の出力電極を有し、上記
第４の入力電極から上記第４の出力電極までが導通する
導通状態および上記第４の入力電極から上記第４の出力
電極までが遮断する遮断状態の切替動作を上記制御信号
に応じて行う第２のスイッチング回路と、上記第３の出
力電極およびグランドに両端がそれぞれ接続された第２
の整合用誘導性素子とを備えた第２の整合回路とが設け
られ、 上記第３の入力電極は、第１の入力電極と接続されると
ともに、 上記第４の入力電極は、第２の出力電極と接続されるこ
とを特徴とする請求項３記載の移相回路。 - 【請求項９】 第１のスイッチング回路および第２のス
イッチング回路は、制御信号が印加されるゲート電極
と、第３の入力電極および第３の出力電極または第４の
入力電極および第４の出力電極として用いるドレイン電
極およびソース電極とを有するトランジスタと、上記ド
レイン電極および上記ソース電極に並列接続されたイン
ダクタとから構成されることを特徴とする請求項４，請
求項５または請求項８のうちのいずれか１項記載の移相
回路。 - 【請求項１０】 半導体基板上にモノリシックに構成す
ることを特徴とする請求項１から請求項９のうちのいず
れか１項記載の移相回路。 - 【請求項１１】 請求項１から請求項９のうちのいずれ
か１項記載の移相回路を多段接続して構成することを特
徴とする移相器。 - 【請求項１２】 半導体基板上にモノリシックに構成す
ることを特徴とする請求項１１記載の移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001049293A JP2002076844A (ja) | 2000-06-14 | 2001-02-23 | 移相回路および移相器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-178784 | 2000-06-14 | ||
| JP2000178784 | 2000-06-14 | ||
| JP2001049293A JP2002076844A (ja) | 2000-06-14 | 2001-02-23 | 移相回路および移相器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076844A true JP2002076844A (ja) | 2002-03-15 |
Family
ID=26593947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001049293A Pending JP2002076844A (ja) | 2000-06-14 | 2001-02-23 | 移相回路および移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076844A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008211303A (ja) * | 2007-02-23 | 2008-09-11 | Mitsubishi Electric Corp | 移相回路 |
| US7538635B2 (en) | 2005-04-11 | 2009-05-26 | Ntt Docomo, Inc. | Quadrature hybrid circuit having variable reactances at the four ports thereof |
| CN116032248A (zh) * | 2023-01-10 | 2023-04-28 | 成都仕芯半导体有限公司 | 一种高精度数控移相电路 |
-
2001
- 2001-02-23 JP JP2001049293A patent/JP2002076844A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7538635B2 (en) | 2005-04-11 | 2009-05-26 | Ntt Docomo, Inc. | Quadrature hybrid circuit having variable reactances at the four ports thereof |
| JP2008211303A (ja) * | 2007-02-23 | 2008-09-11 | Mitsubishi Electric Corp | 移相回路 |
| CN116032248A (zh) * | 2023-01-10 | 2023-04-28 | 成都仕芯半导体有限公司 | 一种高精度数控移相电路 |
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Legal Events
| Date | Code | Title | Description |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071109 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071109 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071109 |
|
| RD04 | Notification of resignation of power of attorney |
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