JP2009152306A - 半導体スイッチ - Google Patents

Abstract

【課題】ＳＰｎＴスイッチの広帯域化ならびに小型化・低コスト化を実現可能な半導体スイッチを提供する。
【解決手段】例えばＳＰ４Ｔスイッチの場合、半導体基板上に、１個の第１の端子と接続する配線２_１０の他端の分岐点Ａから４本の配線２_１１〜２_１４に分岐し、配線２_１１〜２_１４の他端それぞれをソースまたはドレインに接続した４個のＦＥＴ４_１〜４_４について、該ＦＥＴ４_１〜４_４の他方の端子であるドレインまたはソースからそれぞれ配線２_２１〜２_２４を経由して４個の第２の端子に接続する構成とする際に、４個のＦＥＴ４_１〜４_４のうち、配線２_１０の他端の分岐点Ａから遠い位置になるＦＥＴほど、配線２_１０の他端の分岐点Ａに近づけるように配置することによって、４本の配線２_１１〜２_１４の長さを互いに等しくする。
【選択図】図１

Description

本発明は、半導体スイッチに関し、特に、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）をオン／オフすることにより信号経路を切り替える１入力多出力スイッチまたは多入力１出力スイッチに関わる半導体スイッチに関する。本発明に係わる半導体スイッチは、例えば、無線通信や広帯域データ伝送などに好適な高周波用の半導体を用いたスイッチとして適用することができる。

近年、携帯電話や無線ＬＡＮなどの複数種類の無線通信方式が実用化されて、数多くのユーザに利用されるようになってきた。したがって、各ユーザがこれらの個別の無線通信方式毎に異なる複数の無線端未を保有するのではなく、１つの無線端末で複数種類の無線通信方式をサポートすることができる、マルチモード／マルチバンド端末の実現が強く求められている。マルチモード／マルチバンド端末では、基本的に各無線通信方式（各無線周波数帯）に対応した複数のアンテナを備え、いずれかのアンテナによる無線信号の送受信をスイッチによって切り替える構成となる。したがって、これらのマルチモード／マルチバンド端末を実現する上で、スイッチの多ポート化が必要不可欠となっている。

無線端末用のスイッチ素子としては、従来より、消費電力がほとんどゼロで小型かつモノリシック集積化が容易なＦＥＴスイッチが多用されている。ＦＥＴスイッチを用いて、１入力ｎ出力（またはｎ入力１出力）のSingle−Pole ｎ−Throw（ＳＰｎＴ：単極ｎ投）スイッチを構成するためには、ｎ個の１入力１出力のSingle−Pole Single−Throw（ＳＰＳＴ：単極単投）スイッチを並列に配置することが必要となる。

しかしながら、ｎ個のＳＰＳＴスイッチを単位スイッチとして並列配置する構成では、ポート数ｎが増加するにつれて、例えば一つの入力がｎ個に分岐する分岐点から遠くに位置するＳＰＳＴスイッチほど、該分岐点からＳＰＳＴスイッチまでの配線長が長くならざるを得ないため、次のような問題点が生じる。

ＳＰｎＴスイッチは、ｎ個のＳＰＳＴスイッチのうち、いずれか１つのＳＰＳＴスイッチをＯＮにし、残りの（ｎ−１）個のＳＰＳＴスイッチをＯＦＦになるように制御される。したがって、例えば、Single−Pole ８−Throw（ＳＰ８Ｔ：単極８投）スイッチの場合、図７のような接続制御が行われる。図７は、従来のＳＰ８Ｔスイッチの接続構成の一例を示す回路図である。図７に示すように、ＳＰ８Ｔスイッチにおいて、例えば、ＳＰＳＴスイッチ１０_１がＯＮする場合、残りの７個のＳＰＳＴスイッチ１０_２〜１０_８はＯＦＦになる。

一方、例えば、ＳＰＳＴスイッチ１０_４がＯＮする場合には、ＳＰＳＴスイッチ１０_１〜１０_３，１０_５〜１０_８は、ＯＦＦになる。ここで、スイッチの通過状態のポート間依存性をなくすためには、配線２_１〜２_８の長さを揃えることが必要であるが、図７の例のように、ＳＰＳＴスイッチの端子が面一にレイアウトされた場合、分岐点Ａから最遠に位置するＳＰＳＴスイッチ１０_１，１０_８までの配線長に揃えることでしか対応することができない。このような場合、特に、配線２_４，２_５等は蛇行してレイアウトせざるを得なくなり、配線間の電磁結合を避けることが困難になり、アイソレーション特性が劣化するという問題点が生じる。

さらに、図７に例示したように、ＳＰＳＴスイッチ１０_１がＯＮする場合は、ＳＰＳＴスイッチ１０_２〜１０_８はＯＦＦになるため、分岐点Ａから見たＯＦＦ状態の７個のＳＰＳＴスイッチ１０_２〜１０_８までの７本の配線２_２〜２_８は、オープンスタブとして動作することになる。ここで、ポート間通過特性を均一にするために、配線２_１〜２_８の長さを最遠に位置するＳＰＳＴスイッチ１０_１，１０_８までの配線長に揃えていた場合、オープンスタブ長も長くなってしまい、スイッチの反射損失が劣化し、動作帯域が著しく減少してしまうという問題点を生じる。

図８は、図７のＳＰ８Ｔスイッチにおける信号特性のシミュレーション結果を示す特性図であり、入力の分岐点Ａから各ＳＰＳＴスイッチ１０_１〜１０_８に接続される配線２_１〜２_８の電気長をパラメータとした時の反射損失と挿入損失のシミュレーション結果を示している。

図８の特性図に示すように、周波数ｆを規格化周波数ｆｏに設定した際に、電気長が僅か１度しか異なっていない場合であっても、電気長が０度の場合に比し、反射損失が約２ｄＢ劣化し、挿入損失も増大することが分かる。

ＧａＡｓ等の半導体基板上の配線においては、電気長１度は、５ＧＨｚで約７０μｍ、１０ＧＨｚで約３５μｍと極めて短い物理長であるため、物理サイズが有限であるＦＥＴを複数用いて多ポートの広帯域スイッチを実現することは非常に困難である。特に、スイッチの広帯域動作に有効なＧａＡｓ等の化合物半導体ＦＥＴを使用する場合、ゲートの加工方位が限定されるため、より一層、配線長を等長かつ短く配置することが困難になる。これは、例えば、［１００］面の結晶面方位を有するＧａＡｓウェハ上に高性能のＦＥＴを形成することができるゲート方位は、オリフラ(Orientation Flat)に対して水平な［０１１］等の方位に限られることに起因している。

かくのごとき問題点を緩和することができる従来技術として、特許文献１の特許第３０４０６８７号公報「１入力多出力スイッチおよび多入力１出力スイッチ」に記載の技術がある。図９は、前記特許文献１に記載された回路図であり、従来のＳＰ８Ｔスイッチの接続構成の図７とは異なる例を示す回路図である。

図９のＳＰ８Ｔスイッチの接続構成においては、１段目のＳＰＳＴスイッチ１０_１１，１０_１２、２段目のＳＰＳＴスイッチ１０_１１１，１０_１１２、ＳＰＳＴスイッチ１０_１２１，１０_１２２、および、３段目のＳＰＳＴスイッチ１０_１１１１，１０_１１１２、ＳＰＳＴスイッチ１０_１１２１，１０_１１２２、ＳＰＳＴスイッチ１０_１２１１，１０_１２１２およびＳＰＳＴスイッチ１０_１２２１，１０_１２２２のように、ＳＰＳＴスイッチをいわゆるトーナメント型の多段構成としている。かくのごとく多段構成にすることにより、各ＳＰＳＴスイッチ間のすべての接続配線を等長かつ短くすることができるため、スイッチの高性能化（ポート間特性の均一化および広帯域化）が期待される。

しかしながら、図９のＳＰ８Ｔスイッチの接続構成は、多段構成化に伴いスイッチの大型化や挿入損失の増大および制御端子数の増加を招いてしまうという問題点が生じてしまう。スイッチの大型化は、集積回路の占有面積が増大することによる製造コストの増加を招くばかりではなく、さらなる単位スイッチとしてＳＰ８Ｔスイッチ等のＳＰｎＴスイッチを複数個用いて構成するスイッチマトリクスの小型化・低コスト化を阻害する要因にもなってしまう。
特許第３０４０６８７号公報

前述したように、従来の半導体スイッチにおいては、スイッチのポート数を増加させるにつれて、ＳＰｎＴスイッチ（単極ｎ投スイッチ）の広帯域動作が困難になるとともに、回路の小型化・低コスト化を図ることも困難になるという問題があった。

本発明は、かかる問題を解決するためになされたものであり、ＳＰｎＴスイッチの広帯域化ならびに小型化・低コスト化の実現が可能な半導体スイッチを提供することに、その目的がある。

本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。

第１の技術手段は、半導体基板上に、１個の第１の端子と、ｎ個（ｎ：正整数）の第２の端子と、ｎ個の第１のＦＥＴと、１本の第１の導体と、ｎ本の第２の導体と、ｎ本の第３の導体とを少なくとも備え、前記第１の端子は、前記第１の導体の一端に接続され、前記第１の導体の他端は、前記ｎ本の第２の導体の一端に接続され、前記ｎ本の第２の導体の他端は、それぞれ、前記ｎ個の第１のＦＥＴのソースまたはドレインに接続され、前記ｎ個の第１のＦＥＴのドレインまたはソースは、それぞれ、前記ｎ本の第３の導体の一端に接続され、前記ｎ本の第３の導体の他端は、それぞれ、前記ｎ個の第２の端子に接続してなる半導体スイッチにおいて、前記ｎ個の第１のＦＥＴのうち、前記第１の導体の他端から遠い位置にある第１のＦＥＴほど、前記第１の導体の他端に近づけるように配置することによって、前記ｎ本の第２の導体の長さを互いに等しくすることを特徴とする。

第２の技術手段は、半導体基板上に、１個の第１の端子と、ｎ個（ｎ：正整数）の第２の端子と、ｎ個の第１のＦＥＴと、１本の第１の導体と、ｎ本の第２の導体と、ｎ本の第３の導体とを少なくとも備え、前記第１の端子は、前記第１の導体の一端に接続され、前記第１の導体の他端は、前記ｎ本の第２の導体の一端に接続され、前記ｎ本の第２の導体の他端は、それぞれ、前記ｎ個の第１のＦＥＴのソースまたはドレインに接続され、前記ｎ個の第１のＦＥＴのドレインまたはソースは、それぞれ、前記ｎ本の第３の導体の一端に接続され、前記ｎ本の第３の導体の他端は、それぞれ、前記ｎ個の第２の端子に接続してなる半導体スイッチにおいて、前記ｎ本の第２の導体は、それぞれ、直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とする。

第３の技術手段は、前記第１または第２の技術手段に記載の半導体スイッチにおいて、前記ｎ本の第３の導体のそれぞれの長さが、互いに等しいことを特徴とする。

第４の技術手段は、前記第１ないし第３の技術手段のいずれかに記載の半導体スイッチにおいて、前記ｎ個の第１のＦＥＴのゲートが、それぞれ、互いに平行になるように形成されていることを特徴とする。

第５の技術手段は、前記第１ないし第４の技術手段のいずれかに記載の半導体スイッチにおいて、ｎ個の第２のＦＥＴをさらに備え、前記ｎ個の第２のＦＥＴのソースまたはドレインを接地し、前記ｎ個の第２のＦＥＴのドレインまたはソースを、それぞれ、前記ｎ個の第１のＦＥＴのドレインまたはソースに直接接続することを特徴とする。

第６の技術手段は、前記第５の技術手段に記載の半導体スイッチにおいて、前記ｎ個の第１のＦＥＴのドレインまたはソースと前記ｎ個の第２のＦＥＴのドレインまたはソースとをそれぞれ直接接合するか、あるいは、互いに平行に配置されたｎ本の第４の導体をさらに備え、前記ｎ個の第１のＦＥＴのドレインまたはソースを前記ｎ本の第４の導体の一端にそれぞれ接続し、前記ｎ個の第２のＦＥＴのドレインまたはソースを前記ｎ本の第４の導体の他端にそれぞれ接続するかのいずれかの構成とすることを特徴とする。

第７の技術手段は、前記第１ないし第６の技術手段のいずれかに記載の半導体スイッチにおいて、前記第２の端子、前記第１のＦＥＴ、前記第２の導体および前記第３の導体を少なくとも含み、前記第１の端子および前記第１の導体を除く各構成要素を、前記第１の端子に一端が接続された前記第１の導体の他端から１８０度以内の範囲に収まる領域に配置することを特徴とする。

第８の技術手段は、前記第７の技術手段に記載の半導体スイッチにおいて、前記第２の端子、前記第１のＦＥＴ、前記第２の導体および前記第３の導体を少なくとも含み、前記第１の端子および前記第１の導体を除く各構成要素を、第１組と第２組として、２組備え、前記第１組と前記第２組とのそれぞれに属する各構成要素を、前記第１の端子に一端が接続された前記第１の導体の他端に対して、点対称になるように配置することを特徴とする。

第９の技術手段は、前記第１ないし第８の技術手段のいずれかに記載の半導体スイッチにおいて、前記半導体基板上に、接地導体が形成されていることを特徴とする。

第１０の技術手段は、前記第１ないし第９の技術手段のいずれかに記載の半導体スイッチにおいて、前記半導体基板上または前記接地導体上に誘電体層をさらに備え、前記第１の導体と前記ｎ本の第２の導体とを、前記誘電体層を挟むように形成し、前記第１の導体の他端と前記ｎ本の第２の導体の一端とを前記誘電体層に穿設されたスルーホールを介して接続することを特徴とする。

第１１の技術手段は、前記第１０の技術手段に記載の半導体スイッチにおいて、前記誘電体層が２つの層に分割されて２層から構成され、２つの層に分割された前記誘電体層の間に接地導体を配置することを特微とする。

第１２の技術手段は、前記第１ないし第９の技術手段のいずれかに記載の半導体スイッチにおいて、前記半導体基板上または前記接地導体上に順に積層されたｎ層の誘電体層を備え、前記第１の導体と前記ｎ本の第２の導体とを、それぞれ互いに異なる誘電体層を挟むように形成し、前記第１の導体の他端と前記ｎ本の第２の導体それぞれの一端とをｎ層の前記誘電体層それぞれに穿設されたスルーホールを介して接続することを特徴とする。

第１３の技術手段は、前記第１１の技術手段に記載の半導体スイッチにおいて、ｎ層の前記誘電体層それぞれが２つの層に分割されて２ｎ層から構成され、２ｎ層の前記誘電体層のうち、前記第１の導体と前記ｎ本の第２の導体とが形成されていない誘電体層の間にそれぞれ接地導体を配置することを特微とする。

第１４の技術手段は、前記第１ないし第９の技術手段のいずれかに記載の半導体スイッチにおいて、前記半導体基板上または前記接地導体上に誘電体層をさらに備え、前記第１の導体と前記ｎ本の第２の導体とを、前記誘電体層上に形成し、前記ｎ本の第２の導体の他端と前記ｎ個の第１のＦＥＴのソースまたはドレインとを、それぞれ、前記誘電体層に穿設されたスルーホールを介して接続することを特徴とする。

本発明に係わる半導体スイッチによれば、ＳＰｎＴスイッチ（単極ｎ投スイッチ）の単位スイッチである各ＳＰＳＴスイッチ（単極単投スイッチ）のレイアウトとして、ｎ個（ｎ：正整数）の各ＳＰＳＴスイッチを構成する各ＦＥＴから共通接続点（つまりｎ個に分岐する分岐点）までの距離を最短かつ等長にすることが可能なレイアウト構成を実現しているので、以下のごとき効果を奏することができる。

すなわち、各ＳＰＳＴスイッチを構成する各ＦＥＴから共通接続点までの距離を最短かつ等長とすることにより、ポート間特性を均一にできることに加えて、ＳＰｎＴスイッチのＯＮ／ＯＦＦ動作時に、共通接続点からＯＦＦ状態の各ＳＰＳＴスイッチまでの配線によって生じるオープンスタブの影響を大幅に低減することができることになる。したがって、ＳＰｎＴスイッチの広帯域動作を実現することができる上に、多ポートスイッチの小型化・低コスト化も図ることができる。

また、直流成分を含む信号であっても動作する広帯域スイッチを構成することができるため、無線通信用のみならず、広帯域なベースバンド信号を利用する高速データ伝送用スイッチにも適用することができる。

以下に、本発明に係わる半導体スイッチの最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。

（本発明の特徴）
本発明の実施の形態の説明に先立って、本発明の特徴の概要についてまず説明する。本発明は、ＦＥＴを用いた半導体スイッチであるＳＰｎＴスイッチ(単極ｎ投スイッチ)において、一つの共通接続点から各ＦＥＴへ分岐する際の各ＦＥＴまでの電気配線の長さが最短かつ等長になるように各ＦＥＴを配置することを特徴とし、而して、ＯＦＦ状態にあるＦＥＴへの電気配線がオープンスタブとして及ぼす影響を低減することによって、ポート間特性の均一な半導体スイッチの広帯域化、小型化、低コスト化を図ることを可能としている。

（第１の実施の形態）
まず、本発明の第１の実施の形態に係わる半導体スイッチについて説明する。図１は、本発明の第１の実施の形態に係わる半導体スイッチのパタンレイアウトを示すレイアウト図である。図１に示す半導体スイッチは、４個のＦＥＴ４_１〜４_４を用いて構成されたSingle−Pole ４−Throw（ＳＰ４Ｔ：単極４投）スイッチの場合を示している。ＦＥＴ４_１〜４_４が形成されている半導体基板の表面には、接地導体１および図示していない誘電体層が順に積層されており、配線２_１０、配線２_１１〜２_１４、および、配線２_２１〜２_２４は、この誘電体層上に形成されている。

ここに、配線２_１０は、１個の第１の端子と４本の第２の導体の配線２_１１〜２_１４への分岐点Ａとの間を接続する１本の第１の導体である。なお、分岐点Ａは、見方を変えれば、１本の第１の導体である配線２_１０に４本の第２の導体の配線２_１１〜２_１４を接続するための共通接続点を形成している。また、配線２_１１〜２_１４は、分岐点Ａと４個のＦＥＴ４_１〜４_４のソース（またはドレイン）との間をそれぞれ接続する４本の第２の導体であり、また、配線２_２１〜２_２４は、４個のＦＥＴ４_１〜４_４のドレイン（またはソース）と４個の第２の端子との間をそれぞれ接続する４本の第３の導体である。

好ましくは、分岐点Ａと４個のＦＥＴ４_１〜４_４のソース（またはドレイン）との間をそれぞれ接続する４本の第２の導体である配線２_１１〜２_１４間の相互干渉をほとんど無視できるように、誘電体層の厚さは、数μｍ〜１０μｍ程度に設定される。

また、１個の第１の端子と４本の導体への分岐点Ａとの間を接続する１本の第１の導体である配線２_１０は、前述のように、分岐点Ａにおいて、４本の第２の導体である配線２_１１〜２_１４に４分岐され、誘電体層に穿設されたスルーホール３_１１〜３_１４を介して、それぞれ、半導体基板上に形成された４個のＦＥＴ４_１〜４_４のソース（またはドレイン）に接続されている。

さらに、各ＦＥＴ４_１〜４_４のドレイン（またはソース）は、同様に、誘電体層に穿設されたスルーホール３_２１〜３_２４を介して、それぞれ、誘電体層上に形成された、４個の第２の端子それぞれとの間を接続する４本の第３の導体である配線２_２１〜２_２４に接続される。ここで、４本の第３の導体である配線２_２１〜２_２４のそれぞれの長さは、互いに等しい長さに形成されることが望ましい。

なお、４個のＦＥＴ４_１〜４_４のゲートは、それぞれ、互いに平行になるように形成されており、ＦＥＴ４_１〜４_４のゲートには、それぞれ、抵抗５_１〜５_４が接続されている。図示していない制御端子から抵抗５_１〜５_４をそれぞれ経由してＦＥＴ４_１〜４_４それぞれのゲート制御電圧を印加することによって、第１の導体の配線２_１０が接続される第１の端子である共通端子と、４本の第３の導体の配線２_２１〜２_２４がそれぞれ接続される第２の端子である個別端子と、の間のＯＮ／ＯＦＦの切替制御が行われる。

ここで、４個のＦＥＴ４_１〜４_４のうち、外側に配置され、分岐点Ａから離れているＦＥＴ４_１とＦＥＴ４_４とは、内側に配置され、分岐点Ａに近いＦＥＴ４_２とＦＥＴ４_３よりも、図１に示すように、あらかじめ定めた一定距離だけ、分岐点Ａ（逆に言えば、前述のように、分岐点Ａは、共通端子である第１の端子に接続される１本の配線２_１０に配線２_１１〜２_１４を接続するための共通接続点である）側に近づけるようにシフトして配置されている。例えば、一例として、第２の導体である配線２_１１〜２_１４の他端にそれぞれ接続する４個のＦＥＴ４_１〜４_４のソース（またはドレイン）が、それぞれ、分岐点Ａを中心とした円周上に位置するように配置されており、４本の第２の導体である配線２_１１〜２_１４は、それぞれ、直線で形成され、かつ、それぞれの長さが互いに等しい長さに形成されている。

かくのごとく、分岐点Ａから遠い位置になるＦＥＴほど分岐点Ａ側に近づけるようにレイアウトを行うことによって、一般にゲート加工方位が一方向に限定されるＦＥＴを単位スイッチ（ＳＰＳＴスイッチ：単極単投スイッチ）として複数個用いて、多ポートスイッチ（ＳＰｎＴスイッチ）を構成するような場合においても、共通接続点の分岐点Ａとｎ個のＦＥＴ４_１〜４_ｎのソース（またはドレイン）との間をそれぞれ接続するｎ本の第２の導体である配線２_１１〜２_１ｎの長さを、最短かつ等長にすることが可能になる。

而して、分岐点ＡからＯＦＦ状態の各ＦＥＴ（ＳＰＳＴスイッチ：単極単投スイッチ）までの配線によって生じるオープンスタブの影響を大幅に低減することができることに加えて、分岐点Ａと４個のＦＥＴ４_１〜４_４との間の信号の通過特性を揃えることができる。したがって、多ポートスイッチの広帯域化に加えてポート間特性の均一化も図ることができる。

次に、図１のＳＰ４Ｔスイッチのパタンレイアウトとは異なる例を、図２を用いて説明する。図２は、本発明の第１の実施の形態に係わる半導体スイッチのパタンレイアウトの図１からの変型例を示すレイアウト図であり、ＳＰ４Ｔスイッチの図１とは異なる構成例を示している。

図２に示す半導体スイッチは、図１の場合のシリーズＦＥＴを構成するＦＥＴ４_１〜４_４を４個の第１のＦＥＴとして備えていることに加えて、シャントＦＥＴを構成する４個のＦＥＴ４_１ｓ〜４_４ｓを４個の第２のＦＥＴとしてさらに追加したシリーズ・シャント構成のスイッチを成している。つまり、図１のシリーズＦＥＴのＦＥＴ４_１〜４_４とスルーホール３_２１〜３_２４との間に、ソース（またはドレイン）が接地され、ドレイン（またはソース）がシリーズＦＥＴ（第１のＦＥＴ）のＦＥＴ４_１〜４_４のドレイン（またはソース）に配線を介して直接接続されたシャントＦＥＴ４_１ｓ〜４_４ｓが４個の第２のＦＥＴとして配置されている。なお、ＦＥＴ４_１〜４_４のドレイン（またはソース）とシャントＦＥＴ４_１ｓ〜４_４ｓとを配線を介することなく、直接接合させたレイアウトとしても良く、かかる場合については、第２の実施の形態として後述する。

図２のシリーズ・シャント構成においては、スイッチのＯＮ／ＯＦＦ動作時に、シリーズＦＥＴ４_１〜４_４とシャントＦＥＴ４_１ｓ〜４_４ｓとのＯＮ／ＯＦＦ状態が、それぞれ、互いに、逆になるように制御される。したがって、信号経路としてＯＦＦの経路においては、第１のＦＥＴ側のシリーズＦＥＴ例えばＦＥＴ４_１がＯＦＦ、第２のＦＥＴ側のシャントＦＥＴ例えばＦＥＴ４_１ｓがＯＮとなるため、シャントＦＥＴ例えばＦＥＴ４_１ｓを通じて信号線例えば配線２_１１の他端（分岐点Ａと反対側の端子）が接地されることになり、アイソレーション特性を大幅に向上させることができ、スイッチの広帯域化を図ることができる。

なお、ＦＥＴ４_１〜４_４、シャントＦＥＴ４_１ｓ〜４_４ｓのゲートは、それぞれ、互いに平行になるように形成されており、ＦＥＴ４_１〜４_４、シャントＦＥＴ４_１ｓ〜４_４ｓのそれぞれのゲートには抵抗が接続されているが、図２には該抵抗を図示していない。ここで、第４の導体である４本の配線により直接接続されるＦＥＴ４_１〜４_４のドレイン（またはソース）とシャントＦＥＴ４_１ｓ〜４_４ｓのドレイン（またはソース）とは、図２に示すように、それぞれについて同一直線上に並ぶように配置して、４本の第４の導体である配線は互いに平行に配置されている。したがって、４本の第４の導体の長さを互いに同じ長さに揃え、かつ、分岐点Ａと４個のＦＥＴ４_１〜４_４のソース（またはドレイン）との間をそれぞれ接続する４本の第２の導体である配線２_１１〜２_１４の長さを、図１のシリーズ構成のＳＰ４Ｔスイッチの場合と同一に保ったまま、シリーズ・シャント構成のＳＰ４Ｔスイッチを実現することができ、ポート間特性の均一なスイッチの広帯域化を図ることができる。

また、図１に示すように、第１の端子および第１の導体である配線２_１０を除き、４個の第１のＦＥＴであるＦＥＴ４_１〜４_４を少なくとも含む各構成要素（つまり、第２の端子、第１のＦＥＴ、第２の導体である配線２_１１〜２_１４、第３の導体である配線２_２１〜２_２４、図２の場合は、さらに、４個の第２のＦＥＴであるシャントＦＥＴ４_１ｓ〜４_４ｓ、を少なくとも含む各構成要素）を、第１の端子に一端が接続された第１の導体である配線２_１０の他端が存在する分岐点Ａ（つまり、４本の配線２_１１〜２_１４の一端が共通に接続される共通接続点）から見て、１８０度以内の範囲に収まる領域に配置して、端子数のさらなる増加を要する場合においても、分岐点Ａと各ＦＥＴとの接続を行う第２の導体（配線）の長さを、それぞれ、最短かつ等長にすることを可能とするようにしている。さらに、４個のＦＥＴと４個の第２の端子との間をそれぞれ接続する第３の導体である配線２_２１〜２_２４のそれぞれの長さは、互いに等しい長さに形成されることが望ましい。

各ＳＰＳＴスイッチとして機能するＦＥＴ４_１〜４_４のソース、ドレインと第２の導体の配線２_１１〜２_１４、第３の導体の配線２_２１〜２_２４との間の接続（つまり、図１のようなシリーズ構成のＳＰ４Ｔスイッチの場合、ＦＥＴ４_１〜４_４と、共通端子の第１の端子から第１の導体の配線２_１０が４本に分岐する分岐点Ａに接続された第２の導体の配線２_１１〜２_１４と、の間の接続、個別端子の第２の端子に接続された第３の導体の配線２_２１〜２_２４と、の間の接続）については、前述のように、ＦＥＴ４_１〜４_４のソースを第２の導体の配線２_１１〜２_１４に接続する場合、ドレインを第３の導体の配線２_２１〜２_２４に接続し、逆に、ＦＥＴ４_１〜４_４のドレインを第２の導体の配線２_１１〜２_１４に接続する場合、ソースを第３の導体の配線２_２１〜２_２４に接続する。

また、図２のように、各ＳＰＳＴスイッチとしてＦＥＴを２個使用してシリーズ・シャント構成のスイッチを構成する場合、第１のＦＥＴであるシリーズＦＥＴ４_１〜４_４と第２のＦＥＴであるシャントＦＥＴ４_１ｓ〜４_４ｓとの間の接続についても、前述のように、シリーズＦＥＴ４_１〜４_４のドレインにシャントＦＥＴ４_１ｓ〜４_４ｓを接続する場合には、シャントＦＥＴ４_１ｓ〜４_４ｓのドレインをシリーズＦＥＴ４_１〜４_４のドレインに、シャントＦＥＴ４_１ｓ〜４_４ｓのソースを接地し、逆に、シリーズＦＥＴ４_１〜４_４のソースにシャントＦＥＴ４_１ｓ〜４_４ｓを接続する場合には、シャントＦＥＴ４_１ｓ〜４_４ｓのソースをシリーズＦＥＴ４_１〜４_４のソースに、シャントＦＥＴ４_１ｓ〜４_４ｓのドレインを接地する。

以上のように、各ＳＰＳＴスイッチを構成するＦＥＴ４_１〜４_４から分岐点Ａ（共通接続点）までの距離つまり第２の導体の配線２_１１〜２_１４の長さを短くかつ等長とすることにより、ＳＰｎＴスイッチのＯＮ／ＯＦＦ動作時に、分岐点Ａ（共通接続点）からＯＦＦ状態の各ＳＰＳＴスイッチまでの配線によって生じるオープンスタブの影響を大幅に低減することができることになる。したがって、ポート間特性の均一なＳＰｎＴスイッチの広帯域動作を実現することができる上に、多ポートスイッチの小型化・低コスト化も図ることができる。

また、図１のごとき回路構成においては、直流成分を含む信号であっても動作する広帯域スイッチを構成することができるため、無線通信用のみならず、広帯域なベースバンド信号を利用する高速データ伝送用スイッチにも適用することができる。

また、図２においては、また、シリーズ・シャント構成とすることにより、アイソレーション特性を大幅に向上させることができ、スイッチの広帯域化をより確実に図ることができる。

（第２の実施の形態）
次に、本発明の第２の実施の形態に係わる半導体スイッチについて図３、図４を用いて説明する。図３は、本発明の第２の実施の形態に係わる半導体スイッチのパタンレイアウトを示すレイアウト図であり、半導体スイッチとして、シリーズ・シャント構成のＳＰ４Ｔスイッチの図２とは異なるレイアウトを示している。また、図４は、本発明の第２の実施の形態に係わる半導体スイッチのパタンレイアウトの図３とは異なる例を示すレイアウト図であり、半導体スイッチとして、シリーズＦＥＴ構成のＳＰ８Ｔスイッチのパタンレイアウトを示している。

なお、図３は、４個の第１のＦＥＴとしてシリーズＦＥＴ４_１〜４_４と４個の第２のＦＥＴとしてシャントＦＥＴ４_１ｓ〜４_４ｓとを備えている場合を示している。ここで、図３は、図２の場合と同様、ＦＥＴ４_１〜４_４、シャントＦＥＴ４_１ｓ〜４_４ｓのゲートは、それぞれ、互いに平行になるように形成されており、ＦＥＴ４_１〜４_４、シャントＦＥＴ４_１ｓ〜４_４ｓのそれぞれのゲートには抵抗が接続されているが、図３には該抵抗を図示していない。また、図４の場合も、図１の場合の２倍となる８個のシリーズＦＥＴ４_１〜４_８を第１のＦＥＴとして備えている場合を示しているが、図３の場合と同様、それぞれのゲートが互いに平行に形成されるＦＥＴ４_１〜４_８のゲートにそれぞれ接続されている抵抗を図示していない。

図３、図４に示す本実施の形態に係わる半導体スイッチのパタンレイアウトについて、第１の実施の形態に係わる半導体スイッチのパタンレイアウトとの相違は、ＳＰ４Ｔスイッチ（図３の場合）またはＳＰ８Ｔスイッチ（図４の場合）の第１の端子、第１の導体である配線２_１０を除く他の構成要素を、第１組、第２組の２組に分割してレイアウトしていることである。さらに、２組に分割した第１組、第２組の各構成要素を、分岐点Ａを中心にして、つまり、第１の端子に一端が接続された第１の導線である配線２_１０の他端に対して、点対称に配置した上で、２組に分割した構成要素間の中央の空きスペースに、第１の端子に接続される第１の導体である配線２_１０を配置していることである。

つまり、図３のシリーズ・シャント構成のＳＰ４Ｔスイッチの場合は、第１の実施形態の図２に示したシリーズ・シャント構成の４×４スイッチを構成する各構成要素のうち、４個の第２の端子と、４個の第１のＦＥＴであるＦＥＴ４_１〜４_４と、４個の第２のＦＥＴであるシャントＦＥＴ４_１ｓ〜４_４ｓと、４本の第２の導体である配線２_１１〜２_１４と、４個のスルーホール３_１１〜３_１４と、４本の第３の導体である配線２_２１〜２_２４と、４個のスルーホール３_２１〜３_２４とを少なくとも含み、第１の端子、第１の導体である配線２_１０を除く各構成要素を、第１組、第２組の２組に分割する。また、前述のように、シリーズＦＥＴ４_１〜４_４，シャントＦＥＴ４_１ｓ〜４_４ｓのゲートに接続される抵抗を図示していないが、該抵抗についても２組に分割する。

分割した２組のうち、第１組を構成する、２個の第２の端子と、２個の第１のＦＥＴであるＦＥＴ４_１〜４_２と、２個の第２のＦＥＴであるシャントＦＥＴ４_１ｓ〜４_２ｓと、２本の第２の導体である配線２_１１〜２_１２と、２個のスルーホール３_１１〜３_１２と、２本の第３の導体である配線２_２１〜２_２２と、２個のスルーホール３_２１〜３_２２と、ゲート接続抵抗とを少なくとも含む各構成要素を、図３の右側の領域に配置する。

一方、第２組を構成する、残りの２個の第２の端子と、２個の第１のＦＥＴであるＦＥＴ４_３〜４_４と、２個の第２のＦＥＴであるシャントＦＥＴ４_３ｓ〜４_４ｓと、２本の第２の導体である配線２_１３〜２_１４と、２個のスルーホール３_１３〜３_１４と、２本の第３の導体である配線２_２３〜２_２４と、２個のスルーホール３_２３〜３_２４と、ゲート接続抵抗とを少なくとも含む各構成要素を、第１組の各構成要素と、第１の端子に一端が接続された第１の導体である配線２_１０の他端が存在する分岐点Ａに対して、点対称になるように、図３の左側の領域に配置している。

また、図４のシリーズ構成のＳＰ８Ｔスイッチの場合も、同様に、８個の第２の端子と、８個の第１のＦＥＴであるＦＥＴ４_１〜４_８と、８本の第２の導体である配線２_１１〜２_１８と、８個のスルーホール３_１１〜３_１８と、８本の第３の導体である配線２_２１〜２_２８と、８個のスルーホール３_２１〜３_２８とを少なくとも含み、第１の端子、第１の導体である配線２_１０を除く各構成要素を、第１組、第２組の２組に分割する。また、前述のように、ＦＥＴ４_１〜４_８のゲートに接続される抵抗を図示していないが、該抵抗についても２組に分割する。

分割した２組のうち、第１組を構成する、４個の第２の端子と、４個の第１のＦＥＴであるＦＥＴ４_１〜４_４と、４本の第２の導体である配線２_１１〜２_１４と、４個のスルーホール３_１１〜３_１４と、４本の第３の導体である配線２_２１〜２_２４と、４個のスルーホール３_２１〜３_２４と、ゲート接続抵抗とを少なくとも含む各構成要素を、図４の右側の領域に配置する。

一方、第２組を構成する、残りの４個の第２の端子と、４個の第１のＦＥＴであるＦＥＴ４_５〜４_８と、４本の第２の導体である配線２_１５〜２_１８と、４個のスルーホール３_１５〜３_１８と、４本の第３の導体である配線２_２５〜２_２８と、４個のスルーホール３_２５〜３_２８と、ゲート接続抵抗とを少なくとも含む各構成要素を、第１組の各構成要素と、第１の端子に一端が接続された第１の導体である配線２_１０の他端が存在する分岐点Ａに対して、点対称になるように、図４の左側の領域に配置している。

つまり、図４のシリーズ構成のＳＰ８Ｔスイッチの場合、見方を変えれば、図１に示したシリーズ構成のＳＰ４Ｔにおける、４個の第２の端子と、４個の第１のＦＥＴであるＦＥＴ４_１〜４_４と、４本の第２の導体である配線２_１１〜２_１４と、４個のスルーホール３_１１〜３_１４と、４本の第３の導体である配線２_２１〜２_２４と４個のスルーホール３_２１〜３_２４と、ゲート接続抵抗とを少なくとも含み、第１の端子、第１の導体である配線２_１０を除く各構成要素を、第１組と第２組として、２組備え、第１組と第２組とを、第１の端子に一端が接続された第１の導体の他の一端が存在する分岐点Ａに対して、点対称になるように配置し、かつ、第２組の各構成要素の符号を、符号の重複を避けるために、それぞれ、４個の第１のＦＥＴをＦＥＴ４_５〜４_８、４本の第２の導体を配線２_１５〜２_１８、４本の第３の導体を配線２_２５〜２_２８、４個ずつのスルーホールをスルーホール３_１５〜３_１８，３_２５〜３_２８と、それぞれ変更しているものとみなすこともできる。

さらに、図３に示す本実施の形態のＳＰ４Ｔスイッチについては、図２に示す第１の実施の形態のＳＰ４Ｔスイッチと異なり、シャントＦＥＴ４_１ｓ〜４_４ｓのドレイン（またはソース）とＦＥＴ４_１〜４_４のドレイン（またはソース）とが、配線を用いて接続される代わりに、両者の面同士が互いに接合されることによって、直接接続された構成となっている。したがって、図２に示す第１の実施の形態のＳＰ４Ｔスイッチとは異なり、４個のＦＥＴ４_１〜４_４のドレイン（またはソース）と４個の第２の端子との間をそれぞれ接続するための４本の第３の導体である配線２_２１〜２_２４を、４個の第２のＦＥＴであるシャントＦＥＴ４_１ｓ〜４_４ｓを介することなく、４個の第１のＦＥＴであるＦＥＴ４_１〜４_４のドレイン（またはソース）と直接接合することができるため、高周波特性を向上することができる。

さらに、図３のシリーズ・シャント構成のＳＰ４Ｔスイッチにおいては、前述のように、第１の端子、第１の導体である配線２_１０を除く他の構成要素を２組に分割して、それぞれの領域に配置すると同時に、分岐点Ａに対して点対称にレイアウトし、さらに、分割した各構成要素について、２分割した領域それぞれの中心位置から、ＦＥＴ４_１〜４_４のソース、ドレイン、シャントＦＥＴ４_１ｓ〜４_４ｓのドレイン、ソース（または、ＦＥＴ４_１〜４_４のドレイン、ソース、シャントＦＥＴ４_１ｓ〜４_４ｓのソース、ドレイン）、と配置している。

例えば、図３の右上の領域に配置されるＦＥＴ４_１，シャントＦＥＴ４_１ｓの場合は、中心に配置された分岐点Ａに近い位置から順に上方向に向かって、ＦＥＴ４_１のソース、ドレイン、シャントＦＥＴ４_１ｓのドレイン、ソース（または、ＦＥＴ４_１のドレイン、ソース、シャントＦＥＴ４_１ｓのソース、ドレイン）と配置し、図３の右下の領域に配置されるＦＥＴ４_２，シャントＦＥＴ４_２ｓの場合は、中心に配置された分岐点Ａに近い位置から順に下方向に向かって、ＦＥＴ４_２のソース、ドレイン、シャントＦＥＴ４_２ｓのドレイン、ソース（または、ＦＥＴ４_２のドレイン、ソース、シャントＦＥＴ４_２ｓのソース、ドレイン）と配置する。

かくのごとく配置することによって、分岐点Ａと４個のＦＥＴ４_１〜４_４のソース（またはドレイン）との間をそれぞれ接続する４本の第２の導体である配線２_１１〜２_１４のそれぞれの長さを、互いに等長に保ちつつ、図２の構成よりも短くすることができる。これにより、ＳＰ４Ｔスイッチの動作帯域を拡大することができる。なお、４個のＦＥＴ４_１〜４_４のドレイン（またはソース）と４個の第２の端子との間をそれぞれ接続する４本の第３の導体である配線２_２１〜２_２４のそれぞれの長さは、互いに等しい長さに形成されることが望ましい。

また、図４に示す本実施の形態のＳＦ８Ｔスイッチは、前述のように、図１に示す第１の実施の形態のＳＰ４Ｔスイッチのうち、第１の端子、第１の導体である配線２_１０を除く他の構成要素について２組用意して、それぞれの領域に配置すると同時に、分岐点Ａに対して点対称にレイアウトした構成としている。かくのごとき配置とすることによって、分岐点Ａと４個ずつのＦＥＴ４_１〜４_４，４_５〜４_８のソース（またはドレイン）との間をそれぞれ接続する４本ずつの第２の導体である配線２_１１〜２_１４，２_１５〜２_１８のそれぞれの長さを、図１に示すＳＰ４Ｔスイッチの場合の配線２_１１〜２_１４の長さと同一に保ったままで、スイッチのポート数を４個から８個と２倍にすることができる。したがって、多ポートスイッチの広帯域動作を図ることができる。なお、図４のレイアウトにおいても、４個ずつのＦＥＴ４_１〜４_４，４_５〜４_８のドレイン（またはソース）と４個ずつの第２の端子との間をそれぞれ接続する４本ずつの第３の導体である配線２_２１〜２_２４，２_２５〜２_２８のそれぞれの長さは、すべて、互いに等しい長さに形成されることが望ましい。

なお、図３に示すように、第１の端子および第１の導体である配線２_１０を除き、４個の第１のＦＥＴであるＦＥＴ４_１〜４_４、４個の第２のＦＥＴであるシャントＦＥＴ４_１ｓ〜４_４ｓを少なくとも含む各構成要素（つまり、第１、第２のＦＥＴ、第２の導体、第３の導体、スルーホール、第２の端子、図４の場合、第２のＦＥＴの代わりにさらなる４個の第１のＦＥＴであるＦＥＴ４_５〜４_８を含む第１のＦＥＴ、第２の導体、第３の導体、スルーホール、第２の端子、を少なくとも含む各構成要素）を、２組に分割したそれぞれの組について、第１の端子に一端が接続された第１の導体である配線２_１０の他端が存在する分岐点Ａ（つまり、４本の配線２_１１〜２_１４（図３の場合）、８本の配線２_１１〜２_１８（図４の場合）の一端が共通に接続される共通接続点）から見て、１８０度以内の範囲に収まる領域に配置して、共通接続点でもある分岐点Ａと各ＦＥＴとの接続を行う第２の導体（配線）の長さを、それぞれ、最短かつ等長にすることを可能とするようにしている。

図３のように、各ＳＰＳＴスイッチとしてＦＥＴを２個使用してシリーズ・シャント構成のスイッチを構成する場合、第１のＦＥＴであるシリーズＦＥＴ４_１〜４_４と第２のＦＥＴであるシャントＦＥＴ４_１ｓ〜４_４ｓとの間の接続については、前述のように、シリーズＦＥＴ４_１〜４_４のドレインにシャントＦＥＴ４_１ｓ〜４_４ｓを接続する場合には、シャントＦＥＴ４_１ｓ〜４_４ｓのドレインをシリーズＦＥＴ４_１〜４_４のドレインに、シャントＦＥＴ４_１ｓ〜４_４ｓのソースを接地し、逆に、シリーズＦＥＴ４_１〜４_４のソースにシャントＦＥＴ４_１ｓ〜４_４ｓを接続する場合には、シャントＦＥＴ４_１ｓ〜４_４ｓのソースをシリーズＦＥＴ４_１〜４_４のソースに、シャントＦＥＴ４_１ｓ〜４_４ｓのドレインを接地する。

また、図４のようなシリーズ構成のＳＰ８Ｔスイッチの場合、ＦＥＴ４_１〜４_８と、共通端子の第１の端子に一端が接続された第１の導体の配線２_１０の他端が存在する分岐点Ａに接続された第２の導体の配線２_１１〜２_１８と、の間の接続、個別端子の第２の端子に接続された第３の導体の配線２_２１〜２_２８と、の間の接続については、前述のように、ＦＥＴ４_１〜４_８のソースを第２の導体の配線２_１１〜２_１８に接続する場合、ドレインを第３の導体の配線２_２１〜２_２８に接続し、逆に、ＦＥＴ４_１〜４_８のドレインを第２の導体の配線２_１１〜２_１８に接続する場合、ソースを第３の導体の配線２_２１〜２_２８に接続する。

以上のように、図３のごとく構成して、各ＳＰＳＴスイッチを構成するＦＥＴ４_１〜４_４から分岐点Ａ（共通接続点）までの距離つまり第２の導体の配線２_１１〜２_１４の長さを最短かつ等長とすることにより、ＳＰｎＴスイッチのＯＮ／ＯＦＦ動作時に、分岐点Ａ（共通接続点）からＯＦＦ状態の各ＳＰＳＴスイッチまでの配線によって生じるオープンスタブの影響を大幅に低減することができることになる。したがって、ＳＰｎＴスイッチのポート間特性の均一化および広帯域動作を実現することができる上に、多ポートスイッチの小型化・低コスト化も図ることができる。

また、シリーズ・シャント構成とすることにより、図２の場合と同様に、アイソレーション特性を大幅に向上させることができ、スイッチの広帯域化をより確実に図ることができる。

また、図４のごとく構成して、ポート数を図１の２倍としたシリーズ構成のＳＰ８Ｔにおいても、図３の場合と同様のレイアウト構成とすることによって、図１のシリーズ構成のＳＰ４Ｔの場合と全く同様の効果を得ることができる。さらに、直流成分を含む信号であっても動作する広帯域スイッチを構成することができるため、無線通信用のみならず、広帯域なベースバンド信号を利用する高速データ伝送用スイッチにも適用することができる。

（第３の実施の形態）
次に、本発明の第３の実施の形態に係わる半導体スイッチについて図５、図６を用いて説明する。図５は、本発明の第３の実施の形態に係わる半導体スイッチのパタンレイアウトを示すレイアウト図であり、半導体スイッチとして、シリーズ・シャント構成のＳＰ４Ｔスイッチの図２、図３の第１、第２の実施の形態とは異なるレイアウトを示している。つまり、本実施の形態は、図３に示した第２の実施の形態のシリーズ・シャント構成のＳＰ４Ｔスイッチの変型例を示している。また、図６は、図５の半導体スイッチの構造を分かり易く説明するための説明図であり、図６（Ａ）は、配線２_１０、接地導体１_２およびスルーホール３_３，３_１１〜３_１４，３_４１〜３_４４を取り除いた状態のパタンレイアウトを示すレイアウト図であり、図６（Ｂ）は、図５のＸ−Ｘ′面における断面図を示している。

図５、図６に示す本実施の形態のＳＰ４Ｔスイッチにおいて、図３のＳＰ４Ｔスイッチとの相違は、分岐点Ａを中心とする配線２_１１〜２_１４を含む領域、すなわち、分岐点Ａと４個のＦＥＴ４_１〜４_４のドレイン（またはソース）との間をそれぞれ接続する４本の第２の導体である配線２_１１〜２_１４を含む領域における各構成要素の構成にある。

図６（Ａ）に示すように、配線２_１１〜２_１４を含む領域以外のレイアウトとしては、図３に示したＳＰ４Ｔスイッチのレイアウトと同様であって、図５に示すように、半導体基板の表面に、接地導体１_１および誘電体層が積層されているが、本実施の形態の場合、配線２_１１〜２_１４を含む領域では、図６（Ｂ）に示すように、半導体基板７の表面の接地導体１_１は除去され、半導体基板７に、配線２_１１〜２_１４、誘電体層６_１、接地導体１_２、誘電体層６_２、配線２_１０が順に積層された構造となっている。ここで、接地導体１_２、誘電体層６_１，６_２には、その中心部にスルーホール３_３を通過させるための穴を設けており、配線２_１０と配線２_１１〜２_１４とを接地導体１_２と接触することなく接続することができる。また、図５に示すように、接地導体１_２は、半導体基板７上の接地導体１_１とスルーホール３_４１〜３_４４を介して接続されている。

かくのごとき構造は、例えばポリイミドなどを絶縁層間隔として使用して、半導体基板７上にポリイミドの塗布、加熱硬化、ドライエッチングによるスルーホール形成という製造工程を繰り返すことによって実現することができる。

図６（Ｂ）のような構成とすることにより、配線２_１０と配線２_１１〜２_１４との間に、接地導体１_２を設けることが可能になり、而して、配線２_１０と配線２_１１〜２_１４との間の電磁結合を低減することにより、配線２_１１〜２_１４を最短かつ等長とすることと相俟って、ポート間特性の均一なスイッチを構成することができる。また、例えば図４のＳＰ８Ｔスイッチの場合のように、分岐点Ａと８個のＦＥＴ４_１〜４_８のドレイン（またはソース）との間をそれぞれ接続する第２の導体の本数が８本などと多くなった場合、第２の導体である配線２_１１〜２_１８の長さを短縮するために、分岐点Ａからの配線２_１１〜２_１４間の分岐角度および配線２_１５〜２_１８間の分岐角度を拡大しても、配線２_１０との電磁結合を避けることができるため、より一層の広帯域動作も可能になる。

ここで、好ましくは、誘電体層６_１，６_２の厚みは、それぞれ、数μｍ〜１０μｍ程度に設定される。このような構成とすることにより、配線２_１１〜２_１４間の間隔を狭くしても互いの不要な電磁結合を低減することができ、スイッチを小型化することができる。

なお、図６（Ｂ）の断面図に示した構成と異なり、第１の導体である配線２_１０と第２の導体である配線２_１１〜２_１４との配置位置を入れ替えて、配線２_１０を半導体基板７上に、配線２_１１〜２_１４を誘電体層６_２上に配置する構成であっても構わない。また、場合によっては、誘電体層のみとし、誘電体層６_１，６_２の間に接地導体１_２を挟まない構造を用いるようにしても良い。

また、図５、図６に示す本実施の形態における構造は、図３のシリーズ・シャント構成のＳＰ４Ｔスイッチの場合のみならず、図１のシリーズ構成のＳＰ４Ｔスイッチ、図２のシリーズ・シャント構成のＳＰ４Ｔ、図４のシリーズＳＰ８Ｔスイッチなどに示した半導体スイッチについて適用しても構わない。

さらには、半導体基板７上に順に積層された４層の誘電体層を備え、第１の導体の配線２_１０と４本の第２の導体の配線２_１１〜２_１４とをそれぞれ互いに異なる誘電体層を挟むように形成し、第１の導体の配線２_１０の他端と４本の第２の導体の配線２_１１〜２_１４それぞれの一端とを４層の誘電体層それぞれに穿設されたスルーホールを介して接続するように構成しても良い。この場合、第２の導体の配線２_１１〜２_１４間の相互干渉をより確実に除去することが可能である。

４層のような多層の誘電体層を積層した構成の場合、さらに好ましくは、４層の誘電体層それぞれを２つの層に分割した２倍の８層の誘電体層とし、８層の誘電体層のうち、第１の導体の配線２_１０と４本の第２の導体の配線２_１１〜２_１４とが形成されていない残りの誘電体層の間にそれぞれ接地導体を配置するように構成するようにしても良い。

（その他の実施の形態）
以上の各実施の形態には、本発明に係わる半導体スイッチの構成例として、ＳＰ４ＴスイッチやＳＰ８Ｔスイッチの場合について例示したが、本発明に係わる半導体スイッチはかかる場合のみに限定されるものではなく、同様の手法を適用すれば、ＳＰ３ＴスイッチやＳＰ６ＴスイッチやＳＰ１０Ｔスイッチ、さらには、多ポートのＳＰ１６ＴスイッチやＳＰ３２Ｔスイッチ等の任意のＴｈｒｏｗ数を有するＳＰｎＴスイッチ（ｎ:正整数）を構成することができることは容易に類推されよう。

また、第３の実施の形態にて説明した４層の誘電体層を備える場合については、一般的に、第１の導体である配線２_１０を分岐点Ａにおいてｎ本（ｎ：正整数）に分岐させる第２の導体としてｎ本の配線２_１１〜２_１ｎを備えている構成であっても全く同様に適用することができる。つまり、ｎ本の配線２_１１〜２_１ｎを備えている場合には、第１の導体の配線２_１０とｎ本の第２の導体の配線２_１１〜２_１ｎとを、ｎ層の誘電体層のうちそれぞれ互いに異なる層の誘電体層を挟むように構成しても良いし、さらに、ｎ層の誘電体層それぞれを２つの層に分割して２ｎ層の誘電体層として構成し、２ｎ層の誘電体層について、第１の導体の配線２_１０、ｎ本の第２の導体の配線２_１１〜２_１ｎを形成していない残りの誘電体層の間にそれぞれ接地導体を配置するようにしても良い。

本発明の第１の実施の形態に係わる半導体スイッチのパタンレイアウトを示すレイアウト図である。 本発明の第１の実施の形態に係わる半導体スイッチのパタンレイアウトの図１からの変型例を示すレイアウト図である。 本発明の第２の実施の形態に係わる半導体スイッチのパタンレイアウトを示すレイアウト図である。 本発明の第２の実施の形態に係わる半導体スイッチのパタンレイアウトの図３とは異なる例を示すレイアウト図である。 本発明の第３の実施の形態に係わる半導体スイッチのパタンレイアウトを示すレイアウト図である。 図５の半導体スイッチの構造を分かり易く説明するための説明図である。 従来のＳＰ８Ｔスイッチの接続構成の一例を示す回路図である。 図７のＳＰ８Ｔスイッチにおける信号特性のシミュレーション結果を示す特性図である。 従来のＳＰ８Ｔスイッチの接続構成の図７とは異なる例を示す回路図である。

符号の説明

１，１_１，１_２…接地導体、２_１〜２_８…配線、２_１０，２_１１〜２_１４，２_１５〜２_１８，２_２１〜２_２４，２_２５〜２_２８…配線、３_１１〜３_１４，３_１５〜３_１８，３_２１〜３_２４，３_２５〜３_２８，３_３，３_４１〜３_４４…スルーホール、４_１〜４_４，４_５〜４_８…ＦＥＴ、４_１ｓ〜４_４ｓ…シャントＦＥＴ、５_１〜５_４…抵抗、６_１，６_２…誘電体層、７…半導体基板、１０_１〜１０_８…ＳＰＳＴスイッチ。

Claims (14)

1. 半導体基板上に、１個の第１の端子と、ｎ個（ｎ：正整数）の第２の端子と、ｎ個の第１のＦＥＴと、１本の第１の導体と、ｎ本の第２の導体と、ｎ本の第３の導体とを少なくとも備え、前記第１の端子は、前記第１の導体の一端に接続され、前記第１の導体の他端は、前記ｎ本の第２の導体の一端に接続され、前記ｎ本の第２の導体の他端は、それぞれ、前記ｎ個の第１のＦＥＴのソースまたはドレインに接続され、前記ｎ個の第１のＦＥＴのドレインまたはソースは、それぞれ、前記ｎ本の第３の導体の一端に接続され、前記ｎ本の第３の導体の他端は、それぞれ、前記ｎ個の第２の端子に接続してなる半導体スイッチにおいて、前記ｎ個の第１のＦＥＴのうち、前記第１の導体の他端から遠い位置にある第１のＦＥＴほど、前記第１の導体の他端に近づけるように配置することによって、前記ｎ本の第２の導体の長さを互いに等しくすることを特徴とする半導体スイッチ。
2. 半導体基板上に、１個の第１の端子と、ｎ個（ｎ：正整数）の第２の端子と、ｎ個の第１のＦＥＴと、１本の第１の導体と、ｎ本の第２の導体と、ｎ本の第３の導体とを少なくとも備え、前記第１の端子は、前記第１の導体の一端に接続され、前記第１の導体の他端は、前記ｎ本の第２の導体の一端に接続され、前記ｎ本の第２の導体の他端は、それぞれ、前記ｎ個の第１のＦＥＴのソースまたはドレインに接続され、前記ｎ個の第１のＦＥＴのドレインまたはソースは、それぞれ、前記ｎ本の第３の導体の一端に接続され、前記ｎ本の第３の導体の他端は、それぞれ、前記ｎ個の第２の端子に接続してなる半導体スイッチにおいて、前記ｎ本の第２の導体は、それぞれ、直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とする半導体スイッチ。
3. 請求項１または２に記載の半導体スイッチにおいて、前記ｎ本の第３の導体のそれぞれの長さが、互いに等しいことを特徴とする半導体スイッチ。
4. 請求項１ないし３のいずれかに記載の半導体スイッチにおいて、前記ｎ個の第１のＦＥＴのゲートが、それぞれ、互いに平行になるように形成されていることを特徴とする半導体スイッチ。
5. 請求項１ないし４のいずれかに記載の半導体スイッチにおいて、ｎ個の第２のＦＥＴをさらに備え、前記ｎ個の第２のＦＥＴのソースまたはドレインを接地し、前記ｎ個の第２のＦＥＴのドレインまたはソースを、それぞれ、前記ｎ個の第１のＦＥＴのドレインまたはソースに直接接続することを特徴とする半導体スイッチ。
6. 請求項５に記載の半導体スイッチにおいて、前記ｎ個の第１のＦＥＴのドレインまたはソースと前記ｎ個の第２のＦＥＴのドレインまたはソースとをそれぞれ直接接合するか、あるいは、互いに平行に配置されたｎ本の第４の導体をさらに備え、前記ｎ個の第１のＦＥＴのドレインまたはソースを前記ｎ本の第４の導体の一端にそれぞれ接続し、前記ｎ個の第２のＦＥＴのドレインまたはソースを前記ｎ本の第４の導体の他端にそれぞれ接続するかのいずれかの構成とすることを特徴とする半導体スイッチ。
7. 請求項１ないし６のいずれかに記載の半導体スイッチにおいて、前記第２の端子、前記第１のＦＥＴ、前記第２の導体および前記第３の導体を少なくとも含み、前記第１の端子および前記第１の導体を除く各構成要素を、前記第１の端子に一端が接続された前記第１の導体の他端から１８０度以内の範囲に収まる領域に配置することを特徴とする半導体スイッチ。
8. 請求項７に記載の半導体スイッチにおいて、前記第２の端子、前記第１のＦＥＴ、前記第２の導体および前記第３の導体を少なくとも含み、前記第１の端子および前記第１の導体を除く各構成要素を、第１組と第２組として、２組備え、前記第１組と前記第２組とのそれぞれに属する各構成要素を、前記第１の端子に一端が接続された前記第１の導体の他端に対して、点対称になるように配置することを特徴とする半導体スイッチ。
9. 請求項１ないし８のいずれかに記載の半導体スイッチにおいて、前記半導体基板上に、接地導体が形成されていることを特徴とする半導体スイッチ。
10. 請求項１ないし９のいずれかに記載の半導体スイッチにおいて、前記半導体基板上または前記接地導体上に誘電体層をさらに備え、前記第１の導体と前記ｎ本の第２の導体とを、前記誘電体層を挟むように形成し、前記第１の導体の他端と前記ｎ本の第２の導体の一端とを前記誘電体層に穿設されたスルーホールを介して接続することを特徴とする半導体スイッチ。
11. 請求項１０に記載の半導体スイッチにおいて、前記誘電体層が２つの層に分割されて２層から構成され、２つの層に分割された前記誘電体層の間に接地導体を配置することを特微とする半導体スイッチ。
12. 請求項１ないし９のいずれかに記載の半導体スイッチにおいて、前記半導体基板上または前記接地導体上に順に積層されたｎ層の誘電体層を備え、前記第１の導体と前記ｎ本の第２の導体とを、それぞれ互いに異なる誘電体層を挟むように形成し、前記第１の導体の他端と前記ｎ本の第２の導体それぞれの一端とをｎ層の前記誘電体層それぞれに穿設されたスルーホールを介して接続することを特徴とする半導体スイッチ。
13. 請求項１２に記載の半導体スイッチにおいて、ｎ層の前記誘電体層それぞれが２つの層に分割されて２ｎ層から構成され、２ｎ層の前記誘電体層のうち、前記第１の導体と前記ｎ本の第２の導体とが形成されていない誘電体層の間にそれぞれ接地導体を配置することを特微とする半導体スイッチ。
14. 請求項１ないし９のいずれかに記載の半導体スイッチにおいて、前記半導体基板上または前記接地導体上に誘電体層をさらに備え、前記第１の導体と前記ｎ本の第２の導体とを、前記誘電体層上に形成し、前記ｎ本の第２の導体の他端と前記ｎ個の第１のＦＥＴのソースまたはドレインとを、それぞれ、前記誘電体層に穿設されたスルーホールを介して接続することを特徴とする半導体スイッチ。

Images