JP4812741B2 - 半導体スイッチ - Google Patents
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Description
本発明の実施の形態の説明に先立って、本発明の特徴の概要についてまず説明する。本発明は、FETを用いた半導体スイッチであるSPnTスイッチ(単極n投スイッチ)において、一つの共通接続点から各FETへ分岐する際の各FETまでの電気配線の長さが最短かつ等長になるように各FETを配置することを特徴とし、而して、OFF状態にあるFETへの電気配線がオープンスタブとして及ぼす影響を低減することによって、ポート間特性の均一な半導体スイッチの広帯域化、小型化、低コスト化を図ることを可能としている。
まず、本発明の第1の実施の形態に係わる半導体スイッチについて説明する。図1は、本発明の第1の実施の形態に係わる半導体スイッチのパタンレイアウトを示すレイアウト図である。図1に示す半導体スイッチは、4個のFET41〜44を用いて構成されたSingle−Pole 4−Throw(SP4T:単極4投)スイッチの場合を示している。FET41〜44が形成されている半導体基板の表面には、接地導体1および図示していない誘電体層が順に積層されており、配線210、配線211〜214、および、配線221〜224は、この誘電体層上に形成されている。
次に、本発明の第2の実施の形態に係わる半導体スイッチについて図3、図4を用いて説明する。図3は、本発明の第2の実施の形態に係わる半導体スイッチのパタンレイアウトを示すレイアウト図であり、半導体スイッチとして、シリーズ・シャント構成のSP4Tスイッチの図2とは異なるレイアウトを示している。また、図4は、本発明の第2の実施の形態に係わる半導体スイッチのパタンレイアウトの図3とは異なる例を示すレイアウト図であり、半導体スイッチとして、シリーズFET構成のSP8Tスイッチのパタンレイアウトを示している。
次に、本発明の第3の実施の形態に係わる半導体スイッチについて図5、図6を用いて説明する。図5は、本発明の第3の実施の形態に係わる半導体スイッチのパタンレイアウトを示すレイアウト図であり、半導体スイッチとして、シリーズ・シャント構成のSP4Tスイッチの図2、図3の第1、第2の実施の形態とは異なるレイアウトを示している。つまり、本実施の形態は、図3に示した第2の実施の形態のシリーズ・シャント構成のSP4Tスイッチの変型例を示している。また、図6は、図5の半導体スイッチの構造を分かり易く説明するための説明図であり、図6(A)は、配線210、接地導体12およびスルーホール33,311〜314,341〜344を取り除いた状態のパタンレイアウトを示すレイアウト図であり、図6(B)は、図5のX−X′面における断面図を示している。
以上の各実施の形態には、本発明に係わる半導体スイッチの構成例として、SP4TスイッチやSP8Tスイッチの場合について例示したが、本発明に係わる半導体スイッチはかかる場合のみに限定されるものではなく、同様の手法を適用すれば、SP3TスイッチやSP6TスイッチやSP10Tスイッチ、さらには、多ポートのSP16TスイッチやSP32Tスイッチ等の任意のThrow数を有するSPnTスイッチ(n:正整数)を構成することができることは容易に類推されよう。
Claims (11)
- 半導体基板上に、1個の第1の端子と、n個(n:正整数)の第2の端子と、n個の第1のFETと、1本の第1の導体と、n本の第2の導体と、n本の第3の導体とを少なくとも備え、前記第1の端子は、前記第1の導体の一端に接続され、前記第1の導体の他端は、前記n本の第2の導体の一端に接続され、前記n本の第2の導体の他端は、それぞれ、前記n個の第1のFETのソースまたはドレインに接続され、前記n個の第1のFETのドレインまたはソースは、それぞれ、前記n本の第3の導体の一端に接続され、前記n本の第3の導体の他端は、それぞれ、前記n個の第2の端子に接続してなる半導体スイッチにおいて、前記n個の第1のFETのうち、前記第1の導体の他端から遠い位置にある第1のFETほど、前記第1の導体の他端に近づけるように配置することによって、前記n本の第2の導体の長さを互いに等しくするとともに、前記半導体基板上に、または、前記半導体基板上に接地導体が形成されている場合には該接地導体上に誘電体層をさらに備え、前記第1の導体と前記n本の第2の導体とを、前記誘電体層を挟むように形成し、前記第1の導体の他端と前記n本の第2の導体の一端とを前記誘電体層に穿設されたスルーホールを介して接続することを特徴とする半導体スイッチ。
- 半導体基板上に、1個の第1の端子と、n個(n:正整数)の第2の端子と、n個の第1のFETと、1本の第1の導体と、n本の第2の導体と、n本の第3の導体とを少なくとも備え、前記第1の端子は、前記第1の導体の一端に接続され、前記第1の導体の他端は、前記n本の第2の導体の一端に接続され、前記n本の第2の導体の他端は、それぞれ、前記n個の第1のFETのソースまたはドレインに接続され、前記n個の第1のFETのドレインまたはソースは、それぞれ、前記n本の第3の導体の一端に接続され、前記n本の第3の導体の他端は、それぞれ、前記n個の第2の端子に接続してなる半導体スイッチにおいて、前記n本の第2の導体は、それぞれ、直線で形成され、かつ、それぞれの長さを互いに等しくするとともに、前記半導体基板上に、または、前記半導体基板上に接地導体が形成されている場合には該接地導体上に誘電体層をさらに備え、前記第1の導体と前記n本の第2の導体とを、前記誘電体層を挟むように形成し、前記第1の導体の他端と前記n本の第2の導体の一端とを前記誘電体層に穿設されたスルーホールを介して接続することを特徴とする半導体スイッチ。
- 請求項1または2に記載の半導体スイッチにおいて、前記n本の第3の導体のそれぞれの長さが、互いに等しいことを特徴とする半導体スイッチ。
- 請求項1ないし3のいずれかに記載の半導体スイッチにおいて、前記n個の第1のFETのゲートが、それぞれ、互いに平行になるように形成されていることを特徴とする半導体スイッチ。
- 請求項1ないし4のいずれかに記載の半導体スイッチにおいて、n個の第2のFETをさらに備え、前記n個の第2のFETのソースまたはドレインを接地し、前記n個の第2のFETのドレインまたはソースを、それぞれ、前記n個の第1のFETのドレインまたはソースに直接接続することを特徴とする半導体スイッチ。
- 請求項5に記載の半導体スイッチにおいて、前記n個の第1のFETのドレインまたはソースと前記n個の第2のFETのドレインまたはソースとをそれぞれ直接接合するか、あるいは、互いに平行に配置されたn本の第4の導体をさらに備え、前記n個の第1のFETのドレインまたはソースを前記n本の第4の導体の一端にそれぞれ接続し、前記n個の第2のFETのドレインまたはソースを前記n本の第4の導体の他端にそれぞれ接続するかのいずれかの構成とすることを特徴とする半導体スイッチ。
- 請求項1ないし6のいずれかに記載の半導体スイッチにおいて、前記第2の端子、前記第1のFET、前記第2の導体および前記第3の導体を少なくとも含み、前記第1の端子および前記第1の導体を除く各構成要素を、前記第1の端子に一端が接続された前記第1の導体の他端から180度以内の範囲に収まる領域に配置することを特徴とする半導体スイッチ。
- 請求項7に記載の半導体スイッチにおいて、前記第2の端子、前記第1のFET、前記第2の導体および前記第3の導体を少なくとも含み、前記第1の端子および前記第1の導体を除く各構成要素を、第1組と第2組として、2組備え、前記第1組と前記第2組とのそれぞれに属する各構成要素を、前記第1の端子に一端が接続された前記第1の導体の他端に対して、点対称になるように配置することを特徴とする半導体スイッチ。
- 請求項1ないし8のいずれかに記載の半導体スイッチにおいて、前記誘電体層が2つの層に分割されて2層から構成され、2つの層に分割された前記誘電体層の間に接地導体を配置することを特微とする半導体スイッチ。
- 請求項1ないし8のいずれかに記載の半導体スイッチにおいて、前記誘電体層が半導体基板上または前記接地導体上に順に積層されたn層から構成され、前記第1の導体と前記n本の第2の導体とを、それぞれ、n層の前記誘電体層の互いに異なる誘電体層を挟むように形成し、前記第1の導体の他端と前記n本の第2の導体それぞれの一端とをn層の前記誘電体層それぞれに穿設されたスルーホールを介して接続することを特徴とする半導体スイッチ。
- 請求項10に記載の半導体スイッチにおいて、n層の前記誘電体層それぞれが2つの層に分割されて2n層から構成され、2n層の前記誘電体層のうち、前記第1の導体と前記n本の第2の導体とが形成されていない誘電体層の間にそれぞれ接地導体を配置することを特微とする半導体スイッチ。
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