JPH0195534A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0195534A JPH0195534A JP62252937A JP25293787A JPH0195534A JP H0195534 A JPH0195534 A JP H0195534A JP 62252937 A JP62252937 A JP 62252937A JP 25293787 A JP25293787 A JP 25293787A JP H0195534 A JPH0195534 A JP H0195534A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- skew
- parallel
- logic gates
- signals
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000010586 diagram Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体チップ上で論理信号をパラレルに処理す
る場合において、各パラレル信号間のスキューを最小に
し、パラレル処理系の高速動作を −可能とした半導体
チップレイアウトに関する。
る場合において、各パラレル信号間のスキューを最小に
し、パラレル処理系の高速動作を −可能とした半導体
チップレイアウトに関する。
従来の技術
従来方式による半導体チップレイアウトとしては、ゲー
トアレイ、スタンダードセルのレイアウト手法として良
く知られているように、第２図に示すように、内部論理
ゲートをチップ周囲辺に対して平行、直交の位置に置い
ている。この従来レイアウトにおいて、４ビツト、８ビ
ツト、１６ビツト等のパラレル入力をパラレルに処理し
て出力するパラレル信号処理系を代表例として、第３図
のような場合についてみると、データ人力１からｎまで
のパラレル入力に対して１つの基本クロックで同期を取
っている。このパラレル処理系を高速に動作させる為に
は各出力信号間のスキューを最小に押える設計が必要で
ある。
トアレイ、スタンダードセルのレイアウト手法として良
く知られているように、第２図に示すように、内部論理
ゲートをチップ周囲辺に対して平行、直交の位置に置い
ている。この従来レイアウトにおいて、４ビツト、８ビ
ツト、１６ビツト等のパラレル入力をパラレルに処理し
て出力するパラレル信号処理系を代表例として、第３図
のような場合についてみると、データ人力１からｎまで
のパラレル入力に対して１つの基本クロックで同期を取
っている。このパラレル処理系を高速に動作させる為に
は各出力信号間のスキューを最小に押える設計が必要で
ある。
発明が解決しようとする問題点
上記出力信号間のスキューを発生させるのが第３図に示
すクロック供給ラインに存在する遅延要素である。ここ
で言う遅延要素としては組合わせ論理回路等の論理ゲー
トを含んで指す場合も有るが簡略化の為、アルミ配線に
よるクロック信号の遅延を考える。第２図に示すように
、従来のチップレイアウトでは各パラレル処理系のクロ
ック配線長に差が生じる。このクロック配線長差によっ
て生じるクロック信号の伝搬遅延時間差を△ｔとすると
、出力信号ビンにおいて△ｔだけの信号間スキューを発
生する。この様子を第４図に示す。
すクロック供給ラインに存在する遅延要素である。ここ
で言う遅延要素としては組合わせ論理回路等の論理ゲー
トを含んで指す場合も有るが簡略化の為、アルミ配線に
よるクロック信号の遅延を考える。第２図に示すように
、従来のチップレイアウトでは各パラレル処理系のクロ
ック配線長に差が生じる。このクロック配線長差によっ
て生じるクロック信号の伝搬遅延時間差を△ｔとすると
、出力信号ビンにおいて△ｔだけの信号間スキューを発
生する。この様子を第４図に示す。
このスキューによりパラレル信号処理系の出力信号の同
時性がそこなわれ、システム全体の最高動作周波数が低
く制限されてしまう。
時性がそこなわれ、システム全体の最高動作周波数が低
く制限されてしまう。
本発明はこのような問題点を解決した半導体装置を提供
することを目的とするものである。
することを目的とするものである。
問題点を解決するための手段
本発明は半導体チップ内部の論理ゲートをチップのコー
ナーまたはチップ周囲刃の一点に対して円弧状に配列し
た半導体装置である。
ナーまたはチップ周囲刃の一点に対して円弧状に配列し
た半導体装置である。
作用
この構造により、基準クロック信号量配線長の差による
出力信号間スキューを無くするように作用する。
出力信号間スキューを無くするように作用する。
実施例
以下本発明の実施例を図を参照して説明する。
第１図は本発明の実施例である。この実施例では、チッ
プ内部の論理ゲートをチップのコーナーに対して円弧状
に配列している。第１図はチップコーナーを中心として
いるが、チップ周囲刃の一点を中心に配列しても同様の
効果が得られる。前記円弧の中心点より基準となるクロ
ック信号を供給すれば各信号ラインのフリップフロップ
等の論理ゲート部までの各クロック配線は等距離で配線
される。故に、従来例に見られたクロック配線長の差に
よる信号間スキューは理論的に無いことになる。
プ内部の論理ゲートをチップのコーナーに対して円弧状
に配列している。第１図はチップコーナーを中心として
いるが、チップ周囲刃の一点を中心に配列しても同様の
効果が得られる。前記円弧の中心点より基準となるクロ
ック信号を供給すれば各信号ラインのフリップフロップ
等の論理ゲート部までの各クロック配線は等距離で配線
される。故に、従来例に見られたクロック配線長の差に
よる信号間スキューは理論的に無いことになる。
発明の詳細
な説明したように、本発明においては半導体チップ内部
の論理ゲートを基本クロック等の基準信号供給点、すな
わち、クロック信号源を中心にして円弧状に配置するこ
とによって、パラレル出力される信号間におけるスキュ
ーを理論的に無くす半導体チップを供給することができ
、従来より高速動作可能なシステムを実現することがで
きる。
の論理ゲートを基本クロック等の基準信号供給点、すな
わち、クロック信号源を中心にして円弧状に配置するこ
とによって、パラレル出力される信号間におけるスキュ
ーを理論的に無くす半導体チップを供給することができ
、従来より高速動作可能なシステムを実現することがで
きる。
第１図は本発明の半導体チップレイアウト図、第２図は
従来例の半導体チップレイアウト図、第３図はパラレル
信号処理系のブロック図、第４図は従来チップレイアウ
トで発生する出力信号スキュー概念図である。 １・・・・・・半導体チップ、２・・・・・・論理ゲー
ト、３・・・・・・配線領域、４・・・・・・クロック
信号線、５・・・・・・クロック信号源、６・・・・・
・入力信号端子、７・・・・・・出力信号端子、８・・
・・・・フリップフロップ回路、９・・・・・・アルミ
配線長を想定した遅延要素、１０・・・・・・出力信号
１．１１・・・・・・出力信号ｎ、１２・・・・・・出
力信号１、ｎ間に発生するスキュー。 代理人の氏名 弁理士 中尾敏男 ほか１名／ −−一
手導イ詮テップ。 ２−一輪埋ゲート ３−−一西乙課全貢域 ４− クロック信号（泉 ｃｆ３”
従来例の半導体チップレイアウト図、第３図はパラレル
信号処理系のブロック図、第４図は従来チップレイアウ
トで発生する出力信号スキュー概念図である。 １・・・・・・半導体チップ、２・・・・・・論理ゲー
ト、３・・・・・・配線領域、４・・・・・・クロック
信号線、５・・・・・・クロック信号源、６・・・・・
・入力信号端子、７・・・・・・出力信号端子、８・・
・・・・フリップフロップ回路、９・・・・・・アルミ
配線長を想定した遅延要素、１０・・・・・・出力信号
１．１１・・・・・・出力信号ｎ、１２・・・・・・出
力信号１、ｎ間に発生するスキュー。 代理人の氏名 弁理士 中尾敏男 ほか１名／ −−一
手導イ詮テップ。 ２−一輪埋ゲート ３−−一西乙課全貢域 ４− クロック信号（泉 ｃｆ３”
Claims (1)
- 半導体チップ内部の論理ゲートをチップのコーナーま
たはチップ周囲辺の一点に対して円弧状に配列したこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252937A JPH0195534A (ja) | 1987-10-07 | 1987-10-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252937A JPH0195534A (ja) | 1987-10-07 | 1987-10-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0195534A true JPH0195534A (ja) | 1989-04-13 |
Family
ID=17244235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252937A Pending JPH0195534A (ja) | 1987-10-07 | 1987-10-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0195534A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000267756A (ja) * | 1999-03-18 | 2000-09-29 | Nec Corp | クロック分配回路およびクロック分配方法 |
| JP2009152306A (ja) * | 2007-12-19 | 2009-07-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体スイッチ |
-
1987
- 1987-10-07 JP JP62252937A patent/JPH0195534A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000267756A (ja) * | 1999-03-18 | 2000-09-29 | Nec Corp | クロック分配回路およびクロック分配方法 |
| JP2009152306A (ja) * | 2007-12-19 | 2009-07-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体スイッチ |
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