JP2010074025A - 多端子半導体スイッチ - Google Patents

Abstract

【課題】１入力多出力スイッチおよび多入力１出力スイッチとして、広帯域化ならびに小型化・低コスト化が可能な多端子半導体スイッチを提供する。
【解決手段】第１の端子と、ｎ個(ｎ:２以上の正整数、図１の場合ｎ＝４)の第２の端子およびｍ個(ｍ:２以上の正整数、図１の場合ｍ＝４)の第３の端子との間の切替制御を行うＳＰ（ｎ＋ｍ）Ｔスイッチとして、第１の端子と配線２０_１により共通端子を接続したＳＰＤＴスイッチ８の各個別端子からの配線２０_２、２０_３をそれぞれｎ分岐、ｍ分岐した配線２１_１〜２１_４、配線２１_５〜２１_８に、それぞれ、ｎ個のＦＥＴ４２_１〜４２_４、ｍ個のＦＥＴ４２_５〜４２_８のソースまたはドレインを接続し、それらのＦＥＴのドレインまたはソースを、それぞれ、第２、第３の端子に接続するとともに、配線２１_１〜２１_４および配線２１_５〜２１_８を、それぞれ、直線で形成し、かつ、それぞれの長さを互いに等しくする。
【選択図】図１

Description

本発明は、多端子半導体スイッチに関し、特に、無線通信や広帯域データ伝送などに好適な半導体を用いた高周波用の多端子スイッチに関する。主として、電界効果トランジスタ(ＦＥＴ:Field Effect Transistor)をオン／オフすることにより信号経路を切り替える１入力多出力スイッチおよび多入力１出力スイッチに関わる。

近年、携帯電話や無線ＬＡＮなど、複数種類の無線通信方式が実用化され、数多くのユーザに利用されるようになってきた。したがって、各ユーザがこれらの個別の方式毎に異なる複数の無線端末を保有するのではなく、１つの無線端末で複数種類の無線通信方式をサポートすることができる、いわゆるマルチモード／マルチバンド端末の実現が強く求められている。マルチモード／マルチバンド端末では、基本的に、各無線通信方式(各無線周波数帯)に対応した複数のアンテナを備え、無線信号の送受信を行うアンテナをスイッチによって切り替える構成となる。したがって、これらのマルチモード／マルチバンド端末を実現する上で、スイッチの多ポート化が必要不可欠となっている。

無線端末用のスイッチ素子としては、従来より、消費電力がほとんどゼロで小型かつモノリシック集積化が容易なＦＥＴスイッチが多用されている。これらのＦＥＴスイッチを用いて、１入力ｎ出力（またはｎ入力１出力。ｎ：２以上の正整数)のSingle‐Pole ｎ‐Throw(ＳＰｎＴ:単極ｎ投)スイッチを構成するためには、ｎ個の１入力１出力のSingle‐Pole Single‐Throw(ＳＰＳＴ：単極単投)スイッチを並列に配置することが必要である。

しかしながら、ｎ個のＳＰＳＴスイッチを単位スイッチとして並列配置する構成では、例えば、ポート数ｎが増大すればするほど、１つの入力がｎ個に分岐する分岐点から各ＳＰＳＴスイッチまでの配線長が長くならざるを得ないという問題点が生じる。

ＳＰｎＴスイッチにおいては、ｎ個のＳＰＳＴスイッチのうち、いずれか１つのＳＰＳＴスイッチをＯＮにし、残りの(ｎ−１)個のＳＰＳＴスイッチがＯＦＦになるように制御される。したがって、例えば、Single‐Pole ８‐Throw(ＳＰ８Ｔ：単極８投)スイッチにおいては、図７に示すような制御が行われる。図７は、従来のＳＰ８Ｔスイッチの接続構成を示す回路図であり、１個の共通端子からの配線は、分岐点Ａで８分岐して、８本の配線を介して８個のＳＰＳＴスイッチ９_１〜９_８に接続されている。図７に示すように、ＳＰ８Ｔスイッチにおいては、例えば、ＳＰＳＴスイッチ９_１をＯＮにし、残りの７個のＳＰＳＴスイッチ９_２〜９_８がＯＦＦになるように制御される。この結果、分岐点Ａ点から見たＯＦＦ状態のＳＰＳＴスイッチ９_２〜９_８までの７本の配線は、オープンスタブとして動作する。このため、スイッチの反射損失が劣化し、動作帯域を減少する要因となる。

図８は、図７のＳＰ８Ｔスイッチにおける信号特性のシミュレーション結果を示す特性図であり、入力の分岐点Ａから各ＳＰＳＴスイッチヘ接続される配線の電気長をパラメータとした時の反射損失のシミュレーション結果を示している。

図８のシミュレーションでは、スイッチの開閉が理想的な条件(ＯＮ時にショート、ＯＦＦ時にオープンとなる条件)で行われるものとしているが、分岐点ＡからＳＰＳＴスイッチヘの配線の電気長が増加していくほど、反射損失は劣化してしまい、周波数ｆを所望の基準周波数ｆ_０に設定した場合において、反射損失を−１０ｄＢ以下に確保しようとすると、実効電気長を５度以下にすることが必要であることが分かる。実際のスイッチでは、スイッチのＯＦＦ容量の影響などにより、より劣化が顕著になる。

ＧａＡｓ等の半導体基板上の配線においては、ＳＰＳＴスイッチヘの配線の実効電気長５度は、周波数１０ＧＨｚで約１８０μｍ、４０ＧＨｚで約４５μｍと極めて短い物理長であるため、物理サイズが有限であるＦＥＴを複数個用いて多ポートの広帯域スイッチを実現することは非常に困難である。特に、スイッチの広帯域動作に有効なＧａＡｓ等の化合物半導体ＦＥＴを使用する場合、ゲートの加工方位が限定されるため、より一層、配線長を等長かつ短く配置することが困難になる。これは、例えば、［１００］面の結晶面方位を有するＧａＡｓウェハ上に高性能なＦＥＴを形成することができるゲート方位が、オリフラ（Orientation Flat）に対して水平な[０１１]等の方位に限られることに起因している。

かくのごとき問題点を緩和することができる従来技術として、図９に示すような、下記の非特許文献１に記されたＳＰ８Ｔスイッチの構成例がある。図９は、従来のＳＰ８Ｔスイッチの図７とは異なる構成を示す回路図である。

図９のＳＰ８Ｔスイッチの構成においては、第１段目のＳＰＳＴスイッチ１０_１、１０_２、第２段目のＳＰＳＴスイッチ１０_１１、１０_１２、１０_２１、１０_２２、第３段目のＳＰＳＴスイッチ１０_１１１、１０_１１２、１０_１２１、１０_１２２、１０_２１１、１０_２１２、１０_２２１、１０_２２２のように、複数のＳＰＳＴスイッチを第１段目、第２段目、第３段目と階層的に接続したいわゆるトーナメント型の多段構成としている。かくのごとく多段構成にすることにより、オープンスタブ長を短くすることができるため、スイッチの広帯域動作を図ることが期待できる。

しかしながら、一方では、図９のようなトーナメント型のスイッチ構成では、多段構成化によるスイッチの大型化、制御端子数の増加および挿入損失の増大という問題点が生じてしまう。スイッチの大型化は、集積回路の占有面積が増大することによる製造コストの増加を招くばかりではなく、ＳＰ８Ｔスイッチ等のＳＰｎＴスイッチをさらに複数個用いて構成する多端子のスイッチマトリクスの小型化・低コスト化を阻害する要因にもなってしまう。

その一方で、図７のＳＰ８Ｔスイッチの接続構成において、接続配線長を短く保ったままで、ポート数を増大し続けることは、前述のように、ＦＥＴの物理サイズなどにより限界があるため、広帯域特性と低損失特性とを両立させることが可能な多ポートスイッチの実現は非常に困難であった。
MANFRED J.SCHINDLER，MEMBER，IEEE，MARY ELLEN MILLER，AND KEITH M.SIMON，"DC-20 GHz N×M Passive Switches"，IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES，VOL.３６，N0.１２，DECEMBER １９８８，pp．１６０４‐１６１３

前述したように、従来の半導体スイッチにおいては、スイッチのポート数を増大させるにつれて、ＳＰｎＴ（単極ｎ投）スイッチの広帯域動作が困難になるとともに、広帯域化と挿入損失の低減および回路の小型化・低コスト化を両立させることが非常に困難になるという問題点があった。

本発明は、かかる課題に鑑みてなされたものであり、ＳＰｎＴスイッチの広帯域化ならびに小型化・低コスト化を実現し、該ＳＰｎＴスイッチを用いることによって、１入力多出力スイッチおよび多入力１出力スイッチとして、広帯域化ならびに小型化・低コスト化が可能な多端子半導体スイッチを提供することに、その目的がある。

本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。

第１の技術手段は、半導体基板に、１個の第１の端子と、ｎ個(ｎ:２以上の正整数)の第２の端子と、ｍ個(ｍ:２以上の正整数)の第３の端子とを備え、さらに、１個の共通端子と２個の個別端子とを有するＳＰＤＴ(単極双投)スイッチを備え、さらに、ｎ個の第１のＦＥＴと、ｍ個の第２のＦＥＴと、第１の配線と、一端が互いに接続されたｎ本の第２の配線と、一端が互いに接続されたｍ本の第３の配線と、を備えてなる多端子半導体スイッチであって、前記第１の端子と前記共通端子とは、前記第１の配線を介して接続され、前記第２の配線の互いに接続された一端は、前記ＳＰＤＴスイッチの一方の個別端子に接続され、他の一端は、それぞれ、ｎ個の前記第１のＦＥＴのソースまたはドレインに接続され、ｎ個の前記第１のＦＥＴのドレインまたはソースは、それぞれ、ｎ個の前記第２の端子に接続され、前記第３の配線の互いに接続された一端は、前記ＳＰＤＴスイッチの他の一方の個別端子に接続され、他の一端は、それぞれ、ｍ個の前記第２のＦＥＴのソースまたはドレインに接続され、ｍ個の前記第２のＦＥＴのドレインまたはソースは、それぞれ、ｍ個の前記第３の端子に接続され、ｎ本の前記第２の配線およびｍ本の前記第３の配線は、それぞれ、直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とする。

第２の技術手段は、前記第１の技術手段に記載の多端子半導体スイッチにおいて、前記第２の配線および前記第３の配線の実効電気長が、それぞれ、あらかじめ定めた所望の動作周波数において、５度以下であることを特徴とする。

第３の技術手段は、前記第１または第２の技術手段に記載の多端子半導体スイッチにおいて、ｎ個の前記第１のＦＥＴおよびｍ個の前記第２のＦＥＴのゲートフィンガは、それぞれ、１本であることを特徴とする。

第４の技術手段は、前記第１乃至第３の技術手段のいずれかに記載の多端子半導体スイッチにおいて、ｎ個の前記第１のＦＥＴおよびｍ個の前記第２のＦＥＴのゲート幅は、それぞれ、ｎ本の前記第２の配線およびｍ本の前記第３の配線の長さ以下であることを特徴とする。

第５の技術手段は、前記第１乃至第４の技術手段のいずれかに記載の多端子半導体スイッチにおいて、ｎ個の前記第１のＦＥＴのゲートにそれぞれ接続されるｎ個の第１の抵抗と、ｍ個の前記第２のＦＥＴのゲートにそれぞれ接続されるｍ個の第２の抵抗とを備え、ｎ個の前記第１の抵抗は、それぞれが接続される前記第１のＦＥＴの近傍、あるいは、当該第１のＦＥＴと隣接の前記第１のＦＥＴとの間に配置され、ｍ個の前記第２の抵抗は、それぞれが接続される前記第２のＦＥＴの近傍、あるいは、当該第２のＦＥＴと隣接の前記第２のＦＥＴとの間に配置されてなることを特徴とする。

第６の技術手段は、前記第１乃至第５の技術手段のいずれかに記載の多端子半導体スイッチにおいて、さらに、ｎ個の第３のＦＥＴと、ｍ個の第４のＦＥＴとを備え、ｎ個の前記第３のＦＥＴのソースまたはドレインは接地され、ｎ個の前記第３のＦＥＴのドレインまたはソースは、それぞれ、ｎ個の前記第１のＦＥＴのドレインまたはソースに直接接合され、ｍ個の前記第４のＦＥＴのソースまたはドレインは接地され、ｍ個の前記第４のＦＥＴのドレインまたはソースは、それぞれ、ｍ個の前記第２のＦＥＴのドレインまたはソースに直接接合されてなることを特徴とする。

第７の技術手段は、前記第６の技術手段に記載の多端子半導体スイッチにおいて、さらに、それぞれの長さが互いに等しいｎ本の第４の配線とｍ本の第５の配線とを備え、ｎ個の前記第３のＦＥＴのドレインまたはソースは、ｎ個の前記第１のＦＥＴのドレインまたはソースに、それぞれ直接接合されることに代わり、ｎ本の前記第４の配線を介して、それぞれ接続され、ｍ個の前記第４のＦＥＴのドレインまたはソースは、ｍ個の前記第２のＦＥＴのドレインまたはソースに、それぞれ直接接合されることに代わり、ｍ本の前記第５の配線を介して、それぞれ接続されてなることを特徴とする。

第８の技術手段は、前記第７の技術手段に記載の多端子半導体スイッチにおいて、 ｎ本の前記第４の配線およびｍ本の前記第５の配線は、それぞれ、直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とする。

第９の技術手段は、前記第１乃至第８の技術手段のいずれかに記載の多端子半導体スイッチにおいて、前記ＳＰＤＴスイッチは、２つ以上の第５のＦＥＴを少なくとも備えてなることを特徴とする。

第１０の技術手段は、前記第１乃至第９の技術手段のいずれかに記載の多端子半導体スイッチにおいて、前記第１、第２のＦＥＴあるいは前記第１乃至第４のＦＥＴあるいは前記第１、第２、第５のＦＥＴあるいは前記第１乃至第５のＦＥＴのゲートが、互いに平行であることを特徴とする。

第１１の技術手段は、前記第１乃至第１０の技術手段のいずれかに記載の多端子半導体スイッチにおいて、さらに、第６の配線と第７の配線とを備え、前記第２の配線の互いに接続された一端と前記ＳＰＤＴスイッチの一方の個別端子とは、前記第６の配線を介して接続され、前記第３の配線の互いに接続された一端と前記ＳＰＤＴスイッチの他の一方の個別端子とは、前記第７の配線を介して接続されてなることを特徴とする。

第１２の技術手段は、前記第１乃至第１１の技術手段のいずれかに記載の多端子半導体スイッチにおいて、前記第２の配線が存在する領域の前記半導体基板上には、１層以上の誘電体層が積層され、当該領域において、前記第２の配線と接地導体とが、前記半導体基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成され、前記第３の配線が存在する領域の前記半導体基板上には、１層以上の誘電体層が積層され、当該領域において、前記第３の配線と接地導体とが、前記半導体基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成されてなることを特徴とする。

第１３の技術手段は、前記第１１の技術手段に記載の多端子半導体スイッチにおいて、前記第２の配線および前記第６の配線が存在する領域の前記半導体基板上には、順に１層以上の誘電体層、接地導体、１層以上の誘電体層が積層され、当該領域において、前記第２の配線と前記第６の配線とは、前記接地導体が形成されていない前記半導体基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの異なる層上に形成され、前記第２の配線の互いに接続された一端と前記第６の配線とは、第１のスルーホールを介して接続され、前記第３の配線および前記第７の配線が存在する領域の前記半導体基板上には、順に１層以上の誘電体層、接地導体、１層以上の誘電体層が積層され、当該領域において、前記第３の配線と前記第７の配線とは、前記接地導体が形成されていない前記半導体基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの異なる層上に形成され、前記第３の配線の互いに接続された一端と前記第７の配線とは、第２のスルーホールを介して接続されてなることを特徴とする。

第１４の技術手段は、前記第１２または第１３の技術手段に記載の多端子半導体スイッチにおいて、ｎ本の前記第２の配線の他の一端とｎ個の前記第１のＦＥＴのソースまたはドレインとは、直接または第３のスルーホールを介して接続され、ｍ本の前記第３の配線の他の一端とｍ個の前記第２のＦＥＴのソースまたはドレインとは、直接または第４のスルーホールを介して接続されてなることを特徴とする。

第１５の技術手段は、前記第１乃至第１４の技術手段のいずれかに記載の多端子半導体スイッチにおいて、さらに、ｎ本の第８の配線とｍ本の第９の配線とを備え、ｎ個の前記第１のＦＥＴのドレインまたはソースとｎ個の前記第２の端子とは、それぞれ、ｎ本の前記第８の配線を介して接続され、ｍ個の前記第２のＦＥＴのドレインまたはソースとｍ個の前記第３の端子とは、それぞれ、ｍ本の前記第９の配線を介して接続され、ｎ本の前記第８の配線およびｍ本の前記第９の配線は、それぞれの長さが互いに等しいことを特徴とする。

第１６の技術手段は、前記第１５の技術手段に記載の多端子半導体スイッチにおいて、ｎ本の前記第８の配線が存在する領域の前記半導体基板上には、１層以上の誘電体層が積層され、当該領域において、ｎ本の前記第８の配線と接地導体とが、前記半導体基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成され、ｎ本の前記第８の配線とｎ個の前記第１のＦＥＴのドレインまたはソースとは、直接または第５のスルーホールを介して接続され、ｍ本の前記第９の配線が存在する領域の前記半導体基板上には、１層以上の誘電体層が積層され、当該領域において、ｍ本の前記第９の配線と接地導体とが、前記半導体基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成され、ｍ本の前記第９の配線とｍ個の前記第２のＦＥＴのドレインまたはソースとは、直接または第６のスルーホールを介して接続されてなることを特徴とする。

第１７の技術手段は、前記第１３乃至第１６の技術手段のいずれかに記載の多端子半導体スイッチにおいて、前記第１および第２のスルーホール、および／または、前記第３および第４のスルーホール、および／または、前記第５および第６のスルーホールを、順次積層された前記接地導体を介して設置する場合、当該接地導体の一部の領域に、前記第１および第２のスルーホール、および／または、前記第３および第４のスルーホール、および／または、前記第５および第６のスルーホールを、当該接地導体と接触することなく、通過させる間隙を設けてなることを特徴とする。

第１８の技術手段は、前記第１乃至第１７の技術手段のいずれかに記載の多端子半導体スイッチにおいて、前記第１の配線、前記第２、第３の配線、前記第６、第７の配線のうち、一部または全ての配線の特性インピーダンスを、当該多端子半導体スイッチの入出力インピーダンスよりも高くすることを特徴とする。

本発明に係わる多端子半導体スイッチによれば、ＳＰＤＴ（単極双投）スイッチ、ＳＰｎＴ（単極ｎ投。ｎ：２以上の正整数）スイッチおよびＳＰｍＴ（単極ｍ投。ｍ：２以上の正整数）スイッチを構成要素とし、ＳＰＤＴスイッチの各個別端子とＳＰｎＴスイッチおよびＳＰｍＴスイッチの各共通端子とをそれぞれ接続してＳＰ(ｎ＋ｍ)Ｔスイッチを構成し、該ＳＰ(ｎ＋ｍ)Ｔスイッチにおいて、ＳＰｎＴスイッチとＳＰｍＴスイッチとをそれぞれ構成する各ＳＰＳＴスイッチから共通接続点(つまり、各ＳＰＳＴスイッチからのｎ本またはｍ本の配線が１本ずつになり、ＳＰＤＴスイッチの各個別端子にそれぞれ接続される接続点)までの距離を最短かつ等長にすることが可能なレイアウト構成を実現しているので、以下のごとき効果を奏することができる。

すなわち、各ＳＰＳＴスイッチから共通接続点までの距離を最短かつ等長とすることにより、ポート間特性を均一にすることができることに加えて、多端子半導体スイッチのＯＮ／ＯＦＦ動作時に、共通接続点からＯＦＦ状態の各ＳＰＳＴスイッチまでの配線によって生じるオープンスタブの影響を大幅に低減することができる。したがって、多端子半導体スイッチの広帯域動作を実現することができる上に、多端子半導体スイッチの小型化・低コスト化も図ることができる。

以下に、本発明に係わる多端子半導体スイッチの最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。

［本発明の特徴］
本発明の実施形態の説明に先立って、本発明の特徴についてその概要を簡潔にまず説明する。本発明は、複数のＳＰＳＴスイッチ（例えばＦＥＴ）を用いた多端子半導体スイッチにおいて、各ＳＰＳＴスイッチから共通接続点(つまり各ＳＰＳＴスイッチの共通端子が互いに接続される接続点)までの電気配線の距離が最短かつ等長となるように各ＳＰＳＴスイッチを配置することを特徴とするものであり、多端子半導体スイッチの広帯域化、小型化・低コスト化を実現している。

［第１の実施の形態］
まず、本発明の第１の実施の形態に係わる多端子半導体スイッチについて、図１を用いて説明する。図１は、本発明の第１の実施の形態に係わる多端子半導体スイッチの一例であるＳＰ８Ｔスイッチのパタンレイアウトを示すレイアウト図である。

図１のＳＰ８Ｔスイッチに示すように、ＧａＡｓ等からなる半導体基板上に、１本の第１の配線である配線２０_１と１個の第１の端子（図示せず）と、ｎ本(ｎ：２以上の整数。図１の場合、ｎ＝４)の第２の配線である配線２１_１〜２１_４とｎ個の第２の端子（図示せず）と、ｍ本（ｍ：２以上の整数。図１の場合、ｍ＝４）の第３の配線である配線２１_５〜２１_８とｍ個の第３の端子（図示せず）とを備え、かつ、１個のSingle‐Pole Double‐Throw(ＳＰＤＴ：単極双投)スイッチ８と、ｎ個のＳＰＳＴスイッチを形成するためのｎ個の第１のＦＥＴであるＦＥＴ４２_１〜４２_４と、ｍ個のＳＰＳＴスイッチを形成するためのｍ個の第２のＦＥＴであるＦＥＴ４２_５〜４２_８とを備えることにより、全体として、ＳＰ（ｎ＋ｍ）Ｔスイッチ（つまり、図１の場合、ＳＰ８Ｔスイッチ）を構成している。

ここで、ｎ本（図１の場合、ｎ＝４）の第２の配線である配線２１_１〜２１_４、ｍ本（図１の場合、ｍ＝４）の第３の配線である配線２１_５〜２１_８は、それぞれ、一端が互いに接続された配線であり、図１においては、ｎ本の第２の配線である配線２１_１〜２１_４の互いに接続された一端が、分岐点Ａ（つまり、ｎ本の第２の配線が１本になる共通接続点）において、第６の配線である配線２０_２に接続され、ｍ本の第３の配線である配線２１_５〜２１_８の互いに接続された一端が、分岐点Ｂ（つまり、ｍ本の第３の配線が１本になる共通接続点）において、第７の配線である配線２０_３に接続されている。

この結果、ＳＰＤＴスイッチ８の２個の個別端子がそれぞれ第６の配線である配線２０_２、第７の配線である配線２０_３を経由して接続されている分岐点Ａ、分岐点Ｂから見て、ｎ個の第１のＦＥＴであるＦＥＴ４２_１〜４２_４、ｍ個の第２のＦＥＴであるＦＥＴ４２_５〜４２_８が、それぞれ、ＳＰｎＴスイッチ部（ｎ＝４）すなわち第１のＳＰ４Ｔスイッチ部、ＳＰｍＴスイッチ部（ｍ＝４）すなわち第２のＳＰ４Ｔスイッチ部を形成して、全体として、ＳＰ（ｎ＋ｍ）ＴスイッチすなわちＳＰ８Ｔスイッチを構成している。

さらに説明すると、次の通りである。図１に示すＳＰ８Ｔスイッチでは、第１の端子を構成する１個の共通端子(図示せず)からの配線２０_１が、第１の配線として、第５のＦＥＴであるＦＥＴ４１_１、４１_２等によって構成されるSingle‐Pole Double‐Throw(ＳＰＤＴ：単極双投)スイッチ８の共通端子に接続される。

図１のＳＰＤＴスイッチ８の個別端子の一方は、第６の配線である配線２０_２を介して、分岐点Ａにおいて、ｎ本（ｎ＝４）の第２の配線である配線２１_１〜２１_４にｎ分岐され、ｎ本の配線２１_１〜２１_４を介して、ｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４２_１〜４２_４のソース（またはドレイン）にそれぞれ接続される。つまり、一端が互いに接続された４本の第２の配線である配線２１_１〜２１_４を介して、ＳＰＤＴスイッチ８の個別端子の一方と、４個のＦＥＴ４２_１〜４２_４のソース（またはドレイン）とのそれぞれが接続される。

また、ｎ個（ｎ＝４）のＦＥＴ４２_１〜４２_４のドレイン（またはソース）は、ｎ本（ｎ＝４）の第８の配線である配線２２_１〜２２_４にそれぞれ接続され、ｎ個（ｎ＝４）の第２の端子を構成する個別の端子(図示せず)に接続されている。したがって、分岐点Ａを、第１のＦＥＴであるＦＥＴ４２_１〜４２_４からなるｎ個（ｎ＝４）の各ＳＰＳＴスイッチの共通端子として見ると、４個のＳＰＳＴスイッチからなるSingle‐Pole ４‐Throw(ＳＰ４Ｔ)スイッチを形成しており、第１のＳＰ４Ｔスイッチ部を構成している。

同様に、ＳＰＤＴスイッチ８の個別端子の他の一方は、第７の配線である配線２０_３を介して、分岐点Ｂにおいて、ｍ本（ｍ＝４）の第３の配線である配線２１_５〜２１_８にｍ分岐され、ｍ本の配線２１_５〜２１_８を介して、ｍ個（ｍ＝４）の第２のＦＥＴであるＦＥＴ４２_５〜４２_８のソース（またはドレイン）にそれぞれ接続される。つまり、一端が互いに接続された４本の第３の配線である配線２１_５〜２１_８を介して、ＳＰＤＴスイッチ８の個別端子の他の一方と、４個のＦＥＴ４２_５〜４２_８のソース（またはドレイン）とのそれぞれが接続される。

また、ｍ個（ｍ＝４）のＦＥＴ４２_５〜４２_８のドレイン（またはソース）は、ｍ本（ｍ＝４）の第９の配線である配線２２_５〜２２_８にそれぞれ接続され、ｍ個（ｍ＝４）の第３の端子を構成する個別の端子(図示せず)に接続されている。したがって、分岐点Ｂを、第２のＦＥＴであるＦＥＴ４２_５〜４２_８からなるｍ個（ｍ＝４）の各ＳＰＳＴスイッチの共通端子として見ると、４個のＳＰＳＴスイッチからなるＳＰ４Ｔスイッチを形成しており、第２のＳＰ４Ｔスイッチ部を構成している。

ここで、配線２０_１、２０_２、２０_３は、ギャップを挟んだ接地導体１とともに半導体基板上に形成されたコプレーナ線路であり、配線２１_１〜２１_８も含めて多層配線プロセス等の複雑な製造プロセスは必要ではなく、極めて一般的な半導体集積回路における配線プロセスで比較的低コストに実現することができるものである。なお、分離された接地導体１間は、コプレーナ線路に不要モードが励起されないように、エアブリッジやワイヤなどを用いて接続される(図示せず)。

２個の第５のＦＥＴであるＦＥＴ４１_１、４１_２のゲートには、第５の抵抗である抵抗５１_１、５１_２がそれぞれ接続され、第１のＦＥＴであるＦＥＴ４２_１〜４２_４のゲートには、ｎ個（ｎ＝４）の第１の抵抗である抵抗５２_１〜５２_４がそれぞれ接続され、第２のＦＥＴであるＦＥＴ４２_５〜４２_８のゲートには、ｍ個（ｍ＝４）の第２の抵抗である抵抗５２_５〜５２_８がそれぞれ接続され、制御端子(図示せず)からそれぞれ抵抗５１_１、５１_２および抵抗５２_１〜５２_８を経由して各ＦＥＴのゲート制御電圧を印加することによって、配線２０_１が接続される共通端子(図示せず。つまり第１の端子)と配線２２_１〜２２_８がそれぞれ接続される８個の個別端子(図示せず。４個の第２の端子と４個の第３の端子とからなる合計８個の端子)との間の切替制御が行われる。

また、第５の抵抗である抵抗５１_１、５１_２、第１の抵抗である抵抗５２_１〜５２_４および第２の抵抗である抵抗５２_５〜５２_８は、それぞれ、接続される各ＦＥＴの直近(近傍)において、あるいは、接続される各ＦＥＴと隣接のＦＥＴとの間において、各ＦＥＴのゲートに平行に配置されているため、ＦＥＴ間隔を拡げることなく、制御信号間の干渉を避けることができる。ＦＥＴ間隔を狭めることは、第２、第３の配線である配線２１_１〜２１_８の長さを短くすることを可能にし、後述するように、スイッチの動作帯域を拡大することに直結する。

なお、４個の第１のＦＥＴであるＦＥＴ４２_１〜４２_４、４個の第２のＦＥＴであるＦＥＴ４２_５〜４２_８のそれぞれのゲートは、あるいは、４個の第１のＦＥＴであるＦＥＴ４２_１〜４２_４、４個の第２のＦＥＴであるＦＥＴ４２_５〜４２_８、２個の第５のＦＥＴであるＦＥＴ４１_１、４１_２のそれぞれのゲートは、互いに平行になるように配置される。

次に、図１のＳＰ８Ｔスイッチの詳細な動作について説明する。図１のＳＰ８Ｔスイッチは、図１の上下に対称な構造であるので、図１の上側の第１のＳＰ４Ｔスイッチ部を形成している分岐点Ａを中心とした構成に関してその詳細な動作を説明する。４個の第１のＦＥＴであるＦＥＴ４２_１〜４２_４のうち、分岐点Ａからは最も遠くに位置するＦＥＴ４２_２と４２_３とは、ＦＥＴ４２_１と４２_４と比較して図１の横方向に関して分岐点Ａ点側に近づく方向にシフトするように配置されている。

かくのごときレイアウトを採用することにより、高性能ＦＥＴの製造などの観点から、ゲート加工方位が一般的には一方向に限定されるＦＥＴを複数個用いて多ポートスイッチを構成した場合においても、第２の配線である配線２１_１〜２１_４のそれぞれを等長な直線として、配線２１_１〜２１_４の長さを最短かつ等長にすることが可能になり、オープンスタブの影響を大幅に低減することができることに加えて、分岐点Ａから４つのＦＥＴ４２_１〜４２_４までの通過特性を揃えることができる。また、第３の配線である配線２１_５〜２１_８のそれぞれについても同様であり、それぞれを等長な直線として、配線２１_５〜２１_８の長さを最短かつ等長にすることが可能である。したがって、多ポートスイッチの広帯域化に加えてポート間特性の均一化も図ることができる。

また、図１の上側の第１のＳＰ４Ｔスイッチ部を形成する分岐点Ａ側に信号を通過させる場合には、ＳＰＤＴスイッチ８中のＦＥＴ４１_１をＯＮ、ＦＥＴ４１_２をＯＦＦとするように制御が行われるため、オープンスタブとして動作する可能性のあった配線２０_３から分岐点Ｂ側の伝送線路は分離され、分岐点Ａ側に信号を通過させる動作にほとんど関与しないようにすることができる。

したがって、ＳＰ４Ｔスイッチと同程度の広帯域特性を有するＳＰ８Ｔスイッチを実現することができる。これは、帯域特性を制限する分岐点からの配線長、つまり、第１のＳＰ４Ｔスイッチ部、第２のＳＰ４Ｔスイッチ部の共通端子からの配線がそれぞれ共通に接続される共通接続点からの配線長(すなわち、第２、第３の配線である配線２１_１〜２１_８の配線長)を、８分岐よりも４分岐の方がより短くすることができるためである。

なお、図１に示す本実施の形態では、広帯域特性を実現するために、ＳＰＤＴスイッチ８を含めて、２段のスイッチ構成となっているが、図９に示した３段構成の従来例と比較すると、挿入損失を低減することができること、および、制御端子数を減らすことができることなどの利点も得られる。

次に、図１のＳＰ８Ｔスイッチとは異なるＳＰ１２Ｔスイッチのパタンレイアウトについて図２を用いて説明する。図２は、本発明の第１の実施の形態に係わる多端子半導体スイッチの図１の場合とは異なる例であるＳＰ１２Ｔスイッチのパタンレイアウトを示すレイアウト図である。

図２に示すＳＰ１２Ｔスイッチでは、第１の端子を構成する１個の共通端子(図示せず)からの配線２０_１が、第1の配線として、図１の場合と同様、第５のＦＥＴとなるＦＥＴ４１_１、４１_２等によって構成されるSingle‐Pole Double‐Throw(ＳＰＤＴ：単極双投)スイッチ８の共通端子に接続される。

図２のＳＰＤＴスイッチ８の個別端子の一方は、第６の配線である配線２０_２を介して、分岐点Ａにおいて、ｎ本（ｎ＝６）の第２の配線である配線２１_１〜２１_６にｎ分岐され、ｎ本の配線２１_１〜２１_６を介して、ｎ個（ｎ＝６）の第１のＦＥＴであるＦＥＴ４２_１〜４２_６のソース（またはドレイン）にそれぞれ接続される。つまり、一端が互いに接続された６本の第２の配線である配線２１_１〜２１_６を介して、ＳＰＤＴスイッチ８の個別端子の一方と、６個のＦＥＴ４２_１〜４２_６のソース（またはドレイン）とのそれぞれが接続される。

また、ｎ個（ｎ＝６）のＦＥＴ４２_１〜４２_６のドレイン（またはソース）は、ｎ本（ｎ＝６）の第８の配線である配線２２_１〜２２_６にそれぞれ接続され、ｎ個（ｎ＝６）の第２の端子を構成する個別の端子(図示せず)に接続されている。したがって、分岐点Ａを、第１のＦＥＴであるＦＥＴ４２_１〜４２_６からなるｎ個（ｎ＝６）の各ＳＰＳＴスイッチの共通端子として見ると、６個のＳＰＳＴスイッチからなるSingle‐Pole ６‐Throw(ＳＰ６Ｔ)スイッチを形成しており、第１のＳＰ６Ｔスイッチ部を構成している。

同様に、ＳＰＤＴスイッチ８の個別端子の他の一方は、第７の配線である配線２０_３を介して、分岐点Ｂにおいて、ｍ本（ｍ＝６）の第３の配線である配線２１_７〜２１_１２にｍ分岐され、ｍ本の配線２１_７〜２１_１２を介して、ｍ個（ｍ＝６）の第２のＦＥＴであるＦＥＴ４２_７〜４２_１２のソース（またはドレイン）にそれぞれ接続される。つまり、一端が互いに接続された６本の第３の配線である配線２１_７〜２１_１２を介して、ＳＰＤＴスイッチ８の個別端子の他の一方と、６個のＦＥＴ４２_７〜４２_１２のソース（またはドレイン）とのそれぞれが接続される。

また、ｍ個（ｍ＝６）のＦＥＴ４２_７〜４２_１２のドレイン（またはソース）は、ｍ本（ｍ＝６）の第９の配線である配線２２_７〜２２_１２にそれぞれ接続され、ｍ個（ｍ＝６）の第３の端子を構成する個別の端子(図示せず)に接続されている。したがって、分岐点Ｂを、第２のＦＥＴであるＦＥＴ４２_７〜４２_１２からなるｍ個（ｍ＝６）の各ＳＰＳＴスイッチの共通端子として見ると、６個のＳＰＳＴスイッチからなるＳＰ６Ｔスイッチを形成しており、第２のＳＰ６Ｔスイッチ部を構成している。

ここで、配線２０_１、２０_２、２０_３は、図１の場合と同様、ギャップを挟んだ接地導体１とともに半導体基板上に形成されたコプレーナ線路であり、配線２１_１〜２１_１２も含めて多層配線プロセス等の複雑な製造プロセスは必要ではなく、極めて一般的な半導体集積回路における配線プロセスで比較的低コストに実現することができるものである。なお、分離された接地導体１間は、コプレーナ線路に不要モードが励起されないように、エアブリッジやワイヤなどを用いて接続される(図示せず)。

２個のＦＥＴ４１_１、４１_２のゲートには、第５の抵抗である抵抗５１_１、５１_２がそれぞれ接続され、第１のＦＥＴであるＦＥＴ４２_１〜４２_６のゲートには、ｎ個（ｎ＝６）の第１の抵抗である抵抗５２_１〜５２_６がそれぞれ接続され、第２のＦＥＴであるＦＥＴ４２_７〜４２_１２のゲートには、ｍ個（ｍ＝６）の第２の抵抗である抵抗５２_７〜５２_１２がそれぞれ接続され、制御端子(図示せず)からそれぞれ抵抗５１_１、５１_２および抵抗５２_１〜５２_１２を経由して各ＦＥＴのゲート制御電圧を印加することによって、配線２０_１が接続される共通端子(図示せず。つまり第１の端子)と配線２２_１〜２２_１２がそれぞれ接続される１２個の個別端子(図示せず。６個の第２の端子と６個の第３の端子とからなる合計１２個の端子)との間の切替制御が行われる。

また、図１の場合と同様、第５の抵抗である抵抗５１_１、５１_２、第１の抵抗である抵抗５２_１〜５２_６および第２の抵抗である抵抗５２_７〜５２_１２は、それぞれ、接続される各ＦＥＴの直近(近傍)において、あるいは、接続される各ＦＥＴと隣接のＦＥＴとの間において、各ＦＥＴのゲートに平行に配置されているため、ＦＥＴ間隔を拡げることなく、制御信号間の干渉を避けることができる。ＦＥＴ間隔を狭めることは、第２、第３の配線である配線２１_１〜２１_１２の長さを短くすることを可能にし、後述するように、スイッチの動作帯域を拡大することに直結する。

なお、６個の第１のＦＥＴであるＦＥＴ４２_１〜４２_６、６個の第２のＦＥＴであるＦＥＴ４２_７〜４２_１２のそれぞれのゲートは、あるいは、６個の第１のＦＥＴであるＦＥＴ４２_１〜４２_６、６個の第２のＦＥＴであるＦＥＴ４２_７〜４２_１２、２個の第５のＦＥＴであるＦＥＴ４１_１、４１_２のそれぞれのゲートは、互いに平行になるように配置される。

次に、図２のＳＰ１２Ｔスイッチの詳細な動作について説明する。図２のＳＰ１２Ｔスイッチは、図２の上下に対称な構造であるので、図２の上側の第１のＳＰ６Ｔスイッチ部を形成している分岐点Ａを中心とした構成に関してその詳細な動作を説明する。６個の第１のＦＥＴであるＦＥＴ４２_１〜４２_６のうち、分岐点Ａからは最も遠くに位置するＦＥＴ４２_３と４２_４とは、ＦＥＴ４２_１、４２_２、４２_５、４２_６と比較して図１の横方向に関して分岐点Ａ点側に近づく方向にシフトするように配置されている。

かくのごときレイアウトを採用することにより、図１の場合と同様、高性能ＦＥＴの製造などの観点から、ゲート加工方位が一般的には一方向に限定されるＦＥＴを複数個用いて多ポートスイッチを構成した場合においても、第２の配線である配線２１_１〜２１_６のそれぞれを等長な直線として、配線２１_１〜２１_６の長さを最短かつ等長にすることが可能になり、オープンスタブの影響を大幅に低減することができることに加えて、分岐点Ａから６つのＦＥＴ４２_１〜４２_６までの通過特性を揃えることができる。

また、第３の配線である配線２１_７〜２１_１２のそれぞれについても同様であり、それぞれを等長な直線として、配線２１_７〜２１_１２の長さを最短かつ等長にすることが可能である。したがって、多ポートスイッチの広帯域化に加えてポート間特性の均一化も図ることができる。

また、図１の場合と同様、図２の上側の第１のＳＰ６Ｔスイッチ部を形成する分岐点Ａ側に信号を通過させる場合には、ＳＰＤＴスイッチ８中のＦＥＴ４１_１をＯＮ、ＦＥＴ４１_２をＯＦＦとするように制御が行われるため、オープンスタブとして動作する可能性のあった配線２０_３から分岐点Ｂ側の伝送線路は分離され、分岐点Ａ側に信号を通過させる動作にほとんど関与しないようにすることができる。

したがって、ＳＰ６Ｔスイッチと同程度の広帯域特性を有するＳＰ１２Ｔスイッチを実現することができる。これは、帯域特性を制限する分岐点からの配線長、つまり、第１のＳＰ６Ｔスイッチ部、第２のＳＰ６Ｔスイッチ部の共通端子からの配線がそれぞれ共通に接続される共通接続点からの配線長(すなわち、第２、第３の配線である配線２１_１〜２１_１２の配線長)を、１２分岐よりも６分岐の方がより短くすることができるためである。

なお、図２に示す本実施の形態では、広帯域特性を実現するために、ＳＰＤＴスイッチ８を含めて、２段のスイッチ構成となっているが、図９に示した３段構成の従来例と比較すると、図１の場合と同様、挿入損失を低減することができること、および、制御端子数を減らすことができることなどの利点も得られる。

ここで、図１、図２の実施の形態において、第１の配線である配線２０_１、第６の配線である配線２０_２、第７の配線である配線２０_３のそれぞれを信号線として使用するコプレーナ線路の特性インピーダンスは、好ましくは、配線幅を細くしたり、グランドとのギャップを拡げたりすることによって、それらの配線の一部もしくは全部について、多端子半導体スイッチの入出力インピーダンスよりも高く設定することが望ましい。かくのごとき特性インピーダンスの配線とすることにより、より一層、オープンスタブの影響を相殺することができ、反射損失を改善することができる。

また、図８の特性図に示したように、反射損失を−１０ｄＢ以下に確保するために、ｎ本（ｎ＝４）の第２の配線である配線２１_１〜２１_４およびｍ本（ｍ＝４）の第３の配線である配線２１_５〜２１_８の実効電気長を、あらかじめ定めた所望の動作周波数において、５度以下とすることが望ましい。

また、図１、図２のごとき回路構成においては、信号線がグランドに接続されていないため、入力された信号レベルをほぼそのまま出力することができる。したがって、ＲＦ（Radio Frequency）帯の信号を用いる無線通信用途などに加えて、信号直流ロジックレベルに無依存な広帯域ベースバンド信号を利用する高速データ伝送用スイッチとしても利用することができる。

なお、ＳＰＤＴスイッチ８の２個の個別端子のそれぞれに接続されるスイッチは、図１、図２のようなＳＰ４ＴスイッチやＳＰ６Ｔスイッチに限定されることはなく、ＳＰ３Ｔスイッチ、ＳＰ５Ｔスイッチなど、任意のＳＰｋＴスイッチ（ｋ：２以上の整数）を使用することができる。

また、図１、図２の分岐点Ａ、Ｂにおいてそれぞれｎ分岐、ｍ分岐することにより配置されるＳＰｎＴスイッチ、ＳＰｍＴスイッチのそれぞれのポート数は、図１や図２に例示したような同一のポート数に限定されることはなく、それぞれに配置されるポート数が異なるポート数となるスイッチを適用して、例えばＳＰ４ＴスイッチとＳＰ５Ｔスイッチとを適用して、全体として、ＳＰ９Ｔスイッチを構成するなどのスイッチ構成としても構わない。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係わる多端子半導体スイッチについて、まず図３を用いて説明する。図３は、本発明の第２の実施の形態に係わる多端子半導体スイッチの一例であるＳＰ８Ｔスイッチを形成するための構成要素の一つであるＳＰ４Ｔスイッチ部のパタンレイアウトを示すレイアウト図である。つまり、図３は、第１の実施の形態として図１に例示したＳＰ８Ｔスイッチの構成要素である２個のＳＰ４Ｔスイッチ部のうち、図１の下側のＳＰ４Ｔスイッチ部(つまり第２のＳＰ４Ｔスイッチ部)のパタンレイアウトを示しており、第１の実施の形態の第１の変型例を示している。

図３のＳＰ４Ｔスイッチ部(第２のＳＰ４Ｔスイッチ部)の構成においては、図１のＳＰ４Ｔスイッチ部の場合に比して、さらに、ｍ個(ｍ：２以上の整数。図３の場合、ｍ＝４）の第４のＦＥＴ(シャントＦＥＴ)として、ｍ個のＦＥＴ４２_５Ｓ〜４２_８Ｓを備え、さらに、ｍ個（ｍ＝４）の第４のＦＥＴであるＦＥＴ４２_５Ｓ〜４２_８Ｓ(シャントＦＥＴ)とｍ個（ｍ＝４）の第２のＦＥＴであるＦＥＴ４２_５〜４２_８（シリーズＦＥＴ）とをそれぞれ接続するためのｍ本（ｍ＝４）の第５の配線である配線２３_５〜２３_８を備えている。

なお、図３には省略した上側のＳＰ４Ｔスイッチ部(つまり第１のＳＰ４Ｔスイッチ部)も同様であり、図示していないが、図１の第１のＳＰ４Ｔスイッチ部の場合に比して、さらに、ｎ個(ｎ：２以上の整数。本実施の形態の場合、ｎ＝４）の第３のＦＥＴ(シャントＦＥＴ)として、ｎ個のＦＥＴ４２_１Ｓ〜４２_４Ｓを備え、さらに、ｎ個（ｎ＝４）の第３のＦＥＴであるＦＥＴ４２_１Ｓ〜４２_４Ｓ(シャントＦＥＴ)とｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４２_１〜４２_４（シリーズＦＥＴ）とをそれぞれ接続するためのｎ本（ｎ＝４）の第４の配線である配線２３_１〜２３_４を備えている。

すなわち、図３に示す第２の実施の形態は、第１の実施の形態の第１の変型例を例示するものであり、多端子半導体スイッチの一例であるＳＰ８Ｔスイッチの全体としては、図１の場合と同様、ＳＰＤＴスイッチ１個とＳＰ４Ｔスイッチ２個とによって構成される。しかし、本第２の実施の形態のＳＰ８Ｔスイッチの場合、ＳＰＤＴスイッチは、図１に示したＳＰＤＴスイッチ８と同一のパタンレイアウトであるが、ＳＰ４Ｔスイッチ部が、図１のＳＰ４Ｔスイッチ部とは異なり、図３に示すようなシリーズ・シャント構成のパタンレイアウトである。

なお、本実施の形態におけるＳＰ８Ｔスイッチについても、第１の実施の形態の場合と同様、上下に対称な構造としているので、図３には、ＳＰ８Ｔスイッチを形成する２個のＳＰ４Ｔスイッチ部のうち、分岐点Ｂにて４分岐する下側のＳＰ４Ｔスイッチ部(つまり、第２のＳＰ４Ｔスイッチ部)のパタンレイアウトのみを示している。したがって、以下では、図３に示すＳＰ４Ｔスイッチ部（第２のＳＰ４Ｔスイッチ部)について、詳細な説明を行うこととする。

図３に示すＳＰ４Ｔスイッチ部は、前述したように、図１の下側のＳＰ４Ｔスイッチ(つまり、第２のＳＰ４Ｔスイッチ部)と比較して、シリーズＦＥＴを構成している第２のＦＥＴであるＦＥＴ４２_５〜４２_８をｍ個（ｍ＝４）備えていることに加えて、シャントＦＥＴを構成する第４のＦＥＴであるＦＥＴ４２_５Ｓ〜４２_８Ｓをｍ個（ｍ＝４）追加したシリーズ・シャント構成のスイッチを成している。

つまり、図３に示すＳＰ４Ｔスイッチにおいては、それぞれのソース(またはドレイン)が接地され、それぞれのドレイン(またはソース)がｍ個（ｍ＝４）の第２のＦＥＴであるシリーズＦＥＴ４２_５〜４２_８のドレイン(またはソース)に、ｍ本（ｍ＝４）の配線２３_５〜２３_８（つまり第５の配線）を介してそれぞれ接続されたｍ個（ｍ＝４）のシャントＦＥＴ４２_５Ｓ〜４２_８Ｓが、第４のＦＥＴとして配置されている。なお、シリーズＦＥＴ４２_５〜４２_８のドレイン(またはソース)とシャントＦＥＴ４２_５Ｓ〜４２_８Ｓのドレイン(またはソース)とを、第５の配線である配線２３_５〜２３_８を介することなく、直接接合させたレイアウトとしても良く、かかる場合については、図３の変型例を示すものとして、図４において後述する。

図３のシリーズ・シャント構成においては、スイッチのＯＮ／ＯＦＦ動作時に、それぞれに第５の配線である配線２３_５〜２３_８を介して接続されたシリーズＦＥＴ４２_５〜４２_８とシャントＦＥＴ４２_５Ｓ〜４２_８ＳとのＯＮ／ＯＦＦ状態が、互いに逆になるように制御される。

したがって、信号径路としてＯＦＦの経路については、第２のＦＥＴ側のシリーズＦＥＴ例えばＦＥＴ４２_５がＯＦＦ、第４のＦＥＴ側のシャントＦＥＴ例えばＦＥＴ４２_５ＳがＯＮとなるため、第４のＦＥＴ側のシャントＦＥＴ例えばＦＥＴ４２_５Ｓを通じて信号線例えば配線２１_５の他端(分岐点Ｂと反対側の端子)が接地されることになり、アイソレーション特性を大幅に向上させることができ、スイッチの広帯域化を図ることができる。

なお、第２のＦＥＴであるシリーズＦＥＴ４２_５〜４２_８、第４のＦＥＴであるシャントＦＥＴ４２_５Ｓ〜４２_８Ｓのゲートは、図３に示すように、それぞれ、互いに平行になるように形成されている。ただし、各ＦＥＴのゲートに接続されるべき抵抗は図示していないが、図１の場合と同様、各ＦＥＴの間または各ＦＥＴの近傍に配置される。

ここで、４本の第５の配線である配線２３_５〜２３_８によりそれぞれ接続されるシリーズＦＥＴ４２_５〜４２_８とシャントＦＥＴ４２_５Ｓ〜４２_８Ｓとは、図３に示すように、それぞれについて同一直線上に並ぶように配置し、かつ、シリーズＦＥＴ４２_５〜４２_８とシャントＦＥＴ４２_５Ｓ〜４２_８Ｓとをそれぞれに接続する４本の第５の配線である配線２３_５〜２３_８は、それぞれ直線で形成され、かつ、互いに同じ長さに揃えるように配置される。

なお、上側の第１のＳＰ４Ｔスイッチ部の場合についても同様であり、４本の第４の配線である配線２３_１〜２３_４によりそれぞれ接続されるシリーズＦＥＴ４２_１〜４２_４とシャントＦＥＴ４２_１Ｓ〜４２_４Ｓとは、それぞれについて同一直線上に並ぶように配置し、かつ、シリーズＦＥＴ４２_１〜４２_４とシャントＦＥＴ４２_１Ｓ〜４２_４Ｓとをそれぞれに接続する４本の第４の配線である配線２３_１〜２３_４は、それぞれ直線で形成され、かつ、互いに同じ長さに揃えるように配置される。

また、４個の第１のＦＥＴであるシリーズＦＥＴ４２_１〜４２_４および４個の第３のＦＥＴであるシャントＦＥＴ４２_１Ｓ〜４２_４Ｓ、４個の第２のＦＥＴであるシリーズＦＥＴ４２_５〜４２_８および４個の第４のＦＥＴであるシャントＦＥＴ４２_５Ｓ〜４２_８Ｓ、あるいは、４個の第１のＦＥＴであるシリーズＦＥＴ４２_１〜４２_４および４個の第３のＦＥＴであるシャントＦＥＴ４２_１Ｓ〜４２_４Ｓ、４個の第２のＦＥＴであるシリーズＦＥＴ４２_５〜４２_８および４個の第４のＦＥＴであるシャントＦＥＴ４２_５Ｓ〜４２_８Ｓ、２個の第５のＦＥＴであるＦＥＴ４１_１、４１_２、のそれぞれのゲートは、互いに平行になるように配置される。

かくのごときパタンレイアウトを採用することにより、下側の第２のＳＰ４Ｔスイッチ部について、分岐点Ｂと４個の第２のＦＥＴであるシリーズＦＥＴ４２_５〜４２_８のソース(またはドレイン)との間をそれぞれ接続している４本の第３の配線である配線２１_５〜２１_８の長さを、図１のシリーズＦＥＴのみで構成した実施の形態の場合と同一に保ったまま、シリーズ・シャント構成のスイッチを実現することができ、ポート間特性の均一なスイッチの広帯域化を図ることができる。

上側の第１のＳＰ４Ｔスイッチ部についても、全く同様であり、４本の第２の配線である配線２１_１〜２１_４の長さを、図１のシリーズＦＥＴのみで構成した実施の形態の場合と同一に保ったまま、シリーズ・シャント構成のスイッチを実現することができ、ポート間特性の均一なスイッチの広帯域化を図ることができる。

次に、図３のＳＰ４Ｔスイッチ部とは異なるＳＰ４Ｔスイッチ部のパタンレイアウトについて図４を用いて説明する。図４は、本発明の第２の実施の形態に係わる多端子半導体スイッチの一例であるＳＰ８Ｔスイッチを形成するための構成要素の一つであるＳＰ４Ｔスイッチ部の図３の場合とは異なるパタンレイアウトを示すレイアウト図である。つまり、図４は、第１の実施の形態として図１に例示したＳＰ８Ｔスイッチの構成要素であるＳＰ４Ｔスイッチ部のうち、下側のＳＰ４Ｔスイッチ部(つまり第２のＳＰ４Ｔスイッチ部)のパタンレイアウトを示しており、図３に示したパタンレイアウトとは異なる例として、第１の実施の形態の第２の変型例を示している。

図４のＳＰ４Ｔスイッチ部(第２のＳＰ４Ｔスイッチ部)の構成においては、図１の第２のＳＰ４Ｔスイッチ部の場合に比して、図３の場合と同様、さらに、ｍ個(図３の場合、ｍ＝４）の第４のＦＥＴ(シャントＦＥＴ)として、ｍ個のＦＥＴ４２_５Ｓ〜４２_８Ｓを備えているが、図３の場合とは異なり、第５の配線である配線２３_５〜２３_８を設ける代わりに、ｍ個（ｍ＝４）の第４のＦＥＴであるＦＥＴ４２_５Ｓ〜４２_８Ｓ(シャントＦＥＴ)をｍ個（ｍ＝４）の第２のＦＥＴであるＦＥＴ４２_５〜４２_８（シリーズＦＥＴ）にそれぞれ直接接合している。

なお、上側のＳＰ４Ｔスイッチ部(つまり第１のＳＰ４Ｔスイッチ部)も同様であり、図１の第１のＳＰ４Ｔスイッチ部の場合に比して、さらに、ｎ個(本実施の形態の場合、ｎ＝４）の第３のＦＥＴ(シャントＦＥＴ)として、ｎ個のＦＥＴ４２_１Ｓ〜４２_４Ｓを備え、第４の配線である配線２３_１〜２３_４を設ける代わりに、ｎ個（ｎ＝４）の第３のＦＥＴであるＦＥＴ４２_１Ｓ〜４２_４Ｓ(シャントＦＥＴ)をｎ個（ｎ＝４）の第１のＦＥＴであるＦＥＴ４２_１〜４２_４（シリーズＦＥＴ）にそれぞれ直接接合している。

すなわち、図４に示す第２の実施の形態は、第１の実施の形態の第２の変型例として図３とは異なるパタンレイアウトを例示するものであり、多端子半導体スイッチの一例であるＳＰ８Ｔスイッチの全体としては、図１の場合と同様、ＳＰＤＴスイッチ１個とＳＰ４Ｔスイッチ２個とによって構成される。しかし、図４に示す本第２の実施の形態のＳＰ８Ｔスイッチの場合、ＳＰＤＴスイッチは、図１に示したＳＰＤＴスイッチ８と同一のパタンレイアウトであるが、ＳＰ４Ｔスイッチ部が、図１のＳＰ４Ｔスイッチ部とは異なり、さらに、図３のＳＰ４Ｔスイッチ部とも異なり、図４に示すような、直接接合型のシリーズ・シャント構成のパタンレイアウトとしている。

なお、図４には、ＳＰ８Ｔスイッチを形成する２つのＳＰ４Ｔスイッチ部のうち、分岐点Ｂにて４分岐する下側のＳＰ４Ｔスイッチ部(つまり、第２のＳＰ４Ｔスイッチ部)のパタンレイアウトのみを示している。したがって、以下では、図４に示すＳＰ４Ｔスイッチ部(第２のＳＰ４Ｔスイッチ部)について、詳細な説明を行うこととする。

図４に示すＳＰ４Ｔスイッチ部は、前述したように、図１の下側のＳＰ４Ｔスイッチ(つまり、第２のＳＰ４Ｔスイッチ部)として、シリーズＦＥＴを構成している第２のＦＥＴであるＦＥＴ４２_５〜４２_８をｍ個（ｍ＝４）備えていることに加えて、図３に例示したＳＰ４Ｔスイッチ部の場合と同様、シャントＦＥＴを構成する第４のＦＥＴであるＦＥＴ４２_５Ｓ〜４２_８Ｓをｍ個（ｍ＝４）追加したシリーズ・シャント構成のスイッチを成しているが、図３に例示したＳＰ４Ｔスイッチ部と比較して、配線の種類およびＦＥＴの配置方法が異なっている。

つまり、配線の種類としては、図１〜図３に例示したコプレーナ線路とは異なり、半導体基板の表面には、接地導体１および図示していない１層以上の誘電体層が順に積層され、第７の配線を形成する配線２０_３、ｍ本（ｍ＝４)の第３の配線を形成する配線２１_５〜２１_８、および、ｍ個（ｍ＝４)の第３の端子にそれぞれ接続するｍ本（ｍ＝４)の第９の配線である配線２２_５〜２２_８は、半導体基板上および各誘電体層も含めた各層のうち、いずれかの層上に形成されるが、図４では、同一の層上に形成された構成を例示している。なお、第７の配線を形成する配線２０_３、ｍ本（ｍ＝４)の第３の配線を形成する配線２１_５〜２１_８、および、ｍ本（ｍ＝４)の第９の配線である配線２２_５〜２２_８は、必ずしも同一の層上に形成される必要はなく、それぞれ、異なる層上に形成しても構わない。また、半導体基板上に順に１層以上の誘電体層と接地導体とが積層された構造において、第７の配線を形成する配線２０_３、ｍ本（ｍ＝４)の第３の配線を形成する配線２１_５〜２１_８、および、ｍ本（ｍ＝４)の第９の配線である配線２２_５〜２２_８を、半導体基板上を含み、接地導体が形成された層上とは異なる層上に形成しても構わない。

好ましくは、ｍ本（ｍ＝４)の第３の配線である配線２１_５〜２１_８間の相互干渉を低減することができるように、少なくとも、第３の配線である配線２１_５〜２１_８と接地導体との間の誘電体層の厚さが、数μｍ〜１０μｍ程度に設定されることが望ましい。

かくのごとき配線構造を採用することにより、配線間の干渉を低減することができるため、４本の配線２１_５〜２１_８の間隔を狭めることができる。この結果、４本の配線２１_５〜２１_８の長さを短くすることができ、スイッチのより一層の広帯域動作を図ることができる。

なお、ｍ本（ｍ＝４）の第３の配線である配線２１_５〜２１_８の他の一端とｍ個(ｍ＝４)の第２のＦＥＴであるＦＥＴ４２_５〜４２_８とのそれぞれの接続は、ｍ個(ｍ＝４)の第４のスルーホールであるスルーホール３１_５〜３１_８を介して行われ、ｍ本（ｍ＝４）の第９の配線である配線２２_５〜２２_８とｍ個（ｍ＝４）の第２のＦＥＴであるＦＥＴ４２_５〜４２_８とのそれぞれの接続は、ｍ個(ｍ＝４)の第６のスルーホールであるスルーホール３２_５〜３２_８を介して行われる。

ここで、順次積層された接地導体を介して、ｍ個(ｍ＝４)の第４のスルーホールであるスルーホール３１_５〜３１_８、ｍ個(ｍ＝４)の第６のスルーホールであるスルーホール３２_５〜３２_８を設置する場合、当該接地導体の一部の領域には、ｍ個(ｍ＝４)の第４のスルーホールであるスルーホール３１_５〜３１_８、ｍ個(ｍ＝４)の第６のスルーホールであるスルーホール３２_５〜３２_８を、それぞれ、当該接地導体に接触することなく、貫通させるための間隙が設けられている。

また、上側に配置される第１のＳＰ４Ｔスイッチ部の場合についても同様であり、第６の配線を形成する配線２０_２、ｎ本（ｎ＝４)の第２の配線を形成する配線２１_１〜２１_４、および、ｎ個（ｎ＝４)の第２の端子にそれぞれ接続するｎ本（ｎ＝４)の第８の配線である配線２２_１〜２２_４は、半導体基板上も含め、１層以上の誘電体層（好ましくは各誘電体層の厚さが数μｍ〜１０μｍ程度）上のうち、いずれかの層上に形成される。

さらに、少なくとも、第２の配線である配線２１_１〜２１_４および接地導体が、半導体基板上および１層以上の誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成されるようにし、かつ、ｎ本（ｎ＝４)の第２の配線である配線２１_１〜２１_４の他の一端とｎ個（ｎ＝４)の第１のＦＥＴであるＦＥＴ４２_１〜４２_４とのそれぞれの接続は、ｎ個（ｎ＝４)の第３のスルーホールであるスルーホール３１_１〜３１_４を介して行われ、ｎ本（ｎ＝４)の第８の配線である配線２２_１〜２２_４とｎ個（ｎ＝４)の第１のＦＥＴであるＦＥＴ４２_１〜４２_４とのそれぞれの接続は、ｎ個（ｎ＝４)の第５のスルーホールであるスルーホール３２_１〜３２_４を介して行われる。

ここで、順次積層された接地導体を介して、ｎ個(ｎ＝４)の第３のスルーホールであるスルーホール３１_１〜３１_４、ｎ個(ｎ＝４)の第５のスルーホールであるスルーホール３２_１〜３２_４を設置する場合、当該接地導体の一部の領域には、ｎ個(ｎ＝４)の第３のスルーホールであるスルーホール３１_１〜３１_４、ｎ個(ｎ＝４)の第５のスルーホールであるスルーホール３２_１〜３２_４を、それぞれ、当該接地導体に接触することなく、貫通させるための間隙が設けられている。

また、図１のＳＰ８Ｔスイッチに示した、第１の端子である共通端子とＳＰＤＴスイッチ８とを接続する配線２０_１についても、１層以上の誘電体層上に形成する前述したような配線構造を適用することができる。

一方、図４に示すＳＰ４Ｔスイッチ部におけるＦＥＴの配置方法に関しては、第２のＦＥＴであるＦＥＴ４２_５〜４２_８のドレイン(またはソース)と第４のＦＥＴであるシャントＦＥＴ４２_５Ｓ〜４２_８Ｓのドレイン(またはソース)とを、配線(図３の場合の第５の配線である配線２３_５〜２３_８)を介することなく、直接接合させ、さらに、ＳＰ４Ｔスイッチ部を形成する各ＳＰＳＴスイッチは、分岐点Ｂの水平方向に対して図の上下に対称な位置に配置した構成となっている点が、図３に例示したＳＰ４Ｔスイッチ部の場合とは異なっている。

つまり、例えば、分岐点Ｂの右上方向のＳＰＳＴスイッチには、第３の配線の一つである配線２１_５および第４のスルーホールの一つであるスルーホール３１_５を介して、第２のＦＥＴの一つであるシリーズＦＥＴ４２_５のソース(またはドレイン)が接続され、シリーズＦＥＴ４２_５のドレイン(またはソース)は、ソース(またはドレイン)が接地された第４のＦＥＴの一つであるシャントＦＥＴ４２_５Ｓのドレイン(またはソース)に直接接合されるとともに、第６のスルーホールの一つであるスルーホール３２_５を介して、第９の配線の一つである配線２２_５に接続された状態で配置されている。

かかるパタンレイアウトと同様の構成として、例えば、図４の分岐点Ｂの右下方向に位置するＳＰＳＴスイッチに関しても、配線２１_６、スルーホール３１_６、ＦＥＴ４２_６、シャントＦＥＴ４２_６Ｓ、スルーホール３２_６、配線２２_６の各構成要素については、分岐点Ｂの右上に位置している各構成要素と上下に対称な位置関係で配置されている。

このようなＦＥＴの構成を採用することにより、ＦＥＴ間の間隔を、図３に例示した構成の場合よりもさらに狭めることができ、前述した配線の効果と合せて、より一層スイッチの広帯域化を図ることができる。

また、図３、図４のようなＳＰ４Ｔスイッチ部を構成要素とするＳＰ８Ｔスイッチの場合においても、図８の特性図に示したように、反射損失を−１０ｄＢ以下に確保するために、ｎ本（ｎ＝４）の第２の配線である配線２１_１〜２１_４およびｍ本（ｍ＝４）の第３の配線である配線２１_５〜２１_８の実効電気長を、あらかじめ定めた所望の動作周波数において、５度以下とすることが望ましい。

なお、ＳＰＤＴスイッチ８の２個の個別端子のそれぞれに接続されるスイッチは、図３、図４に例示したようなＳＰ４Ｔスイッチに限定されることなく、例えば図２において例示したＳＰ６Ｔスイッチ、あるいは、ＳＰ３Ｔスイッチ、ＳＰ５Ｔスイッチなど、任意のＳＰｋＴスイッチ（ｋ：２以上の整数）を使用することができる。

また、分岐点Ａ、Ｂにおいてそれぞれｎ分岐、ｍ分岐することにより配置されるＳＰｎＴスイッチ、ＳＰｍＴスイッチのそれぞれのポート数は、同一のポート数に限定されることはなく、それぞれに配置されるポート数が異なるポート数となるスイッチを適用して、例えばＳＰ４ＴスイッチとＳＰ６Ｔスイッチとを適用して、全体として、ＳＰ１０Ｔスイッチを構成するなどのスイッチ構成としても構わない。

［第３の実施の形態］
次に、本発明の第３の実施の形態に係わる多端子半導体スイッチについて、図５、図６を用いて説明する。図５は、本発明の第３の実施の形態に係わる多端子半導体スイッチの一例であるＳＰ１６Ｔスイッチのパタンレイアウトを示すレイアウト図である。また、図６は、図５のパタンレイアウト構造を分かり易く示すための説明図であり、図６(Ａ)は、図５の各構成要素のうち、第６、第７の配線である配線２０_２、２０_３、接地導体１_２、１_３、および、第１のスルーホールであるスルーホール３３、接地導体１_１、１_２間を接続するスルーホール３４_１〜３４_４、第２のスルーホールである３５、接地導体１_１、１_３間を接続するスルーホール３６_１〜３６_４を取り除いた状態のパタンレイアウトを示すレイアウト図であり、図６(Ｂ)は、図５のＸ‐Ｘ′面における断面図を示している。

図５、図６に例示する多端子半導体スイッチは、ＳＰ１６Ｔスイッチを構成しており、１個の第１の端子を構成する共通端子(図示せず)からの配線２０_１が、図１の場合と同様、第１の配線として、第５のＦＥＴとなるＦＥＴ４１_１、４１_２等で構成されるSingle‐Pole Double‐Throw(ＳＰＤＴ：単極双投)スイッチ８の共通端子に接続される。

図６に示すように、ＳＰＤＴスイッチ８の個別端子の一方は、第６の配線である配線２０_２を介して、分岐点Ａにおいて、ｎ本（ｎ：２以上の整数。図６の場合、ｎ＝８）の第２の配線である配線２１_１〜２１_８にｎ分岐され、ｎ本の配線２１_１〜２１_８を介して、ｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４２_１〜４２_８のソース（またはドレイン）にそれぞれ接続される。つまり、一端が互いに接続された８本の第２の配線である配線２１_１〜２１_８を介して、ＳＰＤＴスイッチ８の個別端子の一方と、８個の第１のＦＥＴであるＦＥＴ４２_１〜４２_８のソース（またはドレイン）とのそれぞれが接続される。

また、ｎ個（ｎ＝８）のＦＥＴ４２_１〜４２_８のドレイン（またはソース）は、ｎ本（ｎ＝８）の第８の配線である配線２２_１〜２２_８にそれぞれ接続され、ｎ個（ｎ＝８）の第２の端子を構成する個別の端子(図示せず)に接続されている。したがって、分岐点Ａを、第１のＦＥＴであるＦＥＴ４２_１〜４２_８からなるｎ個（ｎ＝８）の各ＳＰＳＴスイッチの共通端子として見ると、８個のＳＰＳＴスイッチからなるSingle‐Pole ８‐Throw(ＳＰ８Ｔ)スイッチを形成しており、第１のＳＰ８Ｔスイッチ部を構成している。

同様に、ＳＰＤＴスイッチ８の個別端子の他の一方は、第７の配線である配線２０_３を介して、分岐点Ｂにおいて、ｍ本（ｍ：２以上の整数。図６の場合、ｍ＝８）の第３の配線である配線２１_９〜２１_１６にｍ分岐され、ｍ本の配線２１_９〜２１_１６を介して、ｍ個（ｍ＝８）の第２のＦＥＴであるＦＥＴ４２_９〜４２_１６のソース（またはドレイン）にそれぞれ接続される。つまり、一端が互いに接続された８本の第３の配線である配線２１_９〜２１_１６を介して、ＳＰＤＴスイッチ８の個別端子の他の一方と、８個のＦＥＴ４２_９〜４２_１６のソース（またはドレイン）とのそれぞれが接続される。

また、ｍ個（ｍ＝８）のＦＥＴ４２_９〜４２_１６のドレイン（またはソース）は、ｍ本（ｍ＝８）の第９の配線である配線２２_９〜２２_１６にそれぞれ接続され、ｍ個（ｍ＝８）の第３の端子を構成する個別の端子(図示せず)に接続されている。したがって、分岐点Ｂを、第２のＦＥＴであるＦＥＴ４２_９〜４２_１６からなるｎ個（ｎ＝８）の各ＳＰＳＴスイッチの共通端子として見ると、８個のＳＰＳＴスイッチからなるＳＰ８Ｔスイッチを形成しており、第２のＳＰ８Ｔスイッチ部を構成している。

ここで、第１の配線である配線２０_１、第８、第９の配線である配線２２_１〜２２_１６に関しては、図４に例示した配線構造と同様に形成される。つまり、半導体基板７の表面に、接地導体１_１および図示していない１層以上の誘電体層が順に積層され、配線２０_１、配線２２_１〜２２_１６は、いずれかの誘電体層上に形成されている。

また、第７の配線である配線２０_３に関しては、図６（Ｂ）に例示するように、半導体基板７の表面に、８本の第３の配線である配線２１_９〜２１_１６、誘電体層６_１、接地導体１_３、誘電体層６_２が順に積層され、配線２０_３は、この誘電体層６_２上に形成された構造となっている。ここで、接地導体１_３、誘電体層６_１、６_２には、それらの一部の領域例えば中心部に第２のスルーホールであるスルーホール３５を通過させるための間隙（穴）が穿設されており、配線２０_３と配線２１_９〜２１_１６とを接地導体１_３と接触することなく接続することができる。

同様に、第６の配線である配線２０_２に関しては、半導体基板７の表面に、８本の第２の配線である配線２１_１〜２１_８、誘電体層６_１、接地導体１_２、誘電体層６_２が順に積層され、配線２０_２は、この誘電体層６_２上に形成された構造となっている。ここで、接地導体１_２、誘電体層６_１、６_２には、それらの一部の領域例えば中心部に第１のスルーホールであるスルーホール３３を通過させるための間隙（穴）が穿設されており、配線２０_２と配線２１_１〜２１_８とを接地導体１_２と接触することなく接続することができる。

つまり、第２の配線である配線２１_１〜２１_８および第６の配線である配線２０_２が存在する領域の半導体基板７上には、順に１層以上の誘電体層６_１、接地導体１_２、１層以上の誘電体層６_２が積層され、当該領域において、第２の配線である配線２１_１〜２１_８と第６の配線である配線２０_２とが、接地導体１_２が形成されていない半導体基板７上および誘電体層６_１、６_２を含めた各層のうち互いに異なるいずれかの異なる層上に形成され、かつ、第２の配線である配線２１_１〜２１_８の互いに接続された一端と第６の配線である配線２０_２とは、第１のスルーホールであるスルーホール３３を介して接続される。

一方、第３の配線である配線２１_９〜２１_１６および第７の配線である配線２０_３が存在する領域の半導体基板７上には、順に１層以上の誘電体層６_１、接地導体１_３、１層以上の誘電体層６_２が積層され、当該領域において、第３の配線である配線２１_９〜２１_１６と第７の配線である配線２０_３とが、接地導体１_３が形成されていない半導体基板７上および誘電体層６_１、６_２を含めた各層のうち互いに異なるいずれかの異なる層上に形成され、第３の配線である配線２１_９〜２１_１６の互いに接続された一端と第７の配線である配線２０_３とは、第２のスルーホールであるスルーホール３５を介して接続される。

さらに、ｎ本（ｎ＝８）の第２の配線である配線２１_１〜２１_８の他の一端とｎ個（ｎ＝８）の第１のＦＥＴであるＦＥＴ４２_１〜４２_８のソース（またはドレイン）とは、図４に示した例では第３のスルーホールを介して接続されていたが、本実施の形態の場合は、図６に示すように、直接接続される。同様に、ｍ本（ｍ＝８）の第３の配線である配線２１_９〜２１_１６の他の一端とｍ個（ｍ＝８）の第２のＦＥＴであるＦＥＴ４２_９〜４２_１６のソース（またはドレイン）についても、直接接続される。

また、図５に示すように、接地導体１_２、１_３は、それぞれ、スルーホール３４_１〜３４_４、スルーホール３６_１〜３６_４を介して、半導体基板７上の接地導体１_１と接続されている。

かくのごとき構造は、例えば、ポリイミドなどを絶縁層間膜として使用し、半導体基板７上においてポリイミドの塗布、加熱硬化、ドライエッチングによるスルーホール形成という製造工程を繰り返すことによって実現することができる。なお、第１の配線である配線２０_１、第８、第９の配線である２２_１〜２２_１６の領域に適用される誘電体層に関しても、誘電体層６_１あるいは誘電体層６_１および誘電体層６_２によって構成することにより、図５、図６に示した全ての配線構造を共通の製造工程を用いて実現することができる。

このような構成とすることにより、スルーホール部を除き、全ての信号配線を高周波信号の伝送に適した特性インピーダンスとしてあらかじめ定めた特性の伝送線路として形成することができるため、スイッチの広帯域動作が容易になる。

さらに、第６の配線である配線２０_２と第２の配線である配線２１_１〜２１_８との間、および、第７の配線である配線２０_３と第３の配線である配線２１_９〜２１_１６との間に、それぞれ、接地導体１_２、１_３を設けることが可能になり、よって、配線２０_２と配線２１_１〜２１_８との間、および、配線２０_３と配線２１_９〜２１_１６との間の電磁結合をなくすことができるため、電磁結合による悪影響を懸念することなく、配線２１_１〜２１_８、２１_９〜２１_１６をレイアウトすることが可能になる。

つまり、電磁結合によるポート間特性のバラツキを懸念することなく、配線２１_１〜２１_８、２１_９〜２１_１６の最短かつ等長化に最適なレイアウトとすることができる。

一方、接地導体１_２、１_３が存在しない場合には、電磁結合の強弱により(例えば、図５、図６(Ａ）に示すように配線２０_２に近い配線２１_１、２１_８に関しては、両者の電磁結合が強くなり、配線２０_２から離れた配線２１_４、２１_５に関しては、両者の電磁結合が弱くなることから)、ポート間特性の均一化が困難であり、その影響を低減するためには、レイアウトの自由度が制限されることになる。

なお、誘電体層６_１、６_２の厚みを、それぞれ、数μｍ〜１０μｍ程度に設定することによって、配線２０_２、配線２１_１〜２１_８のそれぞれから接地導体１_２までの距離、配線２０_３、配線２１_９〜２１_１６のそれぞれから接地導体１_３までの距離をそれぞれ数μｍ〜１０μｍ程度にすることができるため、配線２１_１〜２１_８および２１_９〜２１_１６相互の間隔を狭くしても、互いの不要な電磁結合を低減することができ、ポート数の増大に対応することが容易になる。

図５、図６に示すＳＰ１６Ｔスイッチにおいては、第５のＦＥＴであるＦＥＴ４１_１、４１_２、第１のＦＥＴであるＦＥＴ４２_１〜４２_８および第２のＦＥＴであるＦＥＴ４２_９〜４２_１６のゲートに、それぞれ、第５の抵抗である抵抗５１_１、５１_２および第１の抵抗である抵抗５２_１〜５２_８および第２の抵抗である抵抗５２_９〜５２_１６が接続されており、制御端子(図示せず)からそれぞれ抵抗５１_１、５１_２および抵抗５２_１〜５２_１６を経由して各ＦＥＴのゲート制御電圧を印加することによって、配線２０_１が接続される共通端子(図示せず。つまり第１の端子)と配線２２_１〜２２_１６がそれぞれ接続される１６個の個別端子(図示せず。８個の第２の端子と８個の第３の端子とからなる合計１６個の端子)との間の切替制御が行われる。

また、第５の抵抗である抵抗５１_１、５１_２、第１の抵抗である抵抗５２_１〜５２_８および第２の抵抗である抵抗５２_９〜５２_１６は、接続される各ＦＥＴの直近(近傍)において、あるいは、接続される各ＦＥＴと隣接のＦＥＴとの間において、各ＦＥＴのゲートに平行に配置されているため、ＦＥＴ間隔を拡げることなく、制御信号間の干渉を避けることができる。ＦＥＴ間隔を狭めることは、第２、第３の配線である配線２１_１〜２１_１６の長さを短くすることを可能にし、スイッチの動作帯域を拡大することに直結する。

なお、８個の第１のＦＥＴであるＦＥＴ４２_１〜４２_８、８個の第２のＦＥＴであるＦＥＴ４２_９〜４２_１６のそれぞれのゲートは、あるいは、８個の第１のＦＥＴであるＦＥＴ４２_１〜４２_８、８個の第２のＦＥＴであるＦＥＴ４２_９〜４２_１６、２個の第５のＦＥＴであるＦＥＴ４１_１、４１_２のそれぞれのゲートは、互いに平行になるように配置される。

図５、図６に示すパタンレイアウトのＳＰ１６Ｔスイッチに関する以上に説明したような効果により、反射特性およびポート間特性の均一なＳＰ１６Ｔスイッチの広帯域動作を実現することができる上に、小型化・低コスト化も図ることができる。

なお、第１の配線である配線２０_１、第６の配線である配線２０_２、第７の配線である２０_３、第２の配線である配線２１_１〜２１_８、第３の配線である配線２１_９〜２１_１６を信号線として使用する伝送線路の特性インピーダンスは、好ましくは、配線幅を細くすることなどによって、それらの配線の一部もしくは全部について、多端子半導体スイッチの入出力インピーダンスよりも高く設定することが望ましい。かくのごとき特性インピーダンスの配線とすることにより、より一層、オープンスタブの影響を相殺することができ、反射損失を改善することができる。

また、図８の特性図に示したように、反射損失を−１０ｄＢ以下に確保するために、ｎ本（ｎ＝８）の第２の配線である配線２１_１〜２１_８およびｍ本（ｍ＝８）の第３の配線である配線２１_９〜２１_１６の実効電気長を、あらかじめ定めた所望の動作周波数において、５度以下とすることが望ましい。

また、図５、図６のごとき回路構成においては、信号線がグランドに接続されていないため、入力された信号レベルをほぼそのまま出力することができる。したがって、ＲＦ帯の信号を用いる無線通信用途などに加えて、信号直流ロジックレベルに無依存な広帯域ベースバンド信号を利用する高速データ伝送用スイッチとしても利用することができる。

なお、ＳＰＤＴスイッチ８の２個の個別端子に接続されるスイッチは、図５、図６に例示したようなＳＰ８Ｔスイッチに限定されることはなく、ＳＰ３Ｔスイッチ、ＳＰ４Ｔスイッチ、ＳＰ５Ｔスイッチ、ＳＰ６Ｔスイッチなど、任意のＳＰｋＴスイッチ（ｋ：２以上の整数）を使用することができる。

また、図６の分岐点Ａ、Ｂにおいてそれぞれｎ分岐、ｍ分岐することにより配置されるＳＰｎＴスイッチ、ＳＰｍＴスイッチのそれぞれのポート数は、図５、図６に例示したような同一のポート数に限定されることはなく、それぞれに配置されるポート数が異なるポート数となるスイッチを適用して、例えばＳＰ９ＴスイッチとＳＰ１０Ｔスイッチとを適用して、全体として、ＳＰ１９Ｔスイッチを構成するなどのスイッチ構成としても構わない。

なお、図６（Ｂ）の断面図に示した構成と異なる構成としても良く、例えば、配線２０_２、２０_３と配線２１_１〜２１_１６との位置関係を逆にして、配線２０_２、２０_３を半導体基板７上に、配線２１_１〜２１_１６を誘電体層６_２上に配するような構成であっても構わない。

また、図５、図６のような構造を、第１の実施の形態における図１、図２、第２の実施の形態における図３、図４に示した多端子半導体スイッチに適用しても構わない。

［その他の実施の形態］
本実施の形態においては、多端子半導体スイッチ中のＳＰＤＴスイッチ８を構成するＦＥＴの個数については、前述した各実施の形態のように、ＦＥＴ４１_１、４１_２の２個に限るものではなく、２個以上のＦＥＴを用いて構成するようにしても良い。また、ＳＰＤＴスイッチ８を、ＦＥＴに代えて、微小な機械式スイッチ(ＭＥＭＳ(Micro‐Electro‐Mechanical Systems)スイッチ)を用いて構成しても構わない。ＭＥＭＳスイッチを用いる場合、ＦＥＴを用いた構成と比較して、制御電圧が大きくなり、切替時間が遅くなるというデメリットがあるものの、スイッチの低損失化および高アイソレーション化を図ることができる。

また、ＳＰＤＴスイッチ８の２個の個別端子と分岐点Ａ、Ｂとのそれぞれの間を接続する際に、前述した各実施の形態においては、第６の配線である配線２０_２、第７の配線である配線２０_３を介して接続する例を示したが、場合によっては、ＳＰＤＴスイッチ８の２個の個別端子と分岐点Ａ、Ｂとのそれぞれの間を、第６、第７の配線を介することなく、直結するようにしても良い。

また、ｎ個の第１のＦＥＴとｎ個の第２の端子とのそれぞれの間、ｍ個の第２のＦＥＴとｍ個の第３の端子とのそれぞれの間を接続する際に、前述した各実施の形態においては、ｎ本の第８の配線、ｍ本の第９の配線を介して接続する例を示したが、ｎ本の第８の配線、ｍ本の第９の配線は、それぞれ、等長であることが望ましい。あるいは、場合によっては、第８、第９の配線を介することなく、第１、第２のＦＥＴと第２、第３の端子とを、それぞれ、直結するようにしても良い。

また、半導体基板７上に１層以上の誘電体層を積層する場合、前述した各実施の形態においては、ｎ本の第８の配線とｎ個の第１のＦＥＴの間、ｍ本の第９の配線とｍ個の第２のＦＥＴとの間を、それぞれ、第５のスルーホール、第６のスルーホールを介して接続する例を説明したが、場合によっては、誘電体層を積層する場合であっても、ｎ本の第８の配線とｎ個の第１のＦＥＴとを、ｍ本の第９の配線とｍ個の第２のＦＥＴとを、それぞれ、同一の層上に配置して、ｎ本の第８の配線とｎ個の第１のＦＥＴの間、ｍ本の第９の配線とｍ個の第２のＦＥＴとの間を、スルーホールを介することなく、直接接続するようにしても良い。

さらに、ｎ個の第１のＦＥＴおよびｍ個の第２のＦＥＴのゲートについては、それぞれ、ゲートフィンガ１本で構成され、かつ、同一の方向に向くように形成されて、互いに平行になるように配置されることが望ましい。かくのごとき構成を用いることにより、各ＦＥＴ間の間隔を狭めることが可能になり、ｎ本の第２の配線、ｍ本の第３の配線の長さを短くすることでき、多端子半導体スイッチの動作帯域を拡大することができる。

また、ｎ個の第１のＦＥＴおよびｍ個の第２のＦＥＴのゲート幅についても、それぞれ、ｎ本の第２の配線およびｍ本の第３の配線の長さ以下になっていることが望ましい。かくのごとき構成を用いることにより、第１のＦＥＴ、第２のＦＥＴのＯＦＦ時に、第２の配線、第３の配線とともにオープンスタブに見えてしまう第１のＦＥＴ、第２のＦＥＴの物理長の影響を大幅に低減することができ、多端子半導体スイッチの動作帯城をさらに拡大することができる。

本発明の第１の実施の形態に係わる多端子半導体スイッチの一例であるＳＰ８Ｔスイッチのパタンレイアウトを示すレイアウト図である。 本発明の第１の実施の形態に係わる多端子半導体スイッチの図１の場合とは異なる例であるＳＰ１２Ｔスイッチのパタンレイアウトを示すレイアウト図である。 本発明の第２の実施の形態に係わる多端子半導体スイッチの一例であるＳＰ８Ｔスイッチを形成するためのＳＰ４Ｔスイッチ部のパタンレイアウトを示すレイアウト図である。 本発明の第２の実施の形態に係わる多端子半導体スイッチの一例であるＳＰ８Ｔスイッチを形成するためのＳＰ４Ｔスイッチ部の図３の場合とは異なるパタンレイアウトを示すレイアウト図である。 本発明の第３の実施の形態に係わる多端子半導体スイッチの一例であるＳＰ１６Ｔスイッチのパタンレイアウトを示すレイアウト図である。 図５のパタンレイアウト構造を分かり易く示すための説明図である。 従来のＳＰ８Ｔスイッチの接続構成を示す回路図である。 図７のＳＰ８Ｔスイッチにおける信号特性のシミュレーション結果を示す特性図である。 従来のＳＰ８Ｔスイッチの図７とは異なる構成を示す回路図である。

符号の説明

１，１_１，１_２，１_３…接地導体、２０_１〜２０_３，２１_１〜２１_１６，２２_１〜２２_１６，２３_５〜２３_８…配線、３１，３１_５〜３１_８，３２_１〜３２_１６，３３，３４_１〜３４_４，３５，３６_１〜３６_４，３７_１，３７_２…スルーホール、４１_１，４１_２，４２_１〜４２_１６…ＦＥＴ、４２_１Ｓ〜４２_８Ｓ…シャントＦＥＴ、５１_１，５１_２，５２_１〜５２_１６…抵抗、８…ＳＰＤＴスイッチ、９_１〜９_８…ＳＰＳＴスイッチ、１０_１，１０_２，１０_１１，１０_１２，１０_２１，１０_２２，１０_１１１，１０_１１２，１０_１２１，１０_１２２，１０_２１１，１０_２１２，１０_２２１，１０_２２２…ＳＰＳＴスイッチ、Ａ，Ｂ…分岐点。

Claims (18)

1. 半導体基板に、１個の第１の端子と、ｎ個(ｎ:２以上の正整数)の第２の端子と、ｍ個(ｍ:２以上の正整数)の第３の端子とを備え、
   さらに、１個の共通端子と２個の個別端子とを有するＳＰＤＴ(単極双投)スイッチを備え、
   さらに、ｎ個の第１のＦＥＴと、ｍ個の第２のＦＥＴと、第１の配線と、一端が互いに接続されたｎ本の第２の配線と、一端が互いに接続されたｍ本の第３の配線と、を備えてなる多端子半導体スイッチであって、
   前記第１の端子と前記共通端子とは、前記第１の配線を介して接続され、
   前記第２の配線の互いに接続された一端は、前記ＳＰＤＴスイッチの一方の個別端子に接続され、他の一端は、それぞれ、ｎ個の前記第１のＦＥＴのソースまたはドレインに接続され、ｎ個の前記第１のＦＥＴのドレインまたはソースは、それぞれ、ｎ個の前記第２の端子に接続され、
   前記第３の配線の互いに接続された一端は、前記ＳＰＤＴスイッチの他の一方の個別端子に接続され、他の一端は、それぞれ、ｍ個の前記第２のＦＥＴのソースまたはドレインに接続され、ｍ個の前記第２のＦＥＴのドレインまたはソースは、それぞれ、ｍ個の前記第３の端子に接続され、
   ｎ本の前記第２の配線およびｍ本の前記第３の配線は、それぞれ、直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とする多端子半導体スイッチ。
2. 請求頂１に記載の多端子半導体スイッチにおいて、
   前記第２の配線および前記第３の配線の実効電気長が、それぞれ、あらかじめ定めた所望の動作周波数において、５度以下であることを特徴とする多端子半導体スイッチ。
3. 請求項１または２に記載の多端子半導体スイッチにおいて、
   ｎ個の前記第１のＦＥＴおよびｍ個の前記第２のＦＥＴのゲートフィンガは、それぞれ、１本であることを特徴とする多端子半導体スイッチ。
4. 請求項１乃至３のいずれかに記載の多端子半導体スイッチにおいて、
   ｎ個の前記第１のＦＥＴおよびｍ個の前記第２のＦＥＴのゲート幅は、それぞれ、ｎ本の前記第２の配線およびｍ本の前記第３の配線の長さ以下であることを特徴とする多端子半導体スイッチ。
5. 請求項１乃至４のいずれかに記載の多端子半導体スイッチにおいて、
   ｎ個の前記第１のＦＥＴのゲートにそれぞれ接続されるｎ個の第１の抵抗と、ｍ個の前記第２のＦＥＴのゲートにそれぞれ接続されるｍ個の第２の抵抗とを備え、
   ｎ個の前記第１の抵抗は、それぞれが接続される前記第１のＦＥＴの近傍、あるいは、当該第１のＦＥＴと隣接の前記第１のＦＥＴとの間に配置され、
   ｍ個の前記第２の抵抗は、それぞれが接続される前記第２のＦＥＴの近傍、あるいは、当該第２のＦＥＴと隣接の前記第２のＦＥＴとの間に配置されてなることを特徴とする多端子半導体スイッチ。
6. 請求項１乃至５のいずれかに記載の多端子半導体スイッチにおいて、
   さらに、ｎ個の第３のＦＥＴと、ｍ個の第４のＦＥＴとを備え、
   ｎ個の前記第３のＦＥＴのソースまたはドレインは接地され、ｎ個の前記第３のＦＥＴのドレインまたはソースは、それぞれ、ｎ個の前記第１のＦＥＴのドレインまたはソースに直接接合され、
   ｍ個の前記第４のＦＥＴのソースまたはドレインは接地され、ｍ個の前記第４のＦＥＴのドレインまたはソースは、それぞれ、ｍ個の前記第２のＦＥＴのドレインまたはソースに直接接合されてなることを特徴とする多端子半導体スイッチ。
7. 請求項６に記載の多端子半導体スイッチにおいて、
   さらに、ｎ本の第４の配線とｍ本の第５の配線とを備え、
   ｎ個の前記第３のＦＥＴのドレインまたはソースは、ｎ個の前記第１のＦＥＴのドレインまたはソースに、それぞれ直接接合されることに代わり、ｎ本の前記第４の配線を介して、それぞれ接続され、
   ｍ個の前記第４のＦＥＴのドレインまたはソースは、ｍ個の前記第２のＦＥＴのドレインまたはソースに、それぞれ直接接合されることに代わり、ｍ本の前記第５の配線を介して、それぞれ接続されてなることを特徴とする多端子半導体スイッチ。
8. 請求項７に記載の多端子半導体スイッチにおいて、
   ｎ本の前記第４の配線およびｍ本の前記第５の配線は、それぞれ、直線で形成され、かつ、それぞれの長さが互いに等しいことを特徴とする多端子半導体スイッチ。
9. 請求項１乃至８のいずれかに記載の多端子半導体スイッチにおいて、
   前記ＳＰＤＴスイッチは、２つ以上の第５のＦＥＴを少なくとも備えてなることを特徴とする多端子半導体スイッチ。
10. 請求項１乃至９のいずれかに記載の多端子半導体スイッチにおいて、
    前記第１、第２のＦＥＴあるいは前記第１乃至第４のＦＥＴあるいは前記第１、第２、第５のＦＥＴあるいは前記第１乃至第５のＦＥＴのゲートが、互いに平行であることを特徴とする多端子半導体スイッチ。
11. 請求項１乃至１０のいずれかに記載の多端子半導体スイッチにおいて、
    さらに、第６の配線と第７の配線とを備え、
    前記第２の配線の互いに接続された一端と前記ＳＰＤＴスイッチの一方の個別端子とは、前記第６の配線を介して接続され、
    前記第３の配線の互いに接続された一端と前記ＳＰＤＴスイッチの他の一方の個別端子とは、前記第７の配線を介して接続されてなることを特徴とする多端子半導体スイッチ。
12. 請求項１乃至１１のいずれかに記載の多端子半導体スイッチにおいて、
    前記第２の配線が存在する領域の前記半導体基板上には、１層以上の誘電体層が積層され、
    当該領域において、前記第２の配線と接地導体とが、前記半導体基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成され、
    前記第３の配線が存在する領域の前記半導体基板上には、１層以上の誘電体層が積層され、
    当該領域において、前記第３の配線と接地導体とが、前記半導体基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成されてなることを特徴とする多端子半導体スイッチ。
13. 請求項１１に記載の多端子半導体スイッチにおいて、
    前記第２の配線および前記第６の配線が存在する領域の前記半導体基板上には、順に１層以上の誘電体層、接地導体、１層以上の誘電体層が積層され、
    当該領域において、前記第２の配線と前記第６の配線とは、前記接地導体が形成されていない前記半導体基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの異なる層上に形成され、
    前記第２の配線の互いに接続された一端と前記第６の配線とは、第１のスルーホールを介して接続され、
    前記第３の配線および前記第７の配線が存在する領域の前記半導体基板上には、順に１層以上の誘電体層、接地導体、１層以上の誘電体層が積層され、
    当該領域において、前記第３の配線と前記第７の配線とは、前記接地導体が形成されていない前記半導体基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの異なる層上に形成され、
    前記第３の配線の互いに接続された一端と前記第７の配線とは、第２のスルーホールを介して接続されてなることを特徴とする多端子半導体スイッチ。
14. 請求項１２または１３に記載の多端子半導体スイッチにおいて、
    ｎ本の前記第２の配線の他の一端とｎ個の前記第１のＦＥＴのソースまたはドレインとは、直接または第３のスルーホールを介して接続され、
    ｍ本の前記第３の配線の他の一端とｍ個の前記第２のＦＥＴのソースまたはドレインとは、直接または第４のスルーホールを介して接続されてなることを特徴とする多端子半導体スイッチ。
15. 請求項１乃至１４のいずれかに記載の多端子半導体スイッチにおいて、
    さらに、ｎ本の第８の配線とｍ本の第９の配線とを備え、
    ｎ個の前記第１のＦＥＴのドレインまたはソースとｎ個の前記第２の端子とは、それぞれ、ｎ本の前記第８の配線を介して接続され、
    ｍ個の前記第２のＦＥＴのドレインまたはソースとｍ個の前記第３の端子とは、それぞれ、ｍ本の前記第９の配線を介して接続され、
    ｎ本の前記第８の配線およびｍ本の前記第９の配線は、それぞれの長さが互いに等しいことを特徴とする多端子半導体スイッチ。
16. 請求項１５に記載の多端子半導体スイッチにおいて、
    ｎ本の前記第８の配線が存在する領域の前記半導体基板上には、１層以上の誘電体層が積層され、
    当該領域において、ｎ本の前記第８の配線と接地導体とが、前記半導体基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成され、
    ｎ本の前記第８の配線とｎ個の前記第１のＦＥＴのドレインまたはソースとは、直接または第５のスルーホールを介して接続され、
    ｍ本の前記第９の配線が存在する領域の前記半導体基板上には、１層以上の誘電体層が積層され、
    当該領域において、ｍ本の前記第９の配線と接地導体とが、前記半導体基板上および前記誘電体層を含めた各層のうち互いに異なるいずれかの層上に形成され、
    ｍ本の前記第９の配線とｍ個の前記第２のＦＥＴのドレインまたはソースとは、直接または第６のスルーホールを介して接続されてなることを特徴とする多端子半導体スイッチ。
17. 請求項１３乃至１６のいずれかに記載の多端子半導体スイッチにおいて、
    前記第１および第２のスルーホール、および／または、前記第３および第４のスルーホール、および／または、前記第５および第６のスルーホールを、順次積層された前記接地導体を介して設置する場合、当該接地導体の一部の領域に、前記第１および第２のスルーホール、および／または、前記第３および第４のスルーホール、および／または、前記第５および第６のスルーホールを、当該接地導体と接触することなく、通過させる間隙を設けてなることを特徴とする多端子半導体スイッチ。
18. 請求項１乃至１７のいずれかに記載の多端子半導体スイッチにおいて、
    前記第１の配線、前記第２、第３の配線、前記第６、第７の配線のうち、一部または全ての配線の特性インピーダンスを、当該多端子半導体スイッチの入出力インピーダンスよりも高くすることを特徴とする多端子半導体スイッチ。

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