CN114499484B - 一种双频段超宽带4×8射频矩阵开关 - Google Patents

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Abstract

本发明提供一种双频段超宽带4×8射频矩阵开关，属于射频集成电路技术领域。该矩阵开关包括三个单刀四掷射频开关(SP4T)和一个开关滤波电路构成，通过开关的切换，使得开关滤波电路一条输出支路呈现高通滤波或低通滤波，而另一条输出支路呈现关闭状态，即使得矩阵开关有两种模式，高频输出模式或低频输出模式。同时，在任意模式工作时，滤波电路的存在使得射频信号很少从关闭的支路泄露出去，从而降低了矩阵开关的插入损耗。

Description

一种双频段超宽带4×8射频矩阵开关
技术领域
本发明属于射频集成电路技术领域，具体涉及一种双频段超宽带4×8射频矩阵开关。
背景技术
在如今的无线通信时代，随着射频集成电路和电子信息产业的发展，无线通信终端集成度越来越高，通信技术的标准也更加丰富，通信频段拥挤、通信模式并存，针对单一频段的射频接收前端已逐渐不能满足日常需求。为满足多频段通信需求，可重构射频前端应运而生。
射频矩阵开关是可重构射频前端的关键模块，通过射频矩阵开关对射频前端模块(如低噪声放大器、滤波器)进行切换实现射频前端的重构来满足不同频段的通信需求。射频矩阵开关含有多个输入端和多个输出端，因此可以将任何一个输入连接到任何一个输出。射频矩阵开关分为阻塞矩阵、非阻塞矩阵和完整或部分访问矩阵。阻塞矩阵允许将单个输入连接到任何单个输出，因此，在任何给定时间只有一个信号路径是可用的。常见的阻塞型矩阵开关采用两个单刀多掷开关背对背相连，即单刀端与单刀端相连。这种开关结构简单，但由于开关支路多，高频信号会从关断支路泄露，导致隔离度低，插损大。非阻塞矩阵允许同时连接多个输入/输出信号路径。常见的非阻塞矩阵开关由多个横向单刀多掷开关和纵向单刀多掷开关构成，横向每个单刀多掷开关的每一个掷分别与每个纵向的单刀多掷开关的一个掷相连，例如，若要构成4×4矩阵开关，则需要4个横向单刀四掷开关和4个纵向单刀四掷开关，每个横向单刀四掷开关的4个掷分别连接4个不同纵向单刀四掷开关的一个掷。非阻塞矩阵的电路结构复杂，面积较大，同时也由于开关支路多，高频信号从关断支路泄露，导致隔离度低，插损大等问题。完整或部分访问矩阵的常见结构是采用多个多路功分器和多个单刀多掷开关的形式，例如若要构成4×4矩阵开关，则需要4个四路功分器和4个单刀四掷开关，每个四路功分器的一路连接一个单刀四掷开关的一个掷，由此实现将一个输入通过功分器连接到多个输出端口。该种结构同样面临电路复杂，面积大，成本较高等问题，另外，由于引入功分器，将输入信号分成多路输出，导致插损很大，如四路功分器便会引入4dB的插损，同时由于功分器的带宽有限，矩阵开关难以做到宽频带。
因此如何实现可以覆盖多个通信协议频段的超宽带射频矩阵开关的设计，且使射频矩阵开关具有结构简单、低成本、低损耗的优势，就成为了研究热点。
发明内容
针对背景技术所存在的问题，本发明的目的在于提供一种双频段超宽带4×8射频矩阵开关。该矩阵开关包括三个单刀四掷射频开关(SP4T)和一个开关滤波电路构成，通过开关的切换，使得开关滤波电路一条输出支路呈现高通滤波或低通滤波，而另一条输出支路呈现关闭状态，即使得矩阵开关有两种模式，高频输出模式或低频输出模式；同时，在任意模式工作时，滤波电路的存在使得射频信号很难从关闭的支路泄露出去，从而降低了矩阵开关的插入损耗。
为实现上述目的，本发明的技术方案如下：
一种双频段超宽带4×8射频矩阵开关，包括控制网络、一个输入单刀四掷射频开关、两个输出单刀四掷射频开关(SP4T)和一个开关滤波电路；其中，输入单刀四掷射频开关的单刀端与开关滤波电路的输入端相连；两个输出单刀四掷射频开关的单刀端分别与开关滤波电路的两个输出端相连；
所述开关滤波电路包括高通滤波和低通滤波两条支路，两条支路共用同一个输入端，其中，高通滤波支路由一个电容和一个晶体管串联组成，低通滤波支路包括一个电感和两个晶体管，其中一个晶体管串联在支路上，另一个晶体管并联在支路上；
输入单刀四掷射频开关的四个掷为射频矩阵开关的四个输入端，两个输出单刀四掷射频开关的掷为射频矩阵开关的八个输出端；
所述控制网络用于为射频矩阵开关中的晶体管提供偏置电压。
进一步地，所述两个输出单刀四掷射频开关分别为高频段单刀四掷射频开关和低频段单刀四掷射频开关；高频段单刀四掷射频开关与低频端单刀四掷射频开关的拓扑结构一致，低频端单刀四掷射频开关的晶体管尺寸较高频段单刀四掷射频开关的晶体管尺寸更大。这是因为低频段单刀四掷射频开关的插损主要由晶体管的寄生电阻决定，晶体管尺寸越大，晶体管导通时的等效电阻越小，而高频段单刀四掷射频开关的插损主要由于信号从关断支路的关断晶体管泄露，处于关断态下的晶体管等效为寄生电容，晶体管尺寸越小，寄生电容越小，信号泄露也越小；
进一步地，高频段单刀四掷射频开关与开关滤波电路的高通滤波支路相连，低频段单刀四掷射频开关与开关滤波电路的低通滤波支路相连；即低频段单刀四掷射频开关的输出端口当作矩阵开关的低频段输出端口，高频段单刀四掷射频开关的输出端口当作矩阵开关的高频段输出端口。
进一步地，所述控制网络包括偏置电阻Rg1-Rg25；所述输入单刀四掷射频开关包括晶体管M1-M8；所述开关滤波电路包括晶体管M25、M26、M27，及第一电容C1、第一电感L1；高频段单刀四掷射频开关包括晶体管M9-M16；低频段单刀四掷射频开关包括晶体管M17-M24；
其中，第一输入端口Port1与晶体管M1的源极、晶体管M2的漏极相连，晶体管M2的栅极与偏置电阻Rg3相连，晶体管M2的源极接地，晶体管M1的栅极与偏置电阻Rg1一端相连，晶体管M1的漏极与晶体管M3的漏极、晶体管M5的漏极、晶体管M7的漏极、电容C1的一端、电感L1的一端相连，晶体管M3的源极与晶体管M4的漏极、第二输入端口Port2相连，晶体管M3的栅极与偏置电阻Rg2的一端相连，晶体管M4的源极接地，晶体管M4的栅极与偏置电阻Rg4一端相连，晶体管M5的源极与晶体管M6的漏极、第三输入端口Port3相连，晶体管M5的栅极与偏置电阻Rg5的一端相连，晶体管M6的源极接地，晶体管M6的栅极与偏置电阻Rg7一端相连，晶体管M7的源极与晶体管M8的漏极、第四输入端口Port4相连，晶体管M7的栅极与偏置电阻Rg6的一端相连，晶体管M8的源极接地，晶体管M8的栅极与偏置电阻Rg8一端相连，电容C1的另一端与晶体管M25的漏极相连，晶体管M25的栅极与偏置电阻Rg25的一端相连，电感L1的另一端与晶体管M27的漏极、晶体管M26的源极相连，晶体管M27的栅极与偏置电阻Rg27的一端相连，晶体管M26的栅极与偏置电阻Rg26的一端相连，输出端口Port5与晶体管M9的源极、晶体管M10的漏极相连，晶体管M10的栅极与偏置电阻Rg11相连，晶体管M10的源极接地，晶体管M9的栅极与偏置电阻Rg9一端相连，晶体管M9的漏极与晶体管M11的漏极、晶体管M13的漏极、晶体管M15的漏极、晶体管M25的源极相连，晶体管M11的源极与晶体管M12的漏极、输出端口Port6相连，晶体管M11的栅极与偏置电阻Rg10的一端相连，晶体管M12的源极接地，晶体管M12的栅极与偏置电阻Rg12一端相连，晶体管M13的源极与晶体管M14的漏极、输出端口Port7相连，晶体管M13的栅极与偏置电阻Rg13的一端相连，晶体管M14的源极接地，晶体管M14的栅极与偏置电阻Rg15一端相连，晶体管M15的源极与晶体管M16的漏极、输出端口Port8相连，晶体管M15的栅极与偏置电阻Rg14的一端相连，晶体管M16的源极接地，晶体管M16的栅极与偏置电阻Rg16一端相连，输出端口Port9与晶体管M17的源极、晶体管M18的漏极相连，晶体管M18的栅极与偏置电阻Rg19相连，晶体管M18的源极接地，晶体管M17的栅极与偏置电阻Rg17一端相连，晶体管M17的漏极与晶体管M19的漏极、晶体管M21的漏极、晶体管M23的漏极、晶体管M26的漏极相连，晶体管M19的源极与晶体管M20的漏极、输出端口Port10相连，晶体管M19的栅极与偏置电阻Rg18的一端相连，晶体管M20的源极接地，晶体管M20的栅极与偏置电阻Rg20一端相连，晶体管M21的源极与晶体管M22的漏极、输出端口Port11相连，晶体管M21的栅极与偏置电阻Rg21的一端相连，晶体管M22的源极接地，晶体管M22的栅极与偏置电阻Rg23一端相连，晶体管M23的源极与晶体管M24的漏极、输出端口Port12相连，晶体管M23的栅极与偏置电阻Rg22的一端相连，晶体管M24的源极接地，晶体管M24的栅极与偏置电阻Rg24一端相连。
综上所述，由于采用了上述技术方案，本发明的有益效果是：
本发明射频矩阵开关具有4个输入端口和8个输出端口，每个端口可以连接不同元器件，通过在不同元器件之间的切换实现射频前端的重构；且本发明射频矩阵开关在DC～18GHz频带内插损小于3.5dB，隔离度大于18dB，其中低频段输出端口在DC～9GHz内的插入损耗小于3.1dB，高频段输出端口在高频段8GHz～18GHz的插入损耗小于3.5dB；在低频段输出端导通时，高频段输出端到输入端的隔离度在DC～18GHz内大于18dB，在高频段输出端导通时，低频段输出端到输入端的隔离度在DC～18GHz内大于36dB。
附图说明
图1为本发明实施例1双频段超宽带4×8射频矩阵开关的电路结构图。
图2为本发明实施例1双频段超宽带4×8射频矩阵开关的插入损耗仿真图。
图3为本发明实施例1双频段超宽带4×8射频矩阵开关的隔离度仿真图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合实施方式和附图，对本发明作进一步地详细描述。
一种双频段超宽带4×8射频矩阵开关，包括控制网络，依次串联的输入SP4T、开关滤波电路，及与开关滤波电路两个输出端相连的高频段输出SP4T及低频段输出SP4T；
所述输入SP4T用于将四个输入端口的其中一个连接到开关滤波电路，并关闭其他输入端口；所述开关滤波电路用于切换高频段输出SP4T和低频段输出SP4T，开关滤波电路的一条输出支路串联电感作为低频支路，用于低通滤波，并在该支路关断时，减少高频信号流入，另一条支路串联电容作为高频支路，用于高通滤波，并在该支路关断时，减少低频信号流入，从而降低矩阵开关的插入损耗；所述高频段输出SP4T用于将开关滤波电路高频支路与一个输出端口相连，并关断其余端口；所述低频段输出SP4T用于将开关滤波电路低频支路与一个输出端口相连，并关断其余端口。
实施例1
一种双频段超宽带4×8射频矩阵开关，其电路结构图如图1所示，包括控制网络、一个输入SP4T、两个输出SP4T和一个开关滤波电路；
输入SP4T包括晶体管M1、M2、M3、M4、M5、M6、M7、M8，所述晶体管M1的源极与输入端口Port1、晶体管M2的漏极相连，晶体管M2的栅极与偏置电阻Rg3相连，晶体管M2的源极接地，晶体管M1的栅极与偏置电阻Rg1一端相连，晶体管M1的漏极与晶体管M3的漏极、晶体管M5的漏极、晶体管M7的漏极、电容C1的一端、电感L1的一端相连，晶体管M3的源极与晶体管M4的漏极、输入端口Port2相连，晶体管M3的栅极与偏置电阻Rg2的一端相连，晶体管M4的源极接地，晶体管M4的栅极与偏置电阻Rg4一端相连，晶体管M5的源极与晶体管M6的漏极、输入端口Port3相连，晶体管M5的栅极与偏置电阻Rg5的一端相连，晶体管M6的源极接地，晶体管M6的栅极与偏置电阻Rg7一端相连，晶体管M7的源极与晶体管M8的漏极、输入端口Port4相连，晶体管M7的栅极与偏置电阻Rg6的一端相连，晶体管M8的源极接地，晶体管M8的栅极与偏置电阻Rg8一端相连；
双频段SP2T包括晶体管M25、M26、M27，及第一电容C1、第一电感L1，所述电容C1的另一端与晶体管M25的漏极相连，晶体管M25的栅极与偏置电阻Rg25的一端相连，电感L1的另一端与晶体管M27的漏极、晶体管M26的源极相连，晶体管M27的栅极与偏置电阻Rg27的一端相连，晶体管M26的栅极与偏置电阻Rg26的一端相连；
输出高频段SP4T包括晶体管M9、M10、M11、M12、M13、M14、M15、M16，所述晶体管M9的源极与输出端口Port5、晶体管M10的漏极相连，晶体管M10的栅极与偏置电阻Rg11相连，晶体管M10的源极接地，晶体管M9的栅极与偏置电阻Rg9一端相连，晶体管M9的漏极与晶体管M11的漏极、晶体管M13的漏极、晶体管M15的漏极、晶体管M25的源极相连，晶体管M11的源极与晶体管M12的漏极、输出端口Port6相连，晶体管M11的栅极与偏置电阻Rg10的一端相连，晶体管M12的源极接地，晶体管M12的栅极与偏置电阻Rg12一端相连，晶体管M13的源极与晶体管M14的漏极、输出端口Port7相连，晶体管M13的栅极与偏置电阻Rg13的一端相连，晶体管M14的源极接地，晶体管M14的栅极与偏置电阻Rg15一端相连，晶体管M15的源极与晶体管M16的漏极、输出端口Port8相连，晶体管M15的栅极与偏置电阻Rg14的一端相连，晶体管M16的源极接地，晶体管M16的栅极与偏置电阻Rg16一端相连；
输出低频段SP4T包括晶体管M17、M18、M19、M20、M21、M22、M23、M24，所述晶体管M17的源极与输出端口Port9、晶体管M18的漏极相连，晶体管M18的栅极与偏置电阻Rg19相连，晶体管M18的源极接地，晶体管M17的栅极与偏置电阻Rg17一端相连，晶体管M17的漏极与晶体管M19的漏极、晶体管M21的漏极、晶体管M23的漏极、晶体管M26的漏极相连，晶体管M19的源极与晶体管M20的漏极、输出端口Port10相连，晶体管M19的栅极与偏置电阻Rg18的一端相连，晶体管M20的源极接地，晶体管M20的栅极与偏置电阻Rg20一端相连，晶体管M21的源极与晶体管M22的漏极、输出端口Port11相连，晶体管M21的栅极与偏置电阻Rg21的一端相连，晶体管M22的源极接地，晶体管M22的栅极与偏置电阻Rg23一端相连，晶体管M23的源极与晶体管M24的漏极、输出端口Port12相连，晶体管M23的栅极与偏置电阻Rg22的一端相连，晶体管M24的源极接地，晶体管M24的栅极与偏置电阻Rg24一端相连；
本实施双频段超宽带4×8射频矩阵开关的插入损耗仿真图如图2所示，隔离度仿真图如图3所示。
从图2可以看出，该矩阵开关的低频段输出端口在DC～9GHz内的插入损耗小于3.1dB，高频段输出端口在高频段8GHz～18GHz的插入损耗小于3.5dB；从图3可以看出，在低频段输出端导通时，高频段输出端到输入端的隔离度在DC～18GHz内大于18dB，在高频段输出端导通时，低频段输出端到输入端的隔离度在DC～18GHz内大于36dB。因此，本发明实现了2～18GHz超宽带双频段的低插损高隔离度的射频矩阵开关。
以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。

Claims (4)

1.一种双频段超宽带4×8射频矩阵开关，其特征在于，包括控制网络、一个输入单刀四掷射频开关、两个输出单刀四掷射频开关和一个开关滤波电路；其中，输入单刀四掷射频开关的单刀端与开关滤波电路的输入端相连；两个输出单刀四掷射频开关的单刀端分别与开关滤波电路的两个输出端相连；
所述开关滤波电路包括高通滤波和低通滤波两条支路，两条支路共用同一个输入端，其中，高通滤波支路由一个电容和一个晶体管串联组成，低通滤波支路包括一个电感和两个晶体管，其中一个晶体管串联在支路上，另一个晶体管并联在支路上；
输入单刀四掷射频开关的四个掷为射频矩阵开关的四个输入端，两个输出单刀四掷射频开关的掷为射频矩阵开关的八个输出端；
所述控制网络用于为射频矩阵开关中的所有晶体管提供偏置电压。
2.如权利要求1所述的双频段超宽带4×8射频矩阵开关，其特征在于，所述两个输出单刀四掷射频开关分别为高频段单刀四掷射频开关和低频段单刀四掷射频开关；高频段单刀四掷射频开关与低频端单刀四掷射频开关的拓扑结构相同，但低频端单刀四掷射频开关的晶体管尺寸较高频段单刀四掷射频开关的晶体管尺寸更大。
3.如权利要求2所述的双频段超宽带4×8射频矩阵开关，其特征在于，高频段单刀四掷射频开关与开关滤波电路的高通滤波支路相连，低频段单刀四掷射频开关与开关滤波电路的低通滤波支路相连。
4.如权利要求3所述的双频段超宽带4×8射频矩阵开关，其特征在于，所述控制网络包括偏置电阻Rg1-Rg25；所述输入单刀四掷射频开关包括晶体管M1-M8；所述开关滤波电路包括晶体管M25、M26、M27，及第一电容C1、第一电感L1；高频段单刀四掷射频开关包括晶体管M9-M16；低频段单刀四掷射频开关包括晶体管M17-M24；
其中，第一输入端口Port1与晶体管M1的源极、晶体管M2的漏极相连，晶体管M2的栅极与偏置电阻Rg3相连，晶体管M2的源极接地，晶体管M1的栅极与偏置电阻Rg1一端相连，晶体管M1的漏极与晶体管M3的漏极、晶体管M5的漏极、晶体管M7的漏极、电容C1的一端、电感L1的一端相连，晶体管M3的源极与晶体管M4的漏极、第二输入端口Port2相连，晶体管M3的栅极与偏置电阻Rg2的一端相连，晶体管M4的源极接地，晶体管M4的栅极与偏置电阻Rg4一端相连，晶体管M5的源极与晶体管M6的漏极、第三输入端口Port3相连，晶体管M5的栅极与偏置电阻Rg5的一端相连，晶体管M6的源极接地，晶体管M6的栅极与偏置电阻Rg7一端相连，晶体管M7的源极与晶体管M8的漏极、第四输入端口Port4相连，晶体管M7的栅极与偏置电阻Rg6的一端相连，晶体管M8的源极接地，晶体管M8的栅极与偏置电阻Rg8一端相连，电容C1的另一端与晶体管M25的漏极相连，晶体管M25的栅极与偏置电阻Rg25的一端相连，电感L1的另一端与晶体管M27的漏极、晶体管M26的源极相连，晶体管M27的栅极与偏置电阻Rg27的一端相连，晶体管M26的栅极与偏置电阻Rg26的一端相连，输出端口Port5与晶体管M9的源极、晶体管M10的漏极相连，晶体管M10的栅极与偏置电阻Rg11相连，晶体管M10的源极接地，晶体管M9的栅极与偏置电阻Rg9一端相连，晶体管M9的漏极与晶体管M11的漏极、晶体管M13的漏极、晶体管M15的漏极、晶体管M25的源极相连，晶体管M11的源极与晶体管M12的漏极、输出端口Port6相连，晶体管M11的栅极与偏置电阻Rg10的一端相连，晶体管M12的源极接地，晶体管M12的栅极与偏置电阻Rg12一端相连，晶体管M13的源极与晶体管M14的漏极、输出端口Port7相连，晶体管M13的栅极与偏置电阻Rg13的一端相连，晶体管M14的源极接地，晶体管M14的栅极与偏置电阻Rg15一端相连，晶体管M15的源极与晶体管M16的漏极、输出端口Port8相连，晶体管M15的栅极与偏置电阻Rg14的一端相连，晶体管M16的源极接地，晶体管M16的栅极与偏置电阻Rg16一端相连，输出端口Port9与晶体管M17的源极、晶体管M18的漏极相连，晶体管M18的栅极与偏置电阻Rg19相连，晶体管M18的源极接地，晶体管M17的栅极与偏置电阻Rg17一端相连，晶体管M17的漏极与晶体管M19的漏极、晶体管M21的漏极、晶体管M23的漏极、晶体管M26的漏极相连，晶体管M19的源极与晶体管M20的漏极、输出端口Port10相连，晶体管M19的栅极与偏置电阻Rg18的一端相连，晶体管M20的源极接地，晶体管M20的栅极与偏置电阻Rg20一端相连，晶体管M21的源极与晶体管M22的漏极、输出端口Port11相连，晶体管M21的栅极与偏置电阻Rg21的一端相连，晶体管M22的源极接地，晶体管M22的栅极与偏置电阻Rg23一端相连，晶体管M23的源极与晶体管M24的漏极、输出端口Port12相连，晶体管M23的栅极与偏置电阻Rg22的一端相连，晶体管M24的源极接地，晶体管M24的栅极与偏置电阻Rg24一端相连。
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