CN210640864U

CN210640864U - 一种cmos毫米波串联非对称单刀双掷开关

Info

Publication number: CN210640864U
Application number: CN201922321512.9U
Authority: CN
Inventors: 杨格亮; 廖春连; 陈明辉; 王旭东; 魏伟; 吴迪
Original assignee: CETC 54 Research Institute
Current assignee: CETC 54 Research Institute
Priority date: 2019-12-23
Filing date: 2019-12-23
Publication date: 2020-05-29
Anticipated expiration: 2029-12-23

Abstract

本实用新型公开了一种CMOS毫米波串联非对称单刀双掷开关，属于射频集成电路技术领域。该开关由四个NMOS晶体管、四个片上电阻器、三个片上电感器、射频发射端口、射频接收端口、天线端口、收发选择控制端口和接地端口组成，其中，TX支路采用一个NMOS晶体管和两个片上电感组成的单串联结构，RX支路采用三个NMOS晶体管和一个片上电感组成的串联‑并联结构。本实用新型能够有效降低TX支路的损耗、提升TX支路的线性度有利于TX通道的功率传输，可用于毫米波超宽带相控阵系统前端，实现高集成度、高性能的收发切换。

Description

一种CMOS毫米波串联非对称单刀双掷开关

技术领域

本实用新型属于射频集成电路技术领域，特别是指一种CMOS毫米波串联非对称单刀双掷开关。

背景技术

开关电路通常分为接收支路（即RX支路）和发射支路（即TX支路），它们通过时分方式共享同一个天线。当发射支路被使能时，被功率放大器放大后的高频信号通过天线发射出去。反之，当接收支路被使能，天线接收来的微弱信号进入到低噪声放大器被放大。

通常，衡量开关的性能指标有插入损耗、隔离度、匹配和线性度等。CMOS开关的插入损耗、隔离度和匹配性能可以直接通过S参数来衡量。虽然设计开关时需要同时兼顾低插入损耗和高隔离度，但受设计工艺的限制，通常情况下低插入损耗和高隔离度是一对矛盾的指标，难以同时达到最优的极限目标，所以设计中需要进行两者性能的折中。自串联、并联结构作为CMOS开关的基本单元被提出以后，根据不同的应用衍生出了一些其他结构，包括：

1）并联对称结构的CMOS开关电路，由Jin He, Yong-Zhong Xiong, Yue PingZhang在TMTT 2012，第3113-3119页中的“Analysis and Design of 60-GHz SPDT Switchin 130-nm CMOS”中提出。该CMOS开关收发支路都由靠近收发端口的并联NMOS晶体管和串联电感组成，由于信号通路上仅有电感和晶体管的寄生电容，因此可以获得较小的插入损耗，但并联晶体管的使用限制了开关的线性度。

2）申请号为CN201510610884.7的中国专利公开了一种CMOS开关电路。该开关以串联-并联晶体管作为基本单元采用镜像对称的结构，实现了插入损耗和隔离度的良好折中，端口匹配通过靠近端口的的串联电感实现。但该专利中没有给出指出该结构的线性性能。

3）申请号为CN201711391949.9的中国专利公开了一种用于射频收发切换的单刀双掷开关。该开关具有一定的增益，但是增益是以功耗为代价的。此外，有源结构与无源结构相比在匹配和线性度方面都有天然的劣势。

4）申请号为CN201420836482.X的中国专利公开了一种P波段单刀双掷开关，其利用晶体管、电阻和电容实现了P波段专用设计，因此，该结构的开关不适用于高频特别是毫米波频段工作。

5）申请号为CN201720859947.7的中国专利公开了一种DC-20GHz吸收式单刀双掷开关，其采用了多级串联-并联级联的方案，收发支路镜像对称。多级级联有利于隔离度和端口匹配设计，但是正如该专利中所提到的那样，多级级联需要在插入损耗和隔离度之间进行折中，甚至需要进一步考虑线性度。另外，当开关靠近天线端用于接收和发射通道的切换时，由于接收通道更关注噪声性能，发射通道更关心输出功率，此时，收发支路采用相同的结构往往不能满足应用需求。

综上所述，现有技术在CMOS工艺和毫米波超宽带的条件下，无法同时兼顾接收通道低噪声和发射通道高线性的设计要求，从而制约了整个相控阵系统的性能指标。

实用新型内容

有鉴于此，本实用新型提出了一种CMOS毫米波串联非对称单刀双掷开关，其收发支路具有差异，为一种非对称的电路结构，能够满足收发通道对开关收发支路具有不同要求的情况。

为了实现上述目的，本实用新型采用了如下技术方案：

一种CMOS毫米波串联非对称单刀双掷开关，包括第一～第四NMOS晶体管M1、M2、M3、M4，第一～第四片上电阻器R1、R2、R3、R4，第一～第三片上电感器L1、L2、L3，射频信号接收端口RX，射频信号发射端口TX，天线端口ANT，第一、第二控制端口，以及接地端口GND；

所述的第一NMOS晶体管M1与第一片上电阻器R1，第一、第二片上电感器L1、L2，第一控制端口，以及射频信号发射端口TX一起组成TX支路；其中，射频信号发射端口TX与第一NMOS晶体管M1的源极相连，第一片上电感器L1的两端并联跨接在第一NMOS晶体管M1的源极和漏极上，第一NMOS晶体管M1的栅极连接到第一片上电阻器R1的一端，第一片上电阻器R1的另一端连接到第一控制端口上，第一NMOS晶体管M1的漏极与第二片上电感器L2的一端相连，第二片上电感器L2的另一端连接到天线端口ANT上；

所述的第二～第四NMOS晶体管M2、M3、M4与第二～第四片上电阻器R2、R3、R4，第三片上电感器L3，第一、第二控制端口，射频信号接收端口RX，以及接地端口GND一起组成RX支路；其中，第二NMOS晶体管M2的漏极连接到天线端口ANT上，第二NMOS晶体管M2的栅极与第二片上电阻器R2的一端相连，第二片上电阻器R2的另一端连接到第二控制端口上，第二NMOS晶体管M2的源极与第三NMOS晶体管M3的漏极相连，第三NMOS晶体管M3的栅极与第三片上电阻器R3的一端相连，第三片上电阻器R3的另一端连接到第二控制端口上，第三NMOS晶体管M3的源极连接到射频信号接收端口RX，第四NMOS晶体管M4的漏极也连接到射频信号接收端口RX，第四NMOS晶体管M4的源极连接到接地端口GND，第四NMOS晶体管M4的栅极与第四片上电阻器R4的一端相连，第四片上电阻器R4的另一端连接到第一控制端口，第三片上电感器L3连接在射频信号接收端口RX与接地端口GND之间；

所述第一控制端口和第二控制端口分别为一正一负。

本实用新型采用上述技术方案能够产生如下有益效果：

1、相比对称开关，本实用新型所提出的CMOS串联非对称单刀双掷开关设计灵活性更高，能够很好地适应收发通道版图不对称的实际应用场景。

2、本实用新型可以对TX支路和RX支路进行单独优化，使TX支路同时具有低损耗和高线性度。

附图说明

图1是本实用新型实施例中一种CMOS毫米波串联非对称单刀双掷开关的电路图。

图2是图1开关在TX支路使能、RX支路关闭情况下的S-参数仿真曲线图。

图3是图1开关在TX支路使能、RX支路关闭情况下的输入1dB压缩点仿真曲线图。

图4是图1开关在RX支路使能、TX支路关闭情况下的S-参数仿真曲线图。

具体实施方式

下面结合附图和具体实施方式对本实用新型做进一步的说明。

一种CMOS毫米波串联非对称单刀双掷开关，包括第一～第四NMOS晶体管，第一～第四片上电阻器，第一～第三片上电感器，射频信号接收端口，射频信号发射端口，天线端口，第一、第二控制端口，以及接地端口；

所述的第一NMOS晶体管与第一片上电阻器，第一、第二片上电感器L1、L2，第一控制端口，以及射频信号发射端口一起组成TX支路；其中，射频信号发射端口与第一NMOS晶体管的源极相连，第一片上电感器的两端并联跨接在第一NMOS晶体管的源极和漏极上，第一NMOS晶体管的栅极连接到第一片上电阻器的一端，第一片上电阻器的另一端连接到第一控制端口上，第一NMOS晶体管的漏极与第二片上电感器的一端相连，第二片上电感器的另一端连接到天线端口上；

所述的第二～第四NMOS晶体管与第二～第四片上电阻器，第三片上电感器，第一、第二控制端口，射频信号接收端口，以及接地端口一起组成RX支路；其中，第二NMOS晶体管的漏极连接到天线端口上，第二NMOS晶体管的栅极与第二片上电阻器的一端相连，第二片上电阻器的另一端连接到第二控制端口上，第二NMOS晶体管的源极与第三NMOS晶体管的漏极相连，第三NMOS晶体管的栅极与第三片上电阻器的一端相连，第三片上电阻器的另一端连接到第二控制端口上，第三NMOS晶体管的源极连接到射频信号接收端口，第四NMOS晶体管的漏极也连接到射频信号接收端口，第四NMOS晶体管的源极连接到接地端口，第四NMOS晶体管的栅极与第四片上电阻器的一端相连，第四片上电阻器的另一端连接到第一控制端口，第三片上电感器连接在射频信号接收端口与接地端口之间。

其中，第一控制端口和第二控制端口分别为一正一负，例如，第一控制端口为正极、第二控制端口为负极，或者第一控制端口为负极、第二控制端口为正极。

图1给出了一种CMOS毫米波串联非对称单刀双掷开关的电路图，该开关包括：两个收发选择控制端口VC+、VC-，射频信号接收端口RX，射频信号发射端口TX，天线端口ANT，接地端口GND，三个电感器L1、L2、L3，四个电阻器R1、R2、R3、R4，四个NMOS晶体管M1、M2、M3、M4。

如图1所示，对于TX支路，开关的TX端口与NMOS晶体管M1的源极相连，电感器L1并联跨接在NMOS晶体管M1的源极和漏极之间，NMOS晶体管M1的漏极与电感器L2的一端相连，电感器L2的另一端与ANT端口相连，NMOS晶体管M1的栅极与电阻器R1串联，控制端口VC+通过电阻器R1对NMOS晶体管M1的通断进行控制。

对于RX支路，NMOS晶体管M2的源极与NMOS晶体管M3的漏极相连，NMOS晶体管M2的漏极与ANT端口相连，NMOS晶体管M2、M3的栅极分别与电阻器R2、R3串联，控制端口VC-则分别通过电阻器R2、R3对NMOS晶体管M2、M3的通断进行控制，NMOS晶体管M3的源极与RX端口相连。NMOS晶体管M4的漏极也与RX端口相连，其漏极接地，栅极串联电阻R4，控制端口VC+通过电阻器R4对NMOS晶体管M4的通断进行控制。电感器L3连接在RX端口与接地端口GND之间。

从图1可以看出，该开关的TX支路以串联晶体管作为基本设计单元，而RX支路以串联-并联晶体管作为基本设计单元。TX支路仅包含一个串联晶体管M1，且M1的漏、源极与电感器L1的两端并联，能够提升TX支路的线性度、降低了插入损耗。RX支路的串联-并联单元包含了三个晶体管，其中串联单元由两个NMOS晶体管M2、M3串联堆叠构成，这种设计能够提升TX支路与RX支路之间的隔离度。并联电感L3的引入有利于RX端口的匹配。晶体管栅极串联电阻器R1~R4的作用是阻断信号通过栅源和栅漏的泄漏通道。

图2是图1电路在TX支路使能（VC+=1.2V）、RX支路关闭（VC-=0V）情况下的S-参数仿真曲线图。其中的电感代入了电磁场仿真的数据。从仿真结果可以看出，在30~40GHz频段内，TX到ANT端口的插入损耗小于1.1dB，ANT端口匹配性能小于-16dB，TX端口匹配性能小于-20dB，TX到RX端口的隔离度大于24.3dB。

图3是图1电路在TX支路使能（VC+=1.2V）、RX支路关闭（VC-=0V）情况下的输入1dB压缩点仿真曲线图，它反映了开关的线性性能。从图3可以看出，在30 ~ 40GHz频段内TX端口的输入1dB压缩点大于22dBm。

图4是图1电路在TX支路关闭（VC+=0V）、RX支路使能（VC-=1.2V）情况下的S-参数仿真曲线图。从仿真结果可以看出，在30~40GHz频段内，RX到ANT端口的插入损耗小于4.1dB，ANT端口匹配性能小于-11.7dB，RX端口匹配性能小于-11.7dB。

图2和图4仿真结果的差异性证实了该CMOS毫米波非对称单刀双掷开关电路是有效的。

总之，本实用新型中，TX支路采用一个NMOS晶体管和两个片上电感组成的单串联结构，RX支路采用三个NMOS晶体管和一个片上电感组成的串联-并联结构。本实用新型能够有效降低TX支路的损耗、提升TX支路的线性度有利于TX通道的功率传输，可用于毫米波超宽带相控阵系统前端，实现高集成度、高性能的收发切换。

需要理解的是，上述对于本专利具体实施方式的叙述仅仅是为了便于本领域普通技术人员理解本专利方案而列举的示例性描述，并非暗示本专利的保护范围仅仅被限制在这些个例中，本领域普通技术人员完全可以在对本专利技术方案做出充分理解的前提下，以不付出任何创造性劳动的形式，通过对本专利所列举的各个例采取组合技术特征、替换部分技术特征、加入更多技术特征等等方式，得到更多的具体实施方式，所有这些具体实施方式均在本专利权利要求书的涵盖范围之内，因此，这些新的具体实施方式也应在本专利的保护范围之内。

Claims

1.一种CMOS毫米波串联非对称单刀双掷开关，其特征在于，包括第一～第四NMOS晶体管（M1、M2、M3、M4），第一～第四片上电阻器（R1、R2、R3、R4），第一～第三片上电感器（L1、L2、L3），射频信号接收端口（RX），射频信号发射端口（TX），天线端口（ANT），第一、第二控制端口，以及接地端口（GND）；

所述的第一NMOS晶体管（M1）与第一片上电阻器（R1），第一、第二片上电感器（L1、L2），第一控制端口，以及射频信号发射端口（TX）一起组成TX支路；其中，射频信号发射端口（TX）与第一NMOS晶体管（M1）的源极相连，第一片上电感器（L1）的两端并联跨接在第一NMOS晶体管（M1）的源极和漏极上，第一NMOS晶体管（M1）的栅极连接到第一片上电阻器（R1）的一端，第一片上电阻器（R1）的另一端连接到第一控制端口上，第一NMOS晶体管（M1）的漏极与第二片上电感器（L2）的一端相连，第二片上电感器（L2）的另一端连接到天线端口（ANT）上；

所述的第二～第四NMOS晶体管（M2、M3、M4）与第二～第四片上电阻器（R2、R3、R4），第三片上电感器（L3），第一、第二控制端口，射频信号接收端口（RX），以及接地端口（GND）一起组成RX支路；其中，第二NMOS晶体管（M2）的漏极连接到天线端口（ANT）上，第二NMOS晶体管（M2）的栅极与第二片上电阻器（R2）的一端相连，第二片上电阻器（R2）的另一端连接到第二控制端口上，第二NMOS晶体管（M2）的源极与第三NMOS晶体管（M3）的漏极相连，第三NMOS晶体管（M3）的栅极与第三片上电阻器（R3）的一端相连，第三片上电阻器（R3）的另一端连接到第二控制端口上，第三NMOS晶体管（M3）的源极连接到射频信号接收端口（RX），第四NMOS晶体管（M4）的漏极也连接到射频信号接收端口（RX），第四NMOS晶体管（M4）的源极连接到接地端口（GND），第四NMOS晶体管（M4）的栅极与第四片上电阻器（R4）的一端相连，第四片上电阻器（R4）的另一端连接到第一控制端口，第三片上电感器（L3）连接在射频信号接收端口（RX）与接地端口（GND）之间；

所述第一控制端口和第二控制端口分别为一正一负。