CN210640865U - 一种cmos毫米波超宽带并联非对称单刀双掷开关 - Google Patents

Abstract

本实用新型公开了一种CMOS毫米波超宽带并联非对称单刀双掷开关，属于射频集成电路技术领域。该开关由三个NMOS晶体管、三个片上电阻器、三个片上电感器、一个片上电容器、射频发射端口、射频接收端口、天线端口、收发选择控制端口和接地端口组成，其中，TX支路由两个NMOS晶体管和两个片上电阻组成Cascode并联结构，RX支路由一个NMOS晶体管和一个片上电阻组成单晶体管并联结构。本实用新型能够有效降低TX支路的损耗、提升TX支路的线性度有利于TX通道的功率传输，可用于毫米波超宽带相控阵系统前端实现高集成度、高性能的收发切换。

Description

一种CMOS毫米波超宽带并联非对称单刀双掷开关

技术领域

本实用新型属于射频集成电路技术领域，特别是指一种CMOS毫米波超宽带并联非对称单刀双掷开关。

背景技术

开关电路通常分为接收支路（即RX支路）和发射支路（即TX支路），它们通过时分方式共享同一个天线（即ANT）。当TX支路被使能时，被功率放大器放大后的高频信号通过天线发射出去。反之，当RX支路被使能，ANT接收来的微弱信号进入到低噪声放大器被放大。

通常，衡量开关的性能指标有插入损耗、隔离度、匹配和线性度等。CMOS开关的插入损耗、隔离度和匹配性能可以直接通过S参数来衡量。虽然设计开关时需要同时兼顾低插入损耗和高隔离度，但受设计工艺的限制，通常情况下低插入损耗和高隔离度是一对矛盾的指标，难以同时达到最优的极限目标，所以设计中需要进行两者性能的折中。

目前，现有技术中有如下几种结构的开关电路：

1）并联对称结构的CMOS开关电路，由Jin He, Yong-Zhong Xiong, Yue PingZhang在TMTT 2012，第3113-3119页中的“Analysis and Design of 60-GHz SPDT Switchin 130-nm CMOS”中提出。该CMOS开关收发支路都由靠近收发端口的并联NMOS晶体管和串联电感组成，由于信号通路上仅有电感和晶体管的寄生电容，因此可以获得较小的插入损耗，但并联晶体管的使用限制了开关的线性度。

2）申请号为CN201510610884.7的中国专利公开了 “一种CMOS开关电路”。该开关以串联-并联晶体管作为基本单元采用镜像对称的结构，实现了插入损耗和隔离度的良好折中，端口匹配通过靠近端口的串联电感实现。但该专利中没有给出指出所提出的结构具有的线性性能。

3）申请号为CN201711391949.9的中国专利公开了“一种用于射频收发切换的单刀双掷开关”。该开关具有一定的增益，但是增益是以功耗为代价的。此外，有源结构与无源结构相比在匹配和线性度方面都有天然的劣势。

4）申请号为CN201420836482.X的中国专利公开了“一种P波段单刀双掷开关”，其利用晶体管、电阻和电容实现了P波段专用设计，因此，该结构的开关不适用于高频特别是毫米波频段工作。

5）申请号为CN201720859947.7的中国专利公开了“一种DC-20GHz吸收式单刀双掷开关”，其采用了多级串联-并联级联的方案，收发支路镜像对称。多级级联有利于隔离度和端口匹配设计，但是正如该专利中所提到的那样，多级级联需要在插入损耗和隔离度之间进行折中，甚至需要进一步考虑线性度。另外，当开关靠近天线端用于接收和发射通道的切换时，由于接收通道更关注噪声性能，发射通道更关心输出功率，此时，收发支路采用相同的结构往往不能满足应用需求。

综上所述，现有技术在CMOS工艺和毫米波超宽带的条件下，无法同时兼顾接收通道低噪声和发射通道高线性的设计要求，从而制约了整个相控阵系统的性能指标。

实用新型内容

有鉴于此，本实用新型提出了一种CMOS毫米波超宽带并联非对称单刀双掷开关，其采用收发支路差异化的设计方案，构造了一种非对称的电路结构，能够满足收发通道对开关收发支路的不同要求。

为了实现上述目的，本实用新型采用的技术方案为：

一种CMOS毫米波超宽带并联非对称单刀双掷开关，包括第一～第三NMOS晶体管M1、M2、M3，第一～第三片上电阻器R1、R2、R3，第一～第三片上电感器L1、L2、L3，片上电容器C，射频信号接收端口RX，射频信号发射端口TX，天线端口ANT，第一、第二控制端口，以及接地端口GND；

所述的第一片上电感器L1、片上电容器C、天线端口ANT以及接地端口GND一起组成ANT支路；其中，第一片上电感器L1的一端与片上电容器C的一端连接，第一片上电感器L1的另一端连接到天线端口ANT，片上电容器C的另一端连接到接地端口GND；

所述的第一、第二NMOS晶体管M1、M2与第一、第二片上电阻器R1、R2，第二片上电感器L2，第一控制端口，射频信号发射端口TX，以及接地端口GND一起组成TX支路；其中，射频信号发射端口TX与第一NMOS晶体管M1的漏极相连，第一NMOS晶体管M1的源极与第二NMOS晶体管M2的漏极相连，第二NMOS晶体管M2的源极与接地端口GND连接，第一NMOS晶体管M1的栅极连接到第一片上电阻器R1的一端，第二NMOS晶体管M2的栅极连接到第二片上电阻器R2的一端，第一、第二片上电阻器R1、R2的另一端均连接到第一控制端口，第二片上电感器L2跨接在射频信号发射端口TX以及第一片上电感器L1与片上电容器C的连接点之间；

所述的第三NMOS晶体管M3与第三片上电阻器R3、第三片上电感器L3、第二控制端口、射频信号接收端口RX以及接地端口GND一起组成RX支路；其中，第三NMOS晶体管M3的漏极连接到射频信号接收端口RX，第三NMOS晶体管M3的栅极与第三片上电阻器R3的一端相连，第三片上电阻器R3的另一端连接到第二控制端口，第三NMOS晶体管M3的源极与接地端口GND连接，第三片上电感器L3跨接在射频信号接收端口RX以及第一片上电感器L1与片上电容器C的连接点之间；

所述第一控制端口和第二控制端口分别为一正一负。

本实用新型采用上述技术方案所取得有益效果在于：

1、相比对称开关，本实用新型所提出的CMOS毫米波超宽带并联非对称单刀双掷开关设计灵活性更高，能够很好地适应收发通道版图不对称的实际应用场景。

2、采用本实用新型，可以对TX支路和RX支路进行单独优化，使TX支路同时具有低损耗和高线性度而不对RX支路的损耗产生较大影响。

附图说明

图1是本实用新型实施例中一种CMOS毫米波超宽带并联非对称单刀双掷开关的电路图。

图2是图1开关在TX支路使能、RX支路关闭情况下的S-参数仿真曲线图。

图3是图1开关在TX支路使能、RX支路关闭情况下的输入1dB压缩点仿真曲线图。

图4是图1开关在RX支路使能、TX支路关闭情况下的S-参数仿真曲线图。

具体实施方式

下面结合附图和具体实施方式对本实用新型进行详细描述。

一种CMOS毫米波超宽带并联非对称单刀双掷开关，包括第一～第三NMOS晶体管，第一～第三片上电阻器，第一～第三片上电感器，片上电容器，射频信号接收端口，射频信号发射端口，天线端口，第一、第二控制端口，以及接地端口；

所述的第一片上电感器、片上电容器、天线端口以及接地端口一起组成ANT支路；其中，第一片上电感器的一端与片上电容器的一端连接，第一片上电感器的另一端连接到天线端口，片上电容器的另一端连接到接地端口；

所述的第一、第二NMOS晶体管与第一、第二片上电阻器，第二片上电感器，第一控制端口，射频信号发射端口，以及接地端口一起组成TX支路；其中，射频信号发射端口与第一NMOS晶体管的漏极相连，第一NMOS晶体管的源极与第二NMOS晶体管的漏极相连，第二NMOS晶体管的源极与接地端口连接，第一NMOS晶体管的栅极连接到第一片上电阻器的一端，第二NMOS晶体管的栅极连接到第二片上电阻器的一端，第一、第二片上电阻器的另一端均连接到第一控制端口，第二片上电感器跨接在射频信号发射端口以及第一片上电感器与片上电容器的连接点之间；

所述的第三NMOS晶体管与第三片上电阻器、第三片上电感器、第二控制端口、射频信号接收端口以及接地端口一起组成RX支路；其中，第三NMOS晶体管的漏极连接到射频信号接收端口，第三NMOS晶体管的栅极与第三片上电阻器的一端相连，第三片上电阻器的另一端连接到第二控制端口，第三NMOS晶体管的源极与接地端口连接，第三片上电感器跨接在射频信号接收端口以及第一片上电感器与片上电容器的连接点之间。

其中，第一控制端口和第二控制端口分别为一正一负，例如，第一控制端口为正极、第二控制端口为负极，或者第一控制端口为负极、第二控制端口为正极。

图1给出了一种CMOS毫米波超宽带并联非对称单刀双掷开关的电路图。该开关包括：正负两个收发选择控制端口VC+、VC-，射频信号接收端口RX，射频信号发射端口TX，天线端口ANT，一个电容器C，三个电感器L1、L2、L3，三个电阻器R1、R2、R3，三个NMOS晶体管M1、M2、M3。

如图1所示，ANT支路包括电感器L1和电容器C，其中电感器L1与电容器C串联连接，电感器L1的另一端连接到ANT端口，电容器C的另一端连接到地；TX支路包括NMOS晶体管M1、M2，电阻器R1、R2和电感器L2，其中，两个NMOS晶体管M1、M2组成Cascode单元，具体来说，TX端口与NMOS晶体管M1的漏极相连，NMOS晶体管M1的源极与NMOS晶体管M2的漏极相连，NMOS晶体管M1、M2的栅极分别与电阻器R1、R2的一端相连，电阻器R1的另一端与电阻器R2的另一端相连后连接到控制端口VC+，NMOS晶体管M2的源极接地，电感器L2跨接在TX端口以及电感器L1和电容器C的连接点之间；RX支路包括NMOS晶体管M3，电阻器R3和电感器L3，其中RX端口与NMOS晶体管M3的漏极相连，NMOS晶体管M3的栅极与电阻器R3的一端相连，电阻器R3的另一端连接到控制端口VC-，NMOS晶体管M3的源极接地，电感器L3跨接在TX端口以及电感器L1和电容器C的连接点之间。

从图1可以看出，该CMOS毫米波超宽带并联非对称单刀双掷开关的TX支路以Cascode并联晶体管作为基本设计单元，而RX支路以单并联晶体管作为基本设计单元。TX支路的Cascode并联单元设计方案能够提升TX支路的线性度、降低插入损耗。RX支路单晶体管并联方案能够提升TX支路与RX支路之间的隔离度。电感器L1和电容器C用于调节ANT端口的匹配。电感L2、L3的用于调节开关的工作频率和收发端口匹配。晶体管栅极串联电阻器R1~R3的作用是阻断信号通过栅源和栅漏的泄漏通道。

图2是图1电路在TX支路使能（VC+=1.3V）、RX支路关闭（VC-=0V）情况下的S-参数仿真曲线图。其中的电感、电容代入了电磁场仿真的数据。从仿真结果可以看出，在26~36GHz频段内，TX到ANT端口的插入损耗小于1.7dB，ANT端口匹配性能小于-13dB，TX端口匹配性能小于-14dB，TX到RX端口的隔离度大于19dB。

图3是图1电路在TX支路使能（VC+=1.3V）、RX支路关闭（VC-=0V）情况下对称开关与非对称开关的输入1dB压缩点仿真曲线图，它反映了开关的线性性能。从图3可以看出，在26~ 36GHz频段内非对称并联开关TX端口的输入1dB压缩点大于18.2dBm，对称并联开关（图1中将RX支路复制到TX支路的情况）TX端口的输入1dB压缩点在11.4~13.5之间。该结果证实了非对称并联开关能够明显提升开关的线性性能。

图4是图1电路在TX支路关闭（VC+=0V）、RX支路使能（VC-=1.3V）情况下的S-参数仿真曲线图。从仿真结果可以看出，在26~36GHz频段内，RX到ANT端口的插入损耗小于2.5dB，ANT端口匹配性能小于-10.7dB，RX端口匹配性能小于-17.6dB。

图2和图4仿真结果的差异性证实了该CMOS毫米波非对称单刀双掷开关电路是有效的。

总之，本实用新型能够有效降低TX支路的损耗、提升TX支路的线性度有利于TX通道的功率传输，可用于毫米波超宽带相控阵系统前端实现高集成度、高性能的收发切换。

需要理解的是，上述对于本专利具体实施方式的叙述仅仅是为了便于本领域普通技术人员理解本专利方案而列举的示例性描述，并非暗示本专利的保护范围仅仅被限制在这些个例中，本领域普通技术人员完全可以在对本专利技术方案做出充分理解的前提下，以不付出任何创造性劳动的形式，通过对本专利所列举的各个例采取组合技术特征、替换部分技术特征、加入更多技术特征等等方式，得到更多的具体实施方式，所有这些具体实施方式均在本专利权利要求书的涵盖范围之内，因此，这些新的具体实施方式也应在本专利的保护范围之内。

Claims (1)

1.一种CMOS毫米波超宽带并联非对称单刀双掷开关，其特征在于，包括第一～第三NMOS晶体管（M1、M2、M3），第一～第三片上电阻器（R1、R2、R3），第一～第三片上电感器（L1、L2、L3），片上电容器（C），射频信号接收端口（RX），射频信号发射端口（TX），天线端口（ANT），第一、第二控制端口，以及接地端口（GND）；

所述的第一片上电感器（L1）、片上电容器（C）、天线端口（ANT）以及接地端口（GND）一起组成ANT支路；其中，第一片上电感器（L1）的一端与片上电容器（C）的一端连接，第一片上电感器（L1）的另一端连接到天线端口（ANT），片上电容器（C）的另一端连接到接地端口（GND）；

所述的第一、第二NMOS晶体管（M1、M2）与第一、第二片上电阻器（R1、R2），第二片上电感器（L2），第一控制端口，射频信号发射端口（TX），以及接地端口（GND）一起组成TX支路；其中，射频信号发射端口（TX）与第一NMOS晶体管（M1）的漏极相连，第一NMOS晶体管（M1）的源极与第二NMOS晶体管（M2）的漏极相连，第二NMOS晶体管（M2）的源极与接地端口（GND）连接，第一NMOS晶体管（M1）的栅极连接到第一片上电阻器（R1）的一端，第二NMOS晶体管（M2）的栅极连接到第二片上电阻器（R2）的一端，第一、第二片上电阻器（R1、R2）的另一端均连接到第一控制端口，第二片上电感器（L2）跨接在射频信号发射端口（TX）以及第一片上电感器（L1）与片上电容器（C）的连接点之间；

所述的第三NMOS晶体管（M3）与第三片上电阻器（R3）、第三片上电感器（L3）、第二控制端口、射频信号接收端口（RX）以及接地端口（GND）一起组成RX支路；其中，第三NMOS晶体管（M3）的漏极连接到射频信号接收端口（RX），第三NMOS晶体管（M3）的栅极与第三片上电阻器（R3）的一端相连，第三片上电阻器（R3）的另一端连接到第二控制端口，第三NMOS晶体管（M3）的源极与接地端口（GND）连接，第三片上电感器（L3）跨接在射频信号接收端口（RX）以及第一片上电感器（L1）与片上电容器（C）的连接点之间；

所述第一控制端口和第二控制端口分别为一正一负。

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