JP3099880B2 - 半導体スイッチ及びスイッチ回路 - Google Patents
半導体スイッチ及びスイッチ回路Info
- Publication number
- JP3099880B2 JP3099880B2 JP10228311A JP22831198A JP3099880B2 JP 3099880 B2 JP3099880 B2 JP 3099880B2 JP 10228311 A JP10228311 A JP 10228311A JP 22831198 A JP22831198 A JP 22831198A JP 3099880 B2 JP3099880 B2 JP 3099880B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- switch
- switch circuit
- input
- additional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 119
- 230000005540 biological transmission Effects 0.000 claims description 53
- 230000005669 field effect Effects 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 20
- 230000004888 barrier function Effects 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 5
- 238000002955 isolation Methods 0.000 description 56
- 238000003780 insertion Methods 0.000 description 42
- 230000037431 insertion Effects 0.000 description 42
- 238000010586 diagram Methods 0.000 description 20
- 230000000694 effects Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 240000002329 Inga feuillei Species 0.000 description 1
- 241000973887 Takayama Species 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/10—Auxiliary devices for switching or interrupting
- H01P1/15—Auxiliary devices for switching or interrupting by semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Waveguides (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体スイッチに
関し、特に、誘電体基板及び金属導体からなる伝送線路
と分布定数効果を呈するダイオード又は電界効果トラン
ジスタ（ＦＥＴ）とを用いたマイクロ波・ミリ波帯の半
導体スイッチに関する。
関し、特に、誘電体基板及び金属導体からなる伝送線路
と分布定数効果を呈するダイオード又は電界効果トラン
ジスタ（ＦＥＴ）とを用いたマイクロ波・ミリ波帯の半
導体スイッチに関する。
【０００２】
【従来の技術】マイクロ波・ミリ波帯、特に６０GHz以
上の高い周波数における利用を前提とした半導体スイッ
チ回路として、従来、種々の回路が提案・試作されてい
る。
上の高い周波数における利用を前提とした半導体スイッ
チ回路として、従来、種々の回路が提案・試作されてい
る。
【０００３】従来のスイッチの一例としては、「１９９
７ ＭＴＴ−Ｓ ＩＭＳ Ｄｉｇｅｓｔ ｐｐ．１０４
７−１０５０」においてＭ．Ｃａｓｅらにより報告され
た７７ＧＨｚ帯の単極３投（ＳＰ３Ｔ）スイッチ（以
下、従来例１）が挙げられる。
７ ＭＴＴ−Ｓ ＩＭＳ Ｄｉｇｅｓｔ ｐｐ．１０４
７−１０５０」においてＭ．Ｃａｓｅらにより報告され
た７７ＧＨｚ帯の単極３投（ＳＰ３Ｔ）スイッチ（以
下、従来例１）が挙げられる。
【０００４】従来例１のＳＰ３Ｔスイッチは、図１２に
示されるような構成を備えている。即ち、入力端子は、
伝送線路を介して、信号分岐点に接続されている。ま
た、信号分岐点には、夫々、ＤＣカット用の容量Ｃ１〜
Ｃ３を介して、伝搬波長の四分の一程度の長さを有する
伝送線路（１／４波長伝送線路）の各一端が接続されて
いる。更に、各１／４波長伝送線路の他端には、夫々、
ＰＩＮダイオードＤ１〜Ｄ３の一端と、第１乃至第３の
出力端子とが接続されており、各ＰＩＮダイオードＤ１
〜Ｄ３の他端は、接地されている。ＤＣカット用の容量
Ｃ１〜Ｃ３、１／４波長伝送線路、ダイオードＤ１〜Ｄ
３及び第１乃至第３の出力端子は、３本の出力信号経路
を形成している。
示されるような構成を備えている。即ち、入力端子は、
伝送線路を介して、信号分岐点に接続されている。ま
た、信号分岐点には、夫々、ＤＣカット用の容量Ｃ１〜
Ｃ３を介して、伝搬波長の四分の一程度の長さを有する
伝送線路（１／４波長伝送線路）の各一端が接続されて
いる。更に、各１／４波長伝送線路の他端には、夫々、
ＰＩＮダイオードＤ１〜Ｄ３の一端と、第１乃至第３の
出力端子とが接続されており、各ＰＩＮダイオードＤ１
〜Ｄ３の他端は、接地されている。ＤＣカット用の容量
Ｃ１〜Ｃ３、１／４波長伝送線路、ダイオードＤ１〜Ｄ
３及び第１乃至第３の出力端子は、３本の出力信号経路
を形成している。
【０００５】ダイオードは、順方向にバイアスされてい
るとき、その等価回路を抵抗で表すことができ、逆方向
にバイアスされているときは、容量で等価的に表すこと
ができる。従って、ダイオードが順方向バイアスの時、
そのインピーダンスはほとんどなく、アノード−カソー
ド間は、ショートしているとみなせる。また、１／４波
長伝送線路を介して、このダイオードを見たときの伝搬
波長に対応する周波数でのインピーダンスは、無限大に
近く、殆どオープンであるとみなせる。即ち、ダイオー
ドが順方向にバイアスされている信号経路は、信号分岐
点から見るとほとんどオープンに見えることとなり、結
果として、その信号経路を伝搬したＲＦ信号は、ほぼ全
反射される。一方、逆方向にバイアスされているダイオ
ードは容量として機能することから、低い周波数ではイ
ンピーダンスが高いこととなり、従って、ダイオードが
逆方向にバイアスされている信号経路は、透過的であ
る。周波数が高くなるにつれて、容量のインピーダンス
が低くなるため、信号分岐点での信号の反射は、増加す
ることとなる。結果として、ダイオードが逆バイアスさ
れている信号経路は、信号を透過する一方、周波数の増
加に伴って、反射に起因する損失の増加を招くこととな
る。
るとき、その等価回路を抵抗で表すことができ、逆方向
にバイアスされているときは、容量で等価的に表すこと
ができる。従って、ダイオードが順方向バイアスの時、
そのインピーダンスはほとんどなく、アノード−カソー
ド間は、ショートしているとみなせる。また、１／４波
長伝送線路を介して、このダイオードを見たときの伝搬
波長に対応する周波数でのインピーダンスは、無限大に
近く、殆どオープンであるとみなせる。即ち、ダイオー
ドが順方向にバイアスされている信号経路は、信号分岐
点から見るとほとんどオープンに見えることとなり、結
果として、その信号経路を伝搬したＲＦ信号は、ほぼ全
反射される。一方、逆方向にバイアスされているダイオ
ードは容量として機能することから、低い周波数ではイ
ンピーダンスが高いこととなり、従って、ダイオードが
逆方向にバイアスされている信号経路は、透過的であ
る。周波数が高くなるにつれて、容量のインピーダンス
が低くなるため、信号分岐点での信号の反射は、増加す
ることとなる。結果として、ダイオードが逆バイアスさ
れている信号経路は、信号を透過する一方、周波数の増
加に伴って、反射に起因する損失の増加を招くこととな
る。
【０００６】このように、従来例１のスイッチにおいて
は、３本の出力信号経路のうち、信号を透過させる信号
経路のダイオードを逆方向バイアスにし、一方、他の信
号経路のダイオードを順方向にバイアスにすることで当
該他の信号経路上の信号を遮断することにより、信号経
路の切替が可能となる。
は、３本の出力信号経路のうち、信号を透過させる信号
経路のダイオードを逆方向バイアスにし、一方、他の信
号経路のダイオードを順方向にバイアスにすることで当
該他の信号経路上の信号を遮断することにより、信号経
路の切替が可能となる。
【０００７】以上述べたような従来例１のスイッチ回路
の単極単投（ＳＰＳＴ）における挿入損失およびアイソ
レーションは、簡単のために伝送線路の特性インピーダ
ンスが入出力端子のインピーダンスと同じであると仮定
すると、式（１）、式（２）のように表すことができ
る。
の単極単投（ＳＰＳＴ）における挿入損失およびアイソ
レーションは、簡単のために伝送線路の特性インピーダ
ンスが入出力端子のインピーダンスと同じであると仮定
すると、式（１）、式（２）のように表すことができ
る。
【０００８】
【数１】
【０００９】
【数２】 式（２）から明らかなように、アイソレーションは、抵
抗Ｒと入出力端子のインピーダンス Ｚ0とで表され、周
波数には依存しない。しかしながら、従来例１のスイッ
チにおいて、たとえば４０ｄＢ以上のアイソレーション
を得ようとすると、ダイオードの抵抗値が０．１３Ω以
下でなければならないことになる。ここで、従来例１の
開示された文献には、ダイオードの抵抗値が３Ωである
と記載されている。従って、従来例１のスイッチにおい
て、０．１３Ωの抵抗値を実現するためには、単純にア
ノード電極の面積を約２３倍すればよいことになる。し
かし、アノード電極の面積を２３倍にするということ
は、同時に容量の値も２３倍になるということを意味す
る。その結果、当該文献に開示されたダイオードの容量
値は３３ｆＦであることから、４０ｄＢのアイソレーシ
ョンを得るときの容量は、２３倍の７５９ｆＦとなって
しまう。これを踏まえ、式（１）を参照すると、３３ｆ
Ｆ（＝３３×１０-15Ｆ）の容量のときの挿入損失は
０．６ｄＢであるのに対し、アノード電極の面積を２３
倍にすると、挿入損失は１９ｄＢにもなってしまう。す
なわち、上述した従来例１のスイッチ回路において、挿
入損失とアイソレーションはトレードオフの関係にあ
り、４０ｄＢという高いアイソレーション特性を得るこ
とはできなかった。
抗Ｒと入出力端子のインピーダンス Ｚ0とで表され、周
波数には依存しない。しかしながら、従来例１のスイッ
チにおいて、たとえば４０ｄＢ以上のアイソレーション
を得ようとすると、ダイオードの抵抗値が０．１３Ω以
下でなければならないことになる。ここで、従来例１の
開示された文献には、ダイオードの抵抗値が３Ωである
と記載されている。従って、従来例１のスイッチにおい
て、０．１３Ωの抵抗値を実現するためには、単純にア
ノード電極の面積を約２３倍すればよいことになる。し
かし、アノード電極の面積を２３倍にするということ
は、同時に容量の値も２３倍になるということを意味す
る。その結果、当該文献に開示されたダイオードの容量
値は３３ｆＦであることから、４０ｄＢのアイソレーシ
ョンを得るときの容量は、２３倍の７５９ｆＦとなって
しまう。これを踏まえ、式（１）を参照すると、３３ｆ
Ｆ（＝３３×１０-15Ｆ）の容量のときの挿入損失は
０．６ｄＢであるのに対し、アノード電極の面積を２３
倍にすると、挿入損失は１９ｄＢにもなってしまう。す
なわち、上述した従来例１のスイッチ回路において、挿
入損失とアイソレーションはトレードオフの関係にあ
り、４０ｄＢという高いアイソレーション特性を得るこ
とはできなかった。
【００１０】また、従来、他のスイッチの例としては、
「ＩＥＥＥ ＭＩＣＲＯＷＡＶＥＡＮＤ ＧＵＩＤＥＤ
ＬＥＴＴＥＲＳ， Ｖｏｌ．６， ｐｐ．３１５−３
１６」においてＨ．Ｔａｋａｓｕらにより報告された９
４ＧＨｚ帯の単極単投（ＳＰＳＴ）スイッチ（以下、従
来例２）が挙げられる。この従来例２のスイッチもま
た、６０ＧＨｚ以上の高い周波数帯域のスイッチ回路と
して、有力な回路の一つである。
「ＩＥＥＥ ＭＩＣＲＯＷＡＶＥＡＮＤ ＧＵＩＤＥＤ
ＬＥＴＴＥＲＳ， Ｖｏｌ．６， ｐｐ．３１５−３
１６」においてＨ．Ｔａｋａｓｕらにより報告された９
４ＧＨｚ帯の単極単投（ＳＰＳＴ）スイッチ（以下、従
来例２）が挙げられる。この従来例２のスイッチもま
た、６０ＧＨｚ以上の高い周波数帯域のスイッチ回路と
して、有力な回路の一つである。
【００１１】従来例２のＳＰＳＴスイッチは、図１３に
示されるような構成を備えている。従来例２のスイッチ
は、電界効果トランジスタ（ＦＥＴ）とインダクタ及び
抵抗を有している。ＦＥＴのソース、ドレインには、夫
々、入出力端子が接続されており、また、マイクロスト
リップ線路で構成したインダクタが、ソース・ドレイン
間に、並列に接続されている。ＦＥＴのゲートには、
２．５ｋΩの抵抗が接続され、当該抵抗を介して直流バ
イアスが印加されるようになっている。ここで、ＦＥＴ
のチャネルが閉じた状態においては、ＦＥＴを等価的に
容量Ｃとして扱うことができることから、図１４に示さ
れるように、ＦＥＴと並列に接続したインダクタンスＬ
とが、式（３）で得られる周波数で共振し、その結果、
ハイ・インピーダンスとなり入出力端子間における信号
伝搬は遮断されることとなる。即ち、スイッチはオフ状
態となる。
示されるような構成を備えている。従来例２のスイッチ
は、電界効果トランジスタ（ＦＥＴ）とインダクタ及び
抵抗を有している。ＦＥＴのソース、ドレインには、夫
々、入出力端子が接続されており、また、マイクロスト
リップ線路で構成したインダクタが、ソース・ドレイン
間に、並列に接続されている。ＦＥＴのゲートには、
２．５ｋΩの抵抗が接続され、当該抵抗を介して直流バ
イアスが印加されるようになっている。ここで、ＦＥＴ
のチャネルが閉じた状態においては、ＦＥＴを等価的に
容量Ｃとして扱うことができることから、図１４に示さ
れるように、ＦＥＴと並列に接続したインダクタンスＬ
とが、式（３）で得られる周波数で共振し、その結果、
ハイ・インピーダンスとなり入出力端子間における信号
伝搬は遮断されることとなる。即ち、スイッチはオフ状
態となる。
【００１２】
【数３】 図１５に、従来例２のスイッチにおける挿入損失とアイ
ソレーションの周波数特性を示す。図１５から明らかな
ように、従来例２のスイッチ回路においては、３０ｄＢ
程度のアイソレーション特性を比較的低い挿入損失で得
ることができる。しかし、従来例２のスイッチ回路は、
前述のように共振を利用していることから、その周波数
特性は、狭帯域となる。その上、共振回路を所望の周波
数で共振させるためには、その定数たるＬＣを正確に把
握する必要がある。従って、従来例２のスイッチを利用
するためには、ＦＥＴがチャネルの閉じた場合に呈する
こととなる容量Ｃを正確に見積もらなければならず、且
つ、インダクタＬに関しても正確なモデリングが必要と
なる。逆にいえば、ＦＥＴやＰＩＮダイオードなどは、
通常、ある程度の製造プロセスのばらつきを有するが、
例えば、このばらつきにより、容量Ｃの値が設計よりず
れた場合、共振周波数もまた設計よりずれることとな
り、所望の周波数で共振させることができず、結果とし
て、歩留まりの低下を招く結果となる。
ソレーションの周波数特性を示す。図１５から明らかな
ように、従来例２のスイッチ回路においては、３０ｄＢ
程度のアイソレーション特性を比較的低い挿入損失で得
ることができる。しかし、従来例２のスイッチ回路は、
前述のように共振を利用していることから、その周波数
特性は、狭帯域となる。その上、共振回路を所望の周波
数で共振させるためには、その定数たるＬＣを正確に把
握する必要がある。従って、従来例２のスイッチを利用
するためには、ＦＥＴがチャネルの閉じた場合に呈する
こととなる容量Ｃを正確に見積もらなければならず、且
つ、インダクタＬに関しても正確なモデリングが必要と
なる。逆にいえば、ＦＥＴやＰＩＮダイオードなどは、
通常、ある程度の製造プロセスのばらつきを有するが、
例えば、このばらつきにより、容量Ｃの値が設計よりず
れた場合、共振周波数もまた設計よりずれることとな
り、所望の周波数で共振させることができず、結果とし
て、歩留まりの低下を招く結果となる。
【００１３】以上述べた従来例１及び従来例２の有する
問題点を解決するための技術として、従来、Ｈ．Ｍｉｚ
ｕｔａｎｉ ＆ Ｙ．Ｔａｋａｙａｍａにより「１９９
７ＭＴＴ−Ｓ ＩＭＳ Ｄｉｇｅｓｔ ｐｐ．４３９−
４４２」において提案されたスイッチ回路（以下、従来
例３という）が挙げられる。従来例３のスイッチ回路
は、分布定数効果を呈するＦＥＴを用いたスイッチ回路
であり、当該文献においてその広帯域特性が実証されて
いる。尚、当該文献の内容は、特開平１０−４１４０４
号公報にも開示されている。
問題点を解決するための技術として、従来、Ｈ．Ｍｉｚ
ｕｔａｎｉ ＆ Ｙ．Ｔａｋａｙａｍａにより「１９９
７ＭＴＴ−Ｓ ＩＭＳ Ｄｉｇｅｓｔ ｐｐ．４３９−
４４２」において提案されたスイッチ回路（以下、従来
例３という）が挙げられる。従来例３のスイッチ回路
は、分布定数効果を呈するＦＥＴを用いたスイッチ回路
であり、当該文献においてその広帯域特性が実証されて
いる。尚、当該文献の内容は、特開平１０−４１４０４
号公報にも開示されている。
【００１４】従来例３のスイッチ回路は、図１６に示さ
れるような構成を備えている。図１６を参照すれば理解
されるように、従来例３のスイッチ回路は、複数の伝送
線路と複数のＦＥＴとを備えている。詳しくは、従来例
３のスイッチ回路は、各伝送線路及び各ＦＥＴが、夫
々、微小単位長さ当たりで定義され、また、伝送線路が
直列に接続されるとともに、その接続点に各ＦＥＴのド
レインが接続されている。尚、各ＦＥＴのソースは、接
地されている。この微小単位長さ当たりの伝送線路及び
ＦＥＴの無限接続で構成されている。
れるような構成を備えている。図１６を参照すれば理解
されるように、従来例３のスイッチ回路は、複数の伝送
線路と複数のＦＥＴとを備えている。詳しくは、従来例
３のスイッチ回路は、各伝送線路及び各ＦＥＴが、夫
々、微小単位長さ当たりで定義され、また、伝送線路が
直列に接続されるとともに、その接続点に各ＦＥＴのド
レインが接続されている。尚、各ＦＥＴのソースは、接
地されている。この微小単位長さ当たりの伝送線路及び
ＦＥＴの無限接続で構成されている。
【００１５】かかる従来例３のスイッチ回路は、ソース
電極を接地した長さ４００μmの一本のゲートフィンガ
ーを持つＦＥＴ（これを分布定数ＦＥＴと呼ぶ）のドレ
イン電極の長手方向の両端に入出力端子を接続した平面
パターンとして実装される。
電極を接地した長さ４００μmの一本のゲートフィンガ
ーを持つＦＥＴ（これを分布定数ＦＥＴと呼ぶ）のドレ
イン電極の長手方向の両端に入出力端子を接続した平面
パターンとして実装される。
【００１６】このような構成を備える従来例３のスイッ
チ回路は、ＦＥＴのチャネルが閉じた状態において、等
価的に、図１７に示されるようなロスの無い伝送線路と
して振る舞う。図１７から明らかなように、このときス
イッチはオン状態となり、挿入損失は式（４）から式
（６）で表される。
チ回路は、ＦＥＴのチャネルが閉じた状態において、等
価的に、図１７に示されるようなロスの無い伝送線路と
して振る舞う。図１７から明らかなように、このときス
イッチはオン状態となり、挿入損失は式（４）から式
（６）で表される。
【００１７】
【数４】
【００１８】
【数５】
【００１９】
【数６】 ここで、Ｚはスイッチのインピーダンス、ｌはＦＥＴの
フィンガー長、Ｚ0は入出力端子のインピーダンスを示
す。また、ωは角振動数、Ｌ、Ｒ、Ｃ、Ｇは、夫々、ス
イッチの単位長さあたりのインダクタンス、抵抗、並列
容量、並列コンダクタンスを示す。
フィンガー長、Ｚ0は入出力端子のインピーダンスを示
す。また、ωは角振動数、Ｌ、Ｒ、Ｃ、Ｇは、夫々、ス
イッチの単位長さあたりのインダクタンス、抵抗、並列
容量、並列コンダクタンスを示す。
【００２０】一方、ＦＥＴは、そのチャネルが開放の状
態のとき、等価的に単なる抵抗で表されるため、このと
きのスイッチの等価回路は図１８のようになる。図１８
を参照すれば理解されるように、ＦＥＴのチャネルがオ
ープンの時、従来例３のスイッチ回路は、等価的にロス
のある伝送線路として振る舞い、即ちスイッチはオフ状
態となり、そのアイソレーションは式（７）から式
（９）で表すことができる。
態のとき、等価的に単なる抵抗で表されるため、このと
きのスイッチの等価回路は図１８のようになる。図１８
を参照すれば理解されるように、ＦＥＴのチャネルがオ
ープンの時、従来例３のスイッチ回路は、等価的にロス
のある伝送線路として振る舞い、即ちスイッチはオフ状
態となり、そのアイソレーションは式（７）から式
（９）で表すことができる。
【００２１】
【数７】
【００２２】
【数８】
【００２３】
【数９】 これらの式から、図１９に示されるような広帯域におい
て低い挿入損失と高いアイソレーションが得られる。図
１９から理解されるように、従来例３のスイッチ回路に
おけるアイソレーションの周波数特性は単調増加であ
る。
て低い挿入損失と高いアイソレーションが得られる。図
１９から理解されるように、従来例３のスイッチ回路に
おけるアイソレーションの周波数特性は単調増加であ
る。
【００２４】
【発明が解決しようとする課題】しかしながら、上述し
た従来例１及び従来例２のスイッチ回路については言う
までもなく、従来例３のスイッチ回路においても、低挿
入損失を維持しつつ、広帯域に高いアイソレーションを
比較的小型なものとして実現することは、実際上困難で
あった。以下、この点について、詳細に説明する。
た従来例１及び従来例２のスイッチ回路については言う
までもなく、従来例３のスイッチ回路においても、低挿
入損失を維持しつつ、広帯域に高いアイソレーションを
比較的小型なものとして実現することは、実際上困難で
あった。以下、この点について、詳細に説明する。
【００２５】従来例３のスイッチにおいて、アイソレー
ションの周波数に関する０次の項は、式（１０）のよう
に表される。
ションの周波数に関する０次の項は、式（１０）のよう
に表される。
【００２６】
【数１０】 式（１０）から理解されるように、分布定数ＦＥＴの抵
抗ｒが小さいほど、アイソレーションが大きくなる。
尚、分布定数ＦＥＴを用いたスイッチ回路におけるアイ
ソレーションの周波数に関する０次近似は、前述の式
（２）で示される集中定数ＦＥＴを用いたシャント構成
のスイッチ回路のアイソレーションに一致する。
抗ｒが小さいほど、アイソレーションが大きくなる。
尚、分布定数ＦＥＴを用いたスイッチ回路におけるアイ
ソレーションの周波数に関する０次近似は、前述の式
（２）で示される集中定数ＦＥＴを用いたシャント構成
のスイッチ回路のアイソレーションに一致する。
【００２７】従って、従来例３のスイッチ回路におい
て、高いアイソレーションを得るためには、ゲートフィ
ンガー長を長くして、分布定数ＦＥＴの抵抗ｒを減らさ
なければならない。具体的には、従来例３のスイッチ回
路において８０ｄＢ以上の高いアイソレーションを得る
ためには、ゲートフィンガー長を例えば１ｍｍと伸ばし
て分布定数ＦＥＴの抵抗ｒを減らす必要がある。このよ
うにゲートフィンガー長を延ばすことは、マイクロ波・
ミリ波単一集積回路（ＭＭＩＣ）のチップサイズが大き
くなるということを意味する。
て、高いアイソレーションを得るためには、ゲートフィ
ンガー長を長くして、分布定数ＦＥＴの抵抗ｒを減らさ
なければならない。具体的には、従来例３のスイッチ回
路において８０ｄＢ以上の高いアイソレーションを得る
ためには、ゲートフィンガー長を例えば１ｍｍと伸ばし
て分布定数ＦＥＴの抵抗ｒを減らす必要がある。このよ
うにゲートフィンガー長を延ばすことは、マイクロ波・
ミリ波単一集積回路（ＭＭＩＣ）のチップサイズが大き
くなるということを意味する。
【００２８】これらのことから理解されるように、マイ
クロ波・ミリ波帯のスイッチ回路において、従来技術で
は、低挿入損失を保ったままで、広帯域に８０ｄＢ以上
という高いアイソレーションを比較的小型な構造にて実
現するのが困難であるという問題点があった。これは、
各従来技術における回路構成に起因して、夫々、例え
ば、挿入損失とアイソレーションのトレードオフ関係、
共振を用いるが故の狭帯域特性、又は分布定数ＦＥＴの
抵抗とチップサイズとのトレードオフ関係が存在したこ
とによる。
クロ波・ミリ波帯のスイッチ回路において、従来技術で
は、低挿入損失を保ったままで、広帯域に８０ｄＢ以上
という高いアイソレーションを比較的小型な構造にて実
現するのが困難であるという問題点があった。これは、
各従来技術における回路構成に起因して、夫々、例え
ば、挿入損失とアイソレーションのトレードオフ関係、
共振を用いるが故の狭帯域特性、又は分布定数ＦＥＴの
抵抗とチップサイズとのトレードオフ関係が存在したこ
とによる。
【００２９】本発明は、これら従来技術の有する問題点
に鑑みなされたものであり、特に６０ＧＨｚ以上の高い
周波数において従来技術では実現困難であった８０ｄＢ
以上の高いアイソレーションを、広帯域かつ低損失で、
得ることのできる小型なマイクロ波・ミリ波帯スイッチ
回路を提供することを目的とする。
に鑑みなされたものであり、特に６０ＧＨｚ以上の高い
周波数において従来技術では実現困難であった８０ｄＢ
以上の高いアイソレーションを、広帯域かつ低損失で、
得ることのできる小型なマイクロ波・ミリ波帯スイッチ
回路を提供することを目的とする。
【００３０】
【課題を解決するための手段】本発明は、上述した課題
を解決するための手段として、以下に示す半導体スイッ
チ及びスイッチ回路を提供する。
を解決するための手段として、以下に示す半導体スイッ
チ及びスイッチ回路を提供する。
【００３１】即ち、本発明によれば、第１の半導体スイ
ッチとして、ゲート電極、ソース電極及びドレイン電極
が半導体基板上に形成されると共に活性層に囲まれてな
る電界効果トランジスタを利用した半導体スイッチであ
って、前記ソース電極及び前記ドレイン電極が、双方と
も接地されると共に所定方向において互いに平行に配さ
れており、且つ、前記ゲート電極が、前記ソース電極及
びドレイン電極の間に形成されてなる構造を備え、前記
ゲート電極の前記所定方向における両端には、夫々、当
該半導体スイッチの第一、第二の入出力端子が接続され
ることを特徴とする半導体スイッチが得られる。
ッチとして、ゲート電極、ソース電極及びドレイン電極
が半導体基板上に形成されると共に活性層に囲まれてな
る電界効果トランジスタを利用した半導体スイッチであ
って、前記ソース電極及び前記ドレイン電極が、双方と
も接地されると共に所定方向において互いに平行に配さ
れており、且つ、前記ゲート電極が、前記ソース電極及
びドレイン電極の間に形成されてなる構造を備え、前記
ゲート電極の前記所定方向における両端には、夫々、当
該半導体スイッチの第一、第二の入出力端子が接続され
ることを特徴とする半導体スイッチが得られる。
【００３２】また、本発明によれば、第２の半導体スイ
ッチとして、アノード電極及びカソード電極が半導体基
板上に形成されると共に活性層に囲まれてなるダイオー
ドを利用した半導体スイッチであって、前記半導体基板
上に形成されると共に前記活性層に囲まれた付加的なカ
ソード電極を更に有し、前記カソード電極及び付加的な
カソード電極が、双方とも接地されると共に所定方向に
おいて互いに平行に配されており、且つ、前記アノード
電極が、前記カソード電極及び付加的なカソード電極の
間に形成されてなる構造を備え、前記アノード電極の前
記所定方向における両端には、夫々、当該半導体スイッ
チの第一、第二の入出力端子が接続されることを特徴と
する半導体スイッチが得られる。
ッチとして、アノード電極及びカソード電極が半導体基
板上に形成されると共に活性層に囲まれてなるダイオー
ドを利用した半導体スイッチであって、前記半導体基板
上に形成されると共に前記活性層に囲まれた付加的なカ
ソード電極を更に有し、前記カソード電極及び付加的な
カソード電極が、双方とも接地されると共に所定方向に
おいて互いに平行に配されており、且つ、前記アノード
電極が、前記カソード電極及び付加的なカソード電極の
間に形成されてなる構造を備え、前記アノード電極の前
記所定方向における両端には、夫々、当該半導体スイッ
チの第一、第二の入出力端子が接続されることを特徴と
する半導体スイッチが得られる。
【００３３】更に、本発明によれば、第３のスイッチ回
路として、アノード電極及びカソード電極が半導体基板
上に形成されると共に活性層に囲まれてなるダイオード
を利用した半導体スイッチであって、前記半導体基板上
に形成されると共に前記活性層に囲まれた付加的なアノ
ード電極を更に有し、前記アノード電極及び付加的なア
ノード電極が、双方とも接地されると共に所定方向にお
いて互いに平行に配されており、且つ、前記カソード電
極が、前記アノード電極及び付加的なアノード電極の間
に形成されてなる構造を備え、前記カソード電極の前記
所定方向における両端には、夫々、当該半導体スイッチ
の第一、第二の入出力端子が接続されることを特徴とす
る半導体スイッチが得られる。
路として、アノード電極及びカソード電極が半導体基板
上に形成されると共に活性層に囲まれてなるダイオード
を利用した半導体スイッチであって、前記半導体基板上
に形成されると共に前記活性層に囲まれた付加的なアノ
ード電極を更に有し、前記アノード電極及び付加的なア
ノード電極が、双方とも接地されると共に所定方向にお
いて互いに平行に配されており、且つ、前記カソード電
極が、前記アノード電極及び付加的なアノード電極の間
に形成されてなる構造を備え、前記カソード電極の前記
所定方向における両端には、夫々、当該半導体スイッチ
の第一、第二の入出力端子が接続されることを特徴とす
る半導体スイッチが得られる。
【００３４】また、本発明によれば、第４の半導体スイ
ッチとして、夫々金属導体からなるソース電極、ゲート
電極、及びドレイン電極が半導体基板上に所定方向に平
行に延設されてなるＭＥＳＦＥＴを利用した半導体スイ
ッチであって、前記ソース電極、ゲート電極、及びドレ
イン電極が活性層に囲まれ、且つ、前記ソース電極及び
前記ドレイン電極は接地された構造を備え、前記ゲート
電極の前記所定方向における一端と他端とは、夫々、当
該半導体スイッチの第１及び第２の入出力部として動作
することを特徴とする半導体スイッチが得られる。
ッチとして、夫々金属導体からなるソース電極、ゲート
電極、及びドレイン電極が半導体基板上に所定方向に平
行に延設されてなるＭＥＳＦＥＴを利用した半導体スイ
ッチであって、前記ソース電極、ゲート電極、及びドレ
イン電極が活性層に囲まれ、且つ、前記ソース電極及び
前記ドレイン電極は接地された構造を備え、前記ゲート
電極の前記所定方向における一端と他端とは、夫々、当
該半導体スイッチの第１及び第２の入出力部として動作
することを特徴とする半導体スイッチが得られる。
【００３５】更に、本発明によれば、第５の半導体スイ
ッチとして、夫々金属導体からなるアノード電極及びカ
ソード電極が半導体基板上に所定方向に平行に延設され
てなるショットキー障壁ダイオードを利用した半導体ス
イッチであって、前記アノード電極又はカソード電極の
いずれか一方の電極を、他方の電極と共に、挟むように
して、且つ、前記半導体基板上に前記所定方向に平行に
延設された付加的な電極を更に有し、前記アノード電
極、カソード電極及び付加的な電極が活性層に囲まれ、
且つ、前記他方の電極及び付加的な電極が接地された構
造を備え、前記一方の電極の前記所定方向における一端
と他端とは、夫々、当該半導体スイッチの第１及び第２
の入出力部として動作することを特徴とする半導体スイ
ッチが得られる。
ッチとして、夫々金属導体からなるアノード電極及びカ
ソード電極が半導体基板上に所定方向に平行に延設され
てなるショットキー障壁ダイオードを利用した半導体ス
イッチであって、前記アノード電極又はカソード電極の
いずれか一方の電極を、他方の電極と共に、挟むように
して、且つ、前記半導体基板上に前記所定方向に平行に
延設された付加的な電極を更に有し、前記アノード電
極、カソード電極及び付加的な電極が活性層に囲まれ、
且つ、前記他方の電極及び付加的な電極が接地された構
造を備え、前記一方の電極の前記所定方向における一端
と他端とは、夫々、当該半導体スイッチの第１及び第２
の入出力部として動作することを特徴とする半導体スイ
ッチが得られる。
【００３６】また、本発明によれば、第１のスイッチ回
路として、信号線路の両側に接地導体を配してなるコプ
レーナ伝送線路と電界効果トランジスタとを備えるスイ
ッチ回路であって、前記コプレーナ伝送線路の一端が、
第１の入出力部として動作し、前記コプレーナ伝送線路
の他端が、前記電界効果トランジスタのゲートに接続さ
れ、前記電界効果トランジスタのゲートが、第２の入出
力部として動作し、前記電界効果トランジスタのソース
及びドレインが、双方とも接地されていることを特徴と
するスイッチ回路が得られる。
路として、信号線路の両側に接地導体を配してなるコプ
レーナ伝送線路と電界効果トランジスタとを備えるスイ
ッチ回路であって、前記コプレーナ伝送線路の一端が、
第１の入出力部として動作し、前記コプレーナ伝送線路
の他端が、前記電界効果トランジスタのゲートに接続さ
れ、前記電界効果トランジスタのゲートが、第２の入出
力部として動作し、前記電界効果トランジスタのソース
及びドレインが、双方とも接地されていることを特徴と
するスイッチ回路が得られる。
【００３７】また、本発明によれば、第２のスイッチ回
路として、前記第１のスイッチ回路をを、前記信号線路
に沿うように、複数個直列に接続してなるスイッチ回路
が得られる。
路として、前記第１のスイッチ回路をを、前記信号線路
に沿うように、複数個直列に接続してなるスイッチ回路
が得られる。
【００３８】更に、本発明によれば、第３のスイッチ回
路として、前記第１又は第２のいずれかのスイッチ回路
において、信号線路の両側に接地導体を配してなる付加
的なコプレーナ伝送線路とを更に有し、当該付加的なコ
プレーナ伝送線路の一端が、当該スイッチ回路の最も外
側に位置する前記電界効果トランジスタの前記第２の入
出力部に接続され、当該付加的なコプレーナ伝送線路の
他端が、付加的な第２の入出力部として動作することを
特徴とするスイッチ回路が得られる。 また、本発明
によれば、第４のスイッチ回路として、信号線路の両側
に接地導体を配してなるコプレーナ伝送線路とダイオー
ドとを備えるスイッチ回路であって、前記コプレーナ伝
送線路の一端が、第１の入出力部として動作し、前記コ
プレーナ伝送線路の他端が、前記ダイオードのカソード
に接続され、前記ダイオードのカソードが、第２の入出
力部として動作し、前記ダイオードのアノードが、接地
されていることを特徴とするスイッチ回路が得られる。
路として、前記第１又は第２のいずれかのスイッチ回路
において、信号線路の両側に接地導体を配してなる付加
的なコプレーナ伝送線路とを更に有し、当該付加的なコ
プレーナ伝送線路の一端が、当該スイッチ回路の最も外
側に位置する前記電界効果トランジスタの前記第２の入
出力部に接続され、当該付加的なコプレーナ伝送線路の
他端が、付加的な第２の入出力部として動作することを
特徴とするスイッチ回路が得られる。 また、本発明
によれば、第４のスイッチ回路として、信号線路の両側
に接地導体を配してなるコプレーナ伝送線路とダイオー
ドとを備えるスイッチ回路であって、前記コプレーナ伝
送線路の一端が、第１の入出力部として動作し、前記コ
プレーナ伝送線路の他端が、前記ダイオードのカソード
に接続され、前記ダイオードのカソードが、第２の入出
力部として動作し、前記ダイオードのアノードが、接地
されていることを特徴とするスイッチ回路が得られる。
【００３９】また、本発明によれば、第５のスイッチ回
路として、前記第４のスイッチ回路を、前記信号線路に
沿うように、複数個直列に配してなるスイッチ回路が得
られる。
路として、前記第４のスイッチ回路を、前記信号線路に
沿うように、複数個直列に配してなるスイッチ回路が得
られる。
【００４０】更に、本発明によれば、第６のスイッチ回
路として、前記第４又は第５のいずれかのスイッチ回路
において、信号線路の両側に接地導体を配してなる付加
的なコプレーナ伝送線路を更に有し、当該付加的なコプ
レーナ伝送線路の一端が、当該スイッチ回路の最も外側
に位置するダイオードの前記第２の入出力部に接続さ
れ、当該付加的なコプレーナ伝送線路の他端は、付加的
な第２の入出力部として動作することを特徴とするスイ
ッチ回路が得られる。 また、本発明によれば、第７
のスイッチ回路として、信号線路の両側に接地導体を配
してなるコプレーナ伝送線路とダイオードとを備えるス
イッチ回路であって、前記コプレーナ伝送線路の一端
が、第１の入出力部として動作し、前記コプレーナ伝送
線路の他端が、前記ダイオードのアノードに接続され、
前記ダイオードのアノードが、第２の入出力部として動
作し、前記ダイオードのカソードが、接地されているこ
とを特徴とするスイッチ回路が得られる。
路として、前記第４又は第５のいずれかのスイッチ回路
において、信号線路の両側に接地導体を配してなる付加
的なコプレーナ伝送線路を更に有し、当該付加的なコプ
レーナ伝送線路の一端が、当該スイッチ回路の最も外側
に位置するダイオードの前記第２の入出力部に接続さ
れ、当該付加的なコプレーナ伝送線路の他端は、付加的
な第２の入出力部として動作することを特徴とするスイ
ッチ回路が得られる。 また、本発明によれば、第７
のスイッチ回路として、信号線路の両側に接地導体を配
してなるコプレーナ伝送線路とダイオードとを備えるス
イッチ回路であって、前記コプレーナ伝送線路の一端
が、第１の入出力部として動作し、前記コプレーナ伝送
線路の他端が、前記ダイオードのアノードに接続され、
前記ダイオードのアノードが、第２の入出力部として動
作し、前記ダイオードのカソードが、接地されているこ
とを特徴とするスイッチ回路が得られる。
【００４１】また、本発明によれば、第８のスイッチ回
路として、前記第７のスイッチ回路を、前記信号線路に
沿うように、複数個直列に配してなるスイッチ回路が得
られる。
路として、前記第７のスイッチ回路を、前記信号線路に
沿うように、複数個直列に配してなるスイッチ回路が得
られる。
【００４２】更に、本発明によれば、第９のスイッチ回
路として、前記第７又は第８のいずれかのスイッチ回路
において、信号線路の両側に接地導体を配してなる付加
的なコプレーナ伝送線路を更に有し、当該付加的なコプ
レーナ伝送線路の一端が、当該スイッチ回路の最も外側
に位置するダイオードの前記第２の入出力部に接続さ
れ、当該付加的なコプレーナ伝送線路の他端は、付加的
な第２の入出力部として動作することを特徴とするスイ
ッチ回路が得られる。尚、前記第１乃至第９のいずれか
のスイッチ回路は、前記コプレーナ線路の信号線路に対
して、所望の周波数帯でハイ・インピーダンスとなるよ
うな直流バイアスを印加するバイアス回路を接続して、
当該スイッチ回路の最も外側に位置するコプレーナ伝送
線路あるいは電界効果トランジスタ、ダイオードに、Ｄ
Ｃカットのための容量を直列に接続し、容量の他端がそ
れぞれ第一、第二の入出力部として動作するように構成
される。
路として、前記第７又は第８のいずれかのスイッチ回路
において、信号線路の両側に接地導体を配してなる付加
的なコプレーナ伝送線路を更に有し、当該付加的なコプ
レーナ伝送線路の一端が、当該スイッチ回路の最も外側
に位置するダイオードの前記第２の入出力部に接続さ
れ、当該付加的なコプレーナ伝送線路の他端は、付加的
な第２の入出力部として動作することを特徴とするスイ
ッチ回路が得られる。尚、前記第１乃至第９のいずれか
のスイッチ回路は、前記コプレーナ線路の信号線路に対
して、所望の周波数帯でハイ・インピーダンスとなるよ
うな直流バイアスを印加するバイアス回路を接続して、
当該スイッチ回路の最も外側に位置するコプレーナ伝送
線路あるいは電界効果トランジスタ、ダイオードに、Ｄ
Ｃカットのための容量を直列に接続し、容量の他端がそ
れぞれ第一、第二の入出力部として動作するように構成
される。
【００４３】このような構成を備える本発明の半導体ス
イッチ及びスイッチ回路における作用は、例えば、第１
の半導体スイッチ及び第３のスイッチ回路を例に取り、
次のように説明される。
イッチ及びスイッチ回路における作用は、例えば、第１
の半導体スイッチ及び第３のスイッチ回路を例に取り、
次のように説明される。
【００４４】本発明による第１の半導体スイッチ及び第
３のスイッチ回路は、オン状態においては損失の無いコ
プレーナ線路として機能し、オフ状態においては損失の
あるコプレーナ線路として機能する。かかる点において
は、従来例３のスイッチ回路と同様である。従って、本
発明によるスイッチの挿入損失は、前述の式（４）から
式（６）で表され、また、アイソレーションについても
同様に、式（７）から式（９）で表される。更に、本発
明によるスイッチにおいても、アイソレーションは、周
波数に関して単調に増加する。
３のスイッチ回路は、オン状態においては損失の無いコ
プレーナ線路として機能し、オフ状態においては損失の
あるコプレーナ線路として機能する。かかる点において
は、従来例３のスイッチ回路と同様である。従って、本
発明によるスイッチの挿入損失は、前述の式（４）から
式（６）で表され、また、アイソレーションについても
同様に、式（７）から式（９）で表される。更に、本発
明によるスイッチにおいても、アイソレーションは、周
波数に関して単調に増加する。
【００４５】前述したように、オン状態及びオフ状態に
おいて夫々損失の無い及び損失のあるコプレーナ線路と
して機能するスイッチ回路について、アイソレーション
の周波数に関する０次近似は、式（１０）で表される。
また、この式から理解されるように、アイソレーション
を大きくするには抵抗ｒを小さくすればよいことも、前
述した通りである。
おいて夫々損失の無い及び損失のあるコプレーナ線路と
して機能するスイッチ回路について、アイソレーション
の周波数に関する０次近似は、式（１０）で表される。
また、この式から理解されるように、アイソレーション
を大きくするには抵抗ｒを小さくすればよいことも、前
述した通りである。
【００４６】定性的にはシート抵抗値が一定であるなら
ば、素子の幅を広くすれば抵抗値が小さくなり、また、
素子の長さを長くすれば抵抗値が大きくなることは、一
般に知られている。
ば、素子の幅を広くすれば抵抗値が小さくなり、また、
素子の長さを長くすれば抵抗値が大きくなることは、一
般に知られている。
【００４７】ここで、ＦＥＴの幅が一定であるとして従
来例３のスイッチ回路と本発明による半導体スイッチ又
はスイッチ回路とを比較すると、次のようなことが理解
される。即ち、従来例３における分布定数ＦＥＴの抵抗
値は、ソース−ドレイン間距離で決まっている。これに
対して、本発明によるスイッチにおいて、アイソレーシ
ョンを決定する抵抗の抵抗値は、ゲート−ソース・ドレ
イン間の距離に依存している。詳しくは、本発明による
スイッチは、いわゆるショットキー障壁形ＦＥＴのソー
ス、ゲート、ドレインが活性層に囲まれ、且つ、ソース
及びドレインが接地された構成を備える。このため、ゲ
ート−ソース間及びゲート−ドレイン間に対して、ゲー
トに流れる電流値がソース・ドレイン抵抗で定められる
ような順バイアス電圧をゲート電圧として供給すると、
本発明のスイッチにおけるアイソレーションを決定する
抵抗は、ゲート−ソース間或いはゲート−ドレイン間に
おけるショットキー障壁ダイオードのソース抵抗或いは
ドレイン抵抗であることが理解される。即ち、本発明に
よるスイッチにおいて、アイソレーションを決定する抵
抗値は、従来例３とは異なり、ゲート−ソース・ドレイ
ン間の距離で決まる。このことから、一般にスイッチに
用いるＦＥＴのゲート電極は、ソース・ドレイン間の中
間に配置されるため、単純に考えても、本発明のスイッ
チにおいて、アイソレーションを決定する抵抗の抵抗値
は、従来例３のほぼ二分の一の大きさになっていること
が理解される。尚、理解を容易にするため、コンタクト
抵抗は、一定であるとする。これらのことから理解され
るように、本発明による半導体スイッチは、従来例１及
び２は言うに及ばず、従来例３のスイッチと比較して
も、小型且つ低損失で、高アイソレーションを実現する
ことができる。
来例３のスイッチ回路と本発明による半導体スイッチ又
はスイッチ回路とを比較すると、次のようなことが理解
される。即ち、従来例３における分布定数ＦＥＴの抵抗
値は、ソース−ドレイン間距離で決まっている。これに
対して、本発明によるスイッチにおいて、アイソレーシ
ョンを決定する抵抗の抵抗値は、ゲート−ソース・ドレ
イン間の距離に依存している。詳しくは、本発明による
スイッチは、いわゆるショットキー障壁形ＦＥＴのソー
ス、ゲート、ドレインが活性層に囲まれ、且つ、ソース
及びドレインが接地された構成を備える。このため、ゲ
ート−ソース間及びゲート−ドレイン間に対して、ゲー
トに流れる電流値がソース・ドレイン抵抗で定められる
ような順バイアス電圧をゲート電圧として供給すると、
本発明のスイッチにおけるアイソレーションを決定する
抵抗は、ゲート−ソース間或いはゲート−ドレイン間に
おけるショットキー障壁ダイオードのソース抵抗或いは
ドレイン抵抗であることが理解される。即ち、本発明に
よるスイッチにおいて、アイソレーションを決定する抵
抗値は、従来例３とは異なり、ゲート−ソース・ドレイ
ン間の距離で決まる。このことから、一般にスイッチに
用いるＦＥＴのゲート電極は、ソース・ドレイン間の中
間に配置されるため、単純に考えても、本発明のスイッ
チにおいて、アイソレーションを決定する抵抗の抵抗値
は、従来例３のほぼ二分の一の大きさになっていること
が理解される。尚、理解を容易にするため、コンタクト
抵抗は、一定であるとする。これらのことから理解され
るように、本発明による半導体スイッチは、従来例１及
び２は言うに及ばず、従来例３のスイッチと比較して
も、小型且つ低損失で、高アイソレーションを実現する
ことができる。
【００４８】
【発明の実施の形態】以下に、本発明の実施の形態によ
る半導体スイッチ及びスイッチ回路について、図面を参
照して詳細に説明する。
る半導体スイッチ及びスイッチ回路について、図面を参
照して詳細に説明する。
【００４９】（第１の実施の形態）本発明の第１の実施
の形態による半導体スイッチは、図１に示されるような
構成を備えており、また、本発明の第１の実施の形態に
よるスイッチ回路は、図２に示されるような構成を備え
ている。尚、図１は、本実施の形態による半導体スイッ
チの平面図であり、図２は、同スイッチ回路の回路図で
ある。
の形態による半導体スイッチは、図１に示されるような
構成を備えており、また、本発明の第１の実施の形態に
よるスイッチ回路は、図２に示されるような構成を備え
ている。尚、図１は、本実施の形態による半導体スイッ
チの平面図であり、図２は、同スイッチ回路の回路図で
ある。
【００５０】図１を参照すると、本実施の形態による半
導体スイッチは、活性層３に囲まれたソース電極４、ド
レイン電極５、及びゲート電極を有している。これらの
電極は、半導体基板上に、所定方向（この例において
は、紙面左右方向）において、互いに平行になるように
配されている。ソース電極４及びドレイン電極５は、夫
々、接地されており、ゲート電極６は、これらソース電
極４及びドレイン電極５の間に配されている。ゲート電
極６の所定方向における両端は、夫々、第１及び第２の
入出力部として動作し、第一の入出力端子１及び第二の
入出力端子２に接続される。
導体スイッチは、活性層３に囲まれたソース電極４、ド
レイン電極５、及びゲート電極を有している。これらの
電極は、半導体基板上に、所定方向（この例において
は、紙面左右方向）において、互いに平行になるように
配されている。ソース電極４及びドレイン電極５は、夫
々、接地されており、ゲート電極６は、これらソース電
極４及びドレイン電極５の間に配されている。ゲート電
極６の所定方向における両端は、夫々、第１及び第２の
入出力部として動作し、第一の入出力端子１及び第二の
入出力端子２に接続される。
【００５１】この構成は、回路的に見ると、図２に示さ
れるように、第一のコプレーナ線路９の信号線路の一端
に第一の入出力端子１が接続され、第一のコプレーナ線
路９の信号線路の他端には第一の電界効果トランジスタ
１０のゲートが接続され、第二のコプレーナ線路１１の
信号線路の一端に第二の入出力端子２が接続され、第二
のコプレーナ線路２の信号線路の他端には第二の電界効
果トランジスタ１２のゲートが接続され、更に、第一の
電界効果トランジスタ１０と第二の電界効果トランジス
タ１２の間には、複数個のコプレーナ線路と複数個の電
界効果トランジスタが交互に直列に接続してなるスイッ
チ回路と等価である。尚、本実施の形態において、各コ
プレーナ線路は、信号線路を接地導体で挟むような構成
を備えており、各電界効果トランジスタは、分布定数型
ＦＥＴであり、且つ、そのソース及びドレインを接地さ
れている。かかる構成の半導体スイッチ、スイッチ回路
は、ソース電極及びドレイン電極を接地した分布定数Ｆ
ＥＴにおいて、ゲート電極の長手方向の両端に入出力端
子を接続した平面パターンとして実装され、また、ＭＥ
ＳＦＥＴ（ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の
ソース・ドレイン電極を接地することでも容易に形成す
ることができる。
れるように、第一のコプレーナ線路９の信号線路の一端
に第一の入出力端子１が接続され、第一のコプレーナ線
路９の信号線路の他端には第一の電界効果トランジスタ
１０のゲートが接続され、第二のコプレーナ線路１１の
信号線路の一端に第二の入出力端子２が接続され、第二
のコプレーナ線路２の信号線路の他端には第二の電界効
果トランジスタ１２のゲートが接続され、更に、第一の
電界効果トランジスタ１０と第二の電界効果トランジス
タ１２の間には、複数個のコプレーナ線路と複数個の電
界効果トランジスタが交互に直列に接続してなるスイッ
チ回路と等価である。尚、本実施の形態において、各コ
プレーナ線路は、信号線路を接地導体で挟むような構成
を備えており、各電界効果トランジスタは、分布定数型
ＦＥＴであり、且つ、そのソース及びドレインを接地さ
れている。かかる構成の半導体スイッチ、スイッチ回路
は、ソース電極及びドレイン電極を接地した分布定数Ｆ
ＥＴにおいて、ゲート電極の長手方向の両端に入出力端
子を接続した平面パターンとして実装され、また、ＭＥ
ＳＦＥＴ（ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の
ソース・ドレイン電極を接地することでも容易に形成す
ることができる。
【００５２】このような構成を備えた半導体スイッチ、
スイッチ回路は、ゲート電極６にたいして、抵抗を介し
たバイアス線路（図示せず）によって正電圧およびゼロ
バイアスが活性層３の外側で印加されるようになってい
る。このとき、必要に応じてゲート電極６と各入出力端
子の間にＤＣカット用の容量を挿入する。
スイッチ回路は、ゲート電極６にたいして、抵抗を介し
たバイアス線路（図示せず）によって正電圧およびゼロ
バイアスが活性層３の外側で印加されるようになってい
る。このとき、必要に応じてゲート電極６と各入出力端
子の間にＤＣカット用の容量を挿入する。
【００５３】ゲート電極６に正電圧が印加され、ゲート
電極に電流が流れているとき、ゲート−ソース間及びゲ
ート−ドレイン間には、順バイアスが与えられることと
なり、ショートとみなせる。このときゲート−ソース間
およびゲート−ドレイン間の夫々は、等価的に抵抗で表
すことができ、従って、スイッチの等価回路は、シャン
トにコンダクタンスを有するロスのあるコプレーナ線路
となる。つまり、スイッチは、オフ状態となる。この状
態におけるアイソレーション特性は、シャントのコンダ
クタンスＧを用いて、前述の式（７）から式（９）で計
算することができる。
電極に電流が流れているとき、ゲート−ソース間及びゲ
ート−ドレイン間には、順バイアスが与えられることと
なり、ショートとみなせる。このときゲート−ソース間
およびゲート−ドレイン間の夫々は、等価的に抵抗で表
すことができ、従って、スイッチの等価回路は、シャン
トにコンダクタンスを有するロスのあるコプレーナ線路
となる。つまり、スイッチは、オフ状態となる。この状
態におけるアイソレーション特性は、シャントのコンダ
クタンスＧを用いて、前述の式（７）から式（９）で計
算することができる。
【００５４】一方、ゲート電極６に対して、ゼロバイア
スが供給されている場合、ゲート−ソース間およびゲー
ト−ドレイン間はオープンとみなせ、それらの等価回路
は容量で表すことができる。このとき、スイッチは、等
価的にロスのないコプレーナ線路の回路構成と同一であ
り、オン状態となる。
スが供給されている場合、ゲート−ソース間およびゲー
ト−ドレイン間はオープンとみなせ、それらの等価回路
は容量で表すことができる。このとき、スイッチは、等
価的にロスのないコプレーナ線路の回路構成と同一であ
り、オン状態となる。
【００５５】ここで、本実施の形態による半導体スイッ
チ、スイッチ回路の一の特徴は、ゲート−ソース間及び
ゲート−ドレイン間のシャント容量によって、コプレー
ナ線路の特性インピーダンスが低くなっているところに
ある。従って、コプレーナ線路の特性インピーダンスと
入出力端子のインピーダンスとのミスマッチングにより
反射が生じることとなり、また、その反射によって挿入
損失が発生する。この挿入損失は、前述の式（４）から
式（６）によって計算することができる。本実施の形態
による半導体スイッチ、スイッチ回路の場合、オン状態
とオフ状態の切替が正電源にて行える点も特徴である。
チ、スイッチ回路の一の特徴は、ゲート−ソース間及び
ゲート−ドレイン間のシャント容量によって、コプレー
ナ線路の特性インピーダンスが低くなっているところに
ある。従って、コプレーナ線路の特性インピーダンスと
入出力端子のインピーダンスとのミスマッチングにより
反射が生じることとなり、また、その反射によって挿入
損失が発生する。この挿入損失は、前述の式（４）から
式（６）によって計算することができる。本実施の形態
による半導体スイッチ、スイッチ回路の場合、オン状態
とオフ状態の切替が正電源にて行える点も特徴である。
【００５６】本実施の形態について更なる理解を深める
べく、以下に、本実施の形態による半導体スイッチ、ス
イッチ回路の実施例を掲げ、図面を参照しながら、詳細
に説明する。
べく、以下に、本実施の形態による半導体スイッチ、ス
イッチ回路の実施例を掲げ、図面を参照しながら、詳細
に説明する。
【００５７】本実施例においては、上述した第１の実施
の形態におけるＦＥＴとして、ＡｌＧａＡｓ／ＩｎＧａ
Ａｓ系のヘテロ接合ＦＥＴを用いた。また、ゲート電極
６の面積を、２×４００μｍとし、ゲート電極６とソー
ス電極４又はドレイン電極５との間隔を２．５μｍとし
た。更に、ゲート電極６の両端には、夫々、第一の入出
力端子１及び第二の入出力端子２が接続されており、且
つ、第一の入出力端子１及び第二の入出力端子２には、
夫々、５０Ωの負荷が接続されている。尚、ゲート−ソ
ース間及びゲート−ドレイン間におけるゼロバイアス時
の容量は、１００μｍあたり２０ｆＦであり、一方、順
バイアス時の抵抗は、１００μｍあたり３．３Ωであ
る。また、コプレーナ線路の全体の長さは、４００μｍ
である。
の形態におけるＦＥＴとして、ＡｌＧａＡｓ／ＩｎＧａ
Ａｓ系のヘテロ接合ＦＥＴを用いた。また、ゲート電極
６の面積を、２×４００μｍとし、ゲート電極６とソー
ス電極４又はドレイン電極５との間隔を２．５μｍとし
た。更に、ゲート電極６の両端には、夫々、第一の入出
力端子１及び第二の入出力端子２が接続されており、且
つ、第一の入出力端子１及び第二の入出力端子２には、
夫々、５０Ωの負荷が接続されている。尚、ゲート−ソ
ース間及びゲート−ドレイン間におけるゼロバイアス時
の容量は、１００μｍあたり２０ｆＦであり、一方、順
バイアス時の抵抗は、１００μｍあたり３．３Ωであ
る。また、コプレーナ線路の全体の長さは、４００μｍ
である。
【００５８】このような構成を備える本実施例による半
導体スイッチにおいては、ゲートに２Ｖと０Ｖを印加
し、オン／オフ状態を切り替える。その動作原理は、前
述の通りである。
導体スイッチにおいては、ゲートに２Ｖと０Ｖを印加
し、オン／オフ状態を切り替える。その動作原理は、前
述の通りである。
【００５９】この実施例による半導体スイッチの挿入損
失及びアイソレーションの周波数特性は、図３に示され
る。図３を参照すれば理解されるように、双方とも広帯
域な特性を示しており、７６．０ＧＨｚにおける挿入損
失は１．７ｄＢ、アイソレーションは８１ｄＢとなって
いる。即ち、本実施例による半導体スイッチは、従来困
難であった、６０ＧＨｚ以上の高い周波数においても低
い挿入損失を維持しながら、８０ｄＢ以上という高いア
イソレーションを実現したものである。このような効果
が得られるのは、前述したように、オフ状態にあるスイ
ッチにおいて、シャントのコンダクタンスが従来技術に
よるスイッチ回路の２倍、即ち抵抗値が１／２となって
いるためである。尚、上述したように、本実施例による
スイッチが正電源のみで動作するという点も特徴である
ことは、言うまでもない。
失及びアイソレーションの周波数特性は、図３に示され
る。図３を参照すれば理解されるように、双方とも広帯
域な特性を示しており、７６．０ＧＨｚにおける挿入損
失は１．７ｄＢ、アイソレーションは８１ｄＢとなって
いる。即ち、本実施例による半導体スイッチは、従来困
難であった、６０ＧＨｚ以上の高い周波数においても低
い挿入損失を維持しながら、８０ｄＢ以上という高いア
イソレーションを実現したものである。このような効果
が得られるのは、前述したように、オフ状態にあるスイ
ッチにおいて、シャントのコンダクタンスが従来技術に
よるスイッチ回路の２倍、即ち抵抗値が１／２となって
いるためである。尚、上述したように、本実施例による
スイッチが正電源のみで動作するという点も特徴である
ことは、言うまでもない。
【００６０】（第２の実施の形態）本発明の第２の実施
の形態による半導体スイッチは、図４に示されるような
構成を備えており、また、本発明の第２の実施の形態に
よるスイッチ回路は、図５に示されるような構成を備え
ている。尚、図４は、本実施の形態による半導体スイッ
チの平面図であり、図５は、同スイッチ回路の回路図で
ある。
の形態による半導体スイッチは、図４に示されるような
構成を備えており、また、本発明の第２の実施の形態に
よるスイッチ回路は、図５に示されるような構成を備え
ている。尚、図４は、本実施の形態による半導体スイッ
チの平面図であり、図５は、同スイッチ回路の回路図で
ある。
【００６１】図４を参照すると、本実施の形態による半
導体スイッチは、活性層３に囲まれた二本のアノード電
極７とカソード電極８とを有している。二本の内、一本
のアノード電極７は、カソード電極８と共にショットキ
ー障壁ダイオードを形成している。また、他の一本のア
ノード電極７は、同じくカソード電極８と共にショット
キー障壁ダイオードを形成していると捉えても良いし、
ショットキー障壁ダイオードに併設された付加的な電極
であると捉えても良い。いずれにしても、二本のアノー
ド電極７は、共に接地されており、半導体基板上に、所
定方向（この例においては、紙面左右方向）において、
互いに平行になるように配されている。また、カソード
電極８は、二本のアノード電極７の間に挟まれるよう
に、且つ、同じく半導体基板上に、所定方向において、
平行になるように配されている。アノード電極７は、半
導体結晶とショットキー接合しており、カソード電極８
は、半導体結晶とオーミック接合している。カソード電
極８の所定方向における両端は、夫々、第１及び第２の
入出力部として動作し、第一の入出力端子１及び第二の
入出力端子２に接続される。かかる半導体スイッチは、
活性層３の外側において、カソード電極８にたいして、
抵抗を介したバイアス線路（図示せず）によって負電圧
又はゼロバイアスを供給することにより、駆動される。
このとき、必要に応じてカソード電極８と各入出力端子
の間にＤＣカット用の容量を挿入する。
導体スイッチは、活性層３に囲まれた二本のアノード電
極７とカソード電極８とを有している。二本の内、一本
のアノード電極７は、カソード電極８と共にショットキ
ー障壁ダイオードを形成している。また、他の一本のア
ノード電極７は、同じくカソード電極８と共にショット
キー障壁ダイオードを形成していると捉えても良いし、
ショットキー障壁ダイオードに併設された付加的な電極
であると捉えても良い。いずれにしても、二本のアノー
ド電極７は、共に接地されており、半導体基板上に、所
定方向（この例においては、紙面左右方向）において、
互いに平行になるように配されている。また、カソード
電極８は、二本のアノード電極７の間に挟まれるよう
に、且つ、同じく半導体基板上に、所定方向において、
平行になるように配されている。アノード電極７は、半
導体結晶とショットキー接合しており、カソード電極８
は、半導体結晶とオーミック接合している。カソード電
極８の所定方向における両端は、夫々、第１及び第２の
入出力部として動作し、第一の入出力端子１及び第二の
入出力端子２に接続される。かかる半導体スイッチは、
活性層３の外側において、カソード電極８にたいして、
抵抗を介したバイアス線路（図示せず）によって負電圧
又はゼロバイアスを供給することにより、駆動される。
このとき、必要に応じてカソード電極８と各入出力端子
の間にＤＣカット用の容量を挿入する。
【００６２】この構成は、回路的に見ると、図５に示さ
れるように、第一のコプレーナ線路９の信号線路の一端
に第一の入出力端子１が接続され、第一のコプレーナ線
路９の信号線路の他端には第一のダイオード１３のカソ
ードが接続され、第二のコプレーナ線路１１の信号線路
の一端に第二の入出力端子２が接続され、第二のコプレ
ーナ線路１１の信号線路の他端には第二のダイオード１
４のカソードが接続され、更に、第一のダイオード１３
と第二のダイオード１４の間に複数個のコプレーナ線路
と複数個のダイオードが交互に直列に接続してなるスイ
ッチ回路と等価である。尚、本実施の形態において、各
コプレーナ線路は、信号線路を接地導体で挟むような構
成を備えており、各ダイオードは、分布定数型であり、
且つ、そのアノードを接地されている。
れるように、第一のコプレーナ線路９の信号線路の一端
に第一の入出力端子１が接続され、第一のコプレーナ線
路９の信号線路の他端には第一のダイオード１３のカソ
ードが接続され、第二のコプレーナ線路１１の信号線路
の一端に第二の入出力端子２が接続され、第二のコプレ
ーナ線路１１の信号線路の他端には第二のダイオード１
４のカソードが接続され、更に、第一のダイオード１３
と第二のダイオード１４の間に複数個のコプレーナ線路
と複数個のダイオードが交互に直列に接続してなるスイ
ッチ回路と等価である。尚、本実施の形態において、各
コプレーナ線路は、信号線路を接地導体で挟むような構
成を備えており、各ダイオードは、分布定数型であり、
且つ、そのアノードを接地されている。
【００６３】本実施の形態について更なる理解を深める
べく、以下に、本実施の形態による半導体スイッチ、ス
イッチ回路の実施例を掲げ、図面を参照しながら、詳細
に説明する。
べく、以下に、本実施の形態による半導体スイッチ、ス
イッチ回路の実施例を掲げ、図面を参照しながら、詳細
に説明する。
【００６４】本実施例においては、カソード電極８の面
積を、５×４００μｍとし、カソード電極８とアノード
電極７との間隔を３μｍとした。また、カソード電極８
の両端には、夫々、第一の入出力端子１及び第二の入出
力端子２が接続されており、且つ、第一の入出力端子１
及び第二の入出力端子２には、夫々、５０Ωの負荷が接
続されている。尚、カソード−アノード間におけるゼロ
バイアス時の容量は、１００μｍあたり２０ｆＦであ
り、一方、順バイアス時の抵抗は、１００μｍあたり４
Ωである。また、コプレーナ線路の全体の長さは、４０
０μｍである。
積を、５×４００μｍとし、カソード電極８とアノード
電極７との間隔を３μｍとした。また、カソード電極８
の両端には、夫々、第一の入出力端子１及び第二の入出
力端子２が接続されており、且つ、第一の入出力端子１
及び第二の入出力端子２には、夫々、５０Ωの負荷が接
続されている。尚、カソード−アノード間におけるゼロ
バイアス時の容量は、１００μｍあたり２０ｆＦであ
り、一方、順バイアス時の抵抗は、１００μｍあたり４
Ωである。また、コプレーナ線路の全体の長さは、４０
０μｍである。
【００６５】このような構成を備える本実施例による半
導体スイッチにおいては、カソードに負電圧（本例にお
いては、−２Ｖ）及びゼロバイアスを供給することでス
イッチの状態を切り換える。即ち、本実施例による半導
体スイッチのカソードに負電圧を印加すると、ダイオー
ドは順バイアスをかけられ、その等価回路は、抵抗で表
されることから、スイッチは、シャントにコンダクタン
スを持ったロスのあるコプレーナ線路とみなせる。つま
り、スイッチは、このとき、オフ状態となる。一方、本
実施例による半導体スイッチのカソードにゼロバイアス
を供給したとき、ダイオードは容量で等価的に表される
ことから、スイッチは、ロスのないコプレーナ線路と等
価である。従って、スイッチは、このとき、オン状態と
なる。
導体スイッチにおいては、カソードに負電圧（本例にお
いては、−２Ｖ）及びゼロバイアスを供給することでス
イッチの状態を切り換える。即ち、本実施例による半導
体スイッチのカソードに負電圧を印加すると、ダイオー
ドは順バイアスをかけられ、その等価回路は、抵抗で表
されることから、スイッチは、シャントにコンダクタン
スを持ったロスのあるコプレーナ線路とみなせる。つま
り、スイッチは、このとき、オフ状態となる。一方、本
実施例による半導体スイッチのカソードにゼロバイアス
を供給したとき、ダイオードは容量で等価的に表される
ことから、スイッチは、ロスのないコプレーナ線路と等
価である。従って、スイッチは、このとき、オン状態と
なる。
【００６６】この実施例による半導体スイッチの挿入損
失及びアイソレーションの周波数特性は、図６に示され
る。図６を参照すれば理解されるように、双方とも広帯
域名特性を示しており、１１０．０ＧＨｚにおける挿入
損失は１．７ｄＢ、アイソレーションは８２ｄＢとなっ
ている。即ち、本実施例による半導体スイッチは、従来
困難であった、６０ＧＨｚ以上の高い周波数においても
低い挿入損失を維持しながら、８０ｄＢ以上という高い
アイソレーションを実現したものであることが容易に理
解できる。
失及びアイソレーションの周波数特性は、図６に示され
る。図６を参照すれば理解されるように、双方とも広帯
域名特性を示しており、１１０．０ＧＨｚにおける挿入
損失は１．７ｄＢ、アイソレーションは８２ｄＢとなっ
ている。即ち、本実施例による半導体スイッチは、従来
困難であった、６０ＧＨｚ以上の高い周波数においても
低い挿入損失を維持しながら、８０ｄＢ以上という高い
アイソレーションを実現したものであることが容易に理
解できる。
【００６７】ここで、カソードに対して正・負両電源を
印加できるとする。この場合、ダイオードは、正電圧が
５Ｖのとき逆方向にバイアスされることとなり、ゼロバ
イアス時に比べてその容量が減少する。また、このとき
スイッチはオン状態であるが、スイッチのインピーダン
スが５０Ωに近くなるため挿入損失は低くなる。この場
合における本実施例による半導体スイッチの挿入損失と
アイソレーションの周波数特性は、図７に示される。図
７を参照すれば明らかなように、挿入損失はゼロバイア
ス時に比べて低減し、１１０．０ＧＨｚにおいて１．５
ｄＢとなっている。尚、アイソレーションについては、
前述の式（７）から式（９）から明らかなように、ダイ
オードの容量によらないため、８２ｄＢであり、ゼロバ
イアス時と何ら変わらない。
印加できるとする。この場合、ダイオードは、正電圧が
５Ｖのとき逆方向にバイアスされることとなり、ゼロバ
イアス時に比べてその容量が減少する。また、このとき
スイッチはオン状態であるが、スイッチのインピーダン
スが５０Ωに近くなるため挿入損失は低くなる。この場
合における本実施例による半導体スイッチの挿入損失と
アイソレーションの周波数特性は、図７に示される。図
７を参照すれば明らかなように、挿入損失はゼロバイア
ス時に比べて低減し、１１０．０ＧＨｚにおいて１．５
ｄＢとなっている。尚、アイソレーションについては、
前述の式（７）から式（９）から明らかなように、ダイ
オードの容量によらないため、８２ｄＢであり、ゼロバ
イアス時と何ら変わらない。
【００６８】（第３の実施の形態）本発明の第３の実施
の形態による半導体スイッチは、図８に示されるような
構成を備えており、また、本発明の第３の実施の形態に
よるスイッチ回路は、図９に示されるような構成を備え
ている。尚、図８は、本実施の形態による半導体スイッ
チの平面図であり、図９は、同スイッチ回路の回路図で
ある。
の形態による半導体スイッチは、図８に示されるような
構成を備えており、また、本発明の第３の実施の形態に
よるスイッチ回路は、図９に示されるような構成を備え
ている。尚、図８は、本実施の形態による半導体スイッ
チの平面図であり、図９は、同スイッチ回路の回路図で
ある。
【００６９】図８を参照すると、本実施の形態による半
導体スイッチは、活性層３に囲まれた二本のカソード電
極８とアノード電極７とを有している。二本の内、一本
のカソード電極８は、アノード電極７と共にショットキ
ー障壁ダイオードを形成している。また、他の一本のカ
ソード電極８は、同じくアノード電極７と共にショット
キー障壁ダイオードを形成していると捉えても良いし、
ショットキー障壁ダイオードに併設された付加的な電極
であると捉えても良い。いずれにしても、二本のカソー
ド電極８は、共に接地されており、半導体基板上に、所
定方向（この例においては、紙面左右方向）において、
互いに平行になるように配されている。また、アノード
電極７は、二本のカソード電極８の間に挟まれるよう
に、且つ、同じく半導体基板上に、所定方向において、
平行になるように配されている。アノード電極７は、半
導体結晶とショットキー接合しており、カソード電極８
は、半導体結晶とオーミック接合している。アノード電
極７の所定方向における両端は、夫々、第１及び第２の
入出力部として動作し、第一の入出力端子１及び第二の
入出力端子２に接続される。かかる半導体スイッチは、
活性層３の外側において、アノード電極７にたいして、
抵抗を介したバイアス線路（図示せず）によって正電圧
又はゼロバイアスを供給することにより、駆動される。
導体スイッチは、活性層３に囲まれた二本のカソード電
極８とアノード電極７とを有している。二本の内、一本
のカソード電極８は、アノード電極７と共にショットキ
ー障壁ダイオードを形成している。また、他の一本のカ
ソード電極８は、同じくアノード電極７と共にショット
キー障壁ダイオードを形成していると捉えても良いし、
ショットキー障壁ダイオードに併設された付加的な電極
であると捉えても良い。いずれにしても、二本のカソー
ド電極８は、共に接地されており、半導体基板上に、所
定方向（この例においては、紙面左右方向）において、
互いに平行になるように配されている。また、アノード
電極７は、二本のカソード電極８の間に挟まれるよう
に、且つ、同じく半導体基板上に、所定方向において、
平行になるように配されている。アノード電極７は、半
導体結晶とショットキー接合しており、カソード電極８
は、半導体結晶とオーミック接合している。アノード電
極７の所定方向における両端は、夫々、第１及び第２の
入出力部として動作し、第一の入出力端子１及び第二の
入出力端子２に接続される。かかる半導体スイッチは、
活性層３の外側において、アノード電極７にたいして、
抵抗を介したバイアス線路（図示せず）によって正電圧
又はゼロバイアスを供給することにより、駆動される。
【００７０】この構成は、回路的に見ると、図９に示さ
れるように、第一のコプレーナ線路９の信号線路の一端
に第一の入出力端子１が接続され、第一のコプレーナ線
路９の信号線路の他端には第一のダイオード１３のアノ
ードが接続され、第二のコプレーナ線路１１の信号線路
の一端に第二の入出力端子２が接続され、第二のコプレ
ーナ線路１１の信号線路の他端には第二のダイオード１
４のアノードが接続され、更に、第一のダイオード１３
と第二のダイオード１４の間に複数個のコプレーナ線路
と複数個のダイオードが交互に直列に接続してなるスイ
ッチ回路と等価である。尚、本実施の形態において、各
コプレーナ線路は、信号線路を接地導体で挟むような構
成を備えており、各ダイオードは、分布定数型であり、
且つ、そのカソードを接地されている。
れるように、第一のコプレーナ線路９の信号線路の一端
に第一の入出力端子１が接続され、第一のコプレーナ線
路９の信号線路の他端には第一のダイオード１３のアノ
ードが接続され、第二のコプレーナ線路１１の信号線路
の一端に第二の入出力端子２が接続され、第二のコプレ
ーナ線路１１の信号線路の他端には第二のダイオード１
４のアノードが接続され、更に、第一のダイオード１３
と第二のダイオード１４の間に複数個のコプレーナ線路
と複数個のダイオードが交互に直列に接続してなるスイ
ッチ回路と等価である。尚、本実施の形態において、各
コプレーナ線路は、信号線路を接地導体で挟むような構
成を備えており、各ダイオードは、分布定数型であり、
且つ、そのカソードを接地されている。
【００７１】本実施の形態について更なる理解を深める
べく、以下に、本実施の形態による半導体スイッチ、ス
イッチ回路の実施例を掲げ、図面を参照しながら、詳細
に説明する。
べく、以下に、本実施の形態による半導体スイッチ、ス
イッチ回路の実施例を掲げ、図面を参照しながら、詳細
に説明する。
【００７２】本実施例においては、アノード電極７の面
積を、１０×４００μｍとし、カソード電極８とアノー
ド電極７との間隔を３μｍとした。また、アノード電極
７の両端には、夫々、第一の入出力端子１及び第二の入
出力端子２が接続されており、且つ、第一の入出力端子
１及び第二の入出力端子２には、夫々、５０Ωの負荷が
接続されている。尚、カソード−アノード間におけるゼ
ロバイアス時の容量は、１００μｍあたり２０ｆＦであ
り、一方、順バイアス時の抵抗は、１００μｍあたり４
Ωである。また、コプレーナ線路の全体の長さは、４０
０μｍである。
積を、１０×４００μｍとし、カソード電極８とアノー
ド電極７との間隔を３μｍとした。また、アノード電極
７の両端には、夫々、第一の入出力端子１及び第二の入
出力端子２が接続されており、且つ、第一の入出力端子
１及び第二の入出力端子２には、夫々、５０Ωの負荷が
接続されている。尚、カソード−アノード間におけるゼ
ロバイアス時の容量は、１００μｍあたり２０ｆＦであ
り、一方、順バイアス時の抵抗は、１００μｍあたり４
Ωである。また、コプレーナ線路の全体の長さは、４０
０μｍである。
【００７３】このような構成を備える本実施例による半
導体スイッチにおいては、アノードに正電圧（本例にお
いては、２Ｖ）及びゼロバイアスを供給することでスイ
ッチの状態を切り換える。即ち、本実施例による半導体
スイッチのアノードに正電圧を印加すると、ダイオード
は順バイアスをかけられ、その等価回路は、抵抗で表さ
れることから、スイッチは、シャントにコンダクタンス
を持ったロスのあるコプレーナ線路とみなせる。つま
り、このとき、スイッチは、オフ状態となる。一方、本
実施例による半導体スイッチのアノードにゼロバイアス
を供給したとき、ダイオードは容量で等価的に表される
ことから、スイッチは、ロスのないコプレーナ線路と等
価である。従って、スイッチは、このとき、オン状態と
なる。
導体スイッチにおいては、アノードに正電圧（本例にお
いては、２Ｖ）及びゼロバイアスを供給することでスイ
ッチの状態を切り換える。即ち、本実施例による半導体
スイッチのアノードに正電圧を印加すると、ダイオード
は順バイアスをかけられ、その等価回路は、抵抗で表さ
れることから、スイッチは、シャントにコンダクタンス
を持ったロスのあるコプレーナ線路とみなせる。つま
り、このとき、スイッチは、オフ状態となる。一方、本
実施例による半導体スイッチのアノードにゼロバイアス
を供給したとき、ダイオードは容量で等価的に表される
ことから、スイッチは、ロスのないコプレーナ線路と等
価である。従って、スイッチは、このとき、オン状態と
なる。
【００７４】この実施例による半導体スイッチの挿入損
失及びアイソレーションの周波数特性は、図１０に示さ
れる。図１０を参照すれば理解されるように、前述の第
１及び第２の実施の形態に対応する二つの実施例と同じ
く、挿入損失もアイソレーションも広帯域な特性を示し
ている。また、１１４．０ＧＨｚにおける挿入損失は
１．６ｄＢ、アイソレーションは７９ｄＢとなってい
る。即ち、本実施例による半導体スイッチは、従来困難
であった、６０ＧＨｚ以上の高い周波数においても低い
挿入損失を維持しながら、８０ｄＢ程度という高いアイ
ソレーションを実現したものであることが容易に理解で
きる。
失及びアイソレーションの周波数特性は、図１０に示さ
れる。図１０を参照すれば理解されるように、前述の第
１及び第２の実施の形態に対応する二つの実施例と同じ
く、挿入損失もアイソレーションも広帯域な特性を示し
ている。また、１１４．０ＧＨｚにおける挿入損失は
１．６ｄＢ、アイソレーションは７９ｄＢとなってい
る。即ち、本実施例による半導体スイッチは、従来困難
であった、６０ＧＨｚ以上の高い周波数においても低い
挿入損失を維持しながら、８０ｄＢ程度という高いアイ
ソレーションを実現したものであることが容易に理解で
きる。
【００７５】図１１は、第３の実施の形態に対する他の
実施例による半導体スイッチの挿入損失及びアイソレー
ションの周波数特性図である。本例においては、アノー
ド電極７の面積を１０×４００μｍとし、カソード電極
８とアノード電極７との間隔を２．５μｍとした。ま
た、アノード電極７の両端には、夫々、第一の入出力端
子１及び第二の入出力端子２が接続され、且つ、第一の
入出力端子１及び第二の入出力端子２には、夫々、５０
Ωの負荷が接続されている。カソード−アノード間にお
けるゼロバイアス時の容量は、１００μｍあたり２０ｆ
Ｆであり、一方、順バイアス時の抵抗は、１００μｍあ
たり３．３Ωである。また、コプレーナ線路の全体の長
さは、４００μｍである。
実施例による半導体スイッチの挿入損失及びアイソレー
ションの周波数特性図である。本例においては、アノー
ド電極７の面積を１０×４００μｍとし、カソード電極
８とアノード電極７との間隔を２．５μｍとした。ま
た、アノード電極７の両端には、夫々、第一の入出力端
子１及び第二の入出力端子２が接続され、且つ、第一の
入出力端子１及び第二の入出力端子２には、夫々、５０
Ωの負荷が接続されている。カソード−アノード間にお
けるゼロバイアス時の容量は、１００μｍあたり２０ｆ
Ｆであり、一方、順バイアス時の抵抗は、１００μｍあ
たり３．３Ωである。また、コプレーナ線路の全体の長
さは、４００μｍである。
【００７６】このような構成を備える本例による半導体
スイッチを、先程の実施例とは異なり、アノードに正・
負両電源を印加することで、スイッチのオン／オフを切
り替える場合について考察する。例えば、アノードに２
Ｖ印加したとき、スイッチはオフ状態となり、−５Ｖ印
加したとき、スイッチはオン状態となる。図１１は、こ
のときの特性を示す。図１１を参照すれば理解されるよ
うに、上述した三つの実施例と同じく、挿入損失もアイ
ソレーションも広帯域な特性を示している。１３４．０
ＧＨｚにおける挿入損失は１．５ｄＢ、アイソレーショ
ンは８５ｄＢである。即ち、本実施例による半導体スイ
ッチもまた、従来困難であった、６０ＧＨｚ以上の高い
周波数においても低い挿入損失を維持しながら、８０ｄ
Ｂ以上という高いアイソレーションを実現したものであ
ることが容易に理解できる。
スイッチを、先程の実施例とは異なり、アノードに正・
負両電源を印加することで、スイッチのオン／オフを切
り替える場合について考察する。例えば、アノードに２
Ｖ印加したとき、スイッチはオフ状態となり、−５Ｖ印
加したとき、スイッチはオン状態となる。図１１は、こ
のときの特性を示す。図１１を参照すれば理解されるよ
うに、上述した三つの実施例と同じく、挿入損失もアイ
ソレーションも広帯域な特性を示している。１３４．０
ＧＨｚにおける挿入損失は１．５ｄＢ、アイソレーショ
ンは８５ｄＢである。即ち、本実施例による半導体スイ
ッチもまた、従来困難であった、６０ＧＨｚ以上の高い
周波数においても低い挿入損失を維持しながら、８０ｄ
Ｂ以上という高いアイソレーションを実現したものであ
ることが容易に理解できる。
【００７７】尚、以上例示した各実施例においては、コ
プレーナ線路の全体の長さを４００μｍとして説明して
きたが、これは、言うまでもなく一例であり、この長さ
に限定されないことは言うまでもない。この長さは、必
要な挿入損失、アイソレーションを得るための設計パラ
メータの一つである。また、本発明は、コプレーナ線路
に限らず、伝送線路一般において適用できることも言う
までもない。
プレーナ線路の全体の長さを４００μｍとして説明して
きたが、これは、言うまでもなく一例であり、この長さ
に限定されないことは言うまでもない。この長さは、必
要な挿入損失、アイソレーションを得るための設計パラ
メータの一つである。また、本発明は、コプレーナ線路
に限らず、伝送線路一般において適用できることも言う
までもない。
【００７８】
【発明の効果】以上説明したように、本発明によれば、
６０ＧＨｚ以上の高い周波数においても低い挿入損失を
維持しながら、８０ｄＢ以上という高いアイソレーショ
ンが得られる。この効果は、従来分布定数効果を有する
ＦＥＴのソース・ドレイン間の抵抗を用いたスイッチに
比べて、たとえば二分の一程度の低い抵抗を用いること
に起因する。けだし、ダイオードにおけるアノード−カ
ソード間やＦＥＴにおけるゲート−ドレイン間、ゲート
−ソース間の距離がＦＥＴのソース−ドレイン間の距離
より短く設定されうるためである。
６０ＧＨｚ以上の高い周波数においても低い挿入損失を
維持しながら、８０ｄＢ以上という高いアイソレーショ
ンが得られる。この効果は、従来分布定数効果を有する
ＦＥＴのソース・ドレイン間の抵抗を用いたスイッチに
比べて、たとえば二分の一程度の低い抵抗を用いること
に起因する。けだし、ダイオードにおけるアノード−カ
ソード間やＦＥＴにおけるゲート−ドレイン間、ゲート
−ソース間の距離がＦＥＴのソース−ドレイン間の距離
より短く設定されうるためである。
【００７９】さらに、上述した第１及び第３の実施の形
態においては、正電源のみを使用してスイッチを制御で
き、負電源回路を具備する必要がない点でも有効である
と言える。
態においては、正電源のみを使用してスイッチを制御で
き、負電源回路を具備する必要がない点でも有効である
と言える。
【図１】本発明の第１の実施の形態による半導体スイッ
チを示す平面図である。
チを示す平面図である。
【図２】本発明の第１の実施の形態による半導体スイッ
チと等価なスイッチ回路の回路図である。
チと等価なスイッチ回路の回路図である。
【図３】本発明の第１の実施の形態に対応した実施例に
よる半導体スイッチの挿入損失及びアイソレーションの
周波数特性を示す図である。
よる半導体スイッチの挿入損失及びアイソレーションの
周波数特性を示す図である。
【図４】本発明の第２の実施の形態による半導体スイッ
チを示す平面図である。
チを示す平面図である。
【図５】本発明の第２の実施の形態による半導体スイッ
チと等価なスイッチ回路の回路図である。
チと等価なスイッチ回路の回路図である。
【図６】本発明の第２の実施の形態に対応した実施例に
よる半導体スイッチを、負電源のみを使用して制御した
場合における挿入損失及びアイソレーションの周波数特
性を示す図である。
よる半導体スイッチを、負電源のみを使用して制御した
場合における挿入損失及びアイソレーションの周波数特
性を示す図である。
【図７】本発明の第２の実施の形態に対応した実施例に
よる半導体スイッチを、正・負両電源を使用して制御し
た場合における挿入損失及びアイソレーションの周波数
特性を示す図である。
よる半導体スイッチを、正・負両電源を使用して制御し
た場合における挿入損失及びアイソレーションの周波数
特性を示す図である。
【図８】本発明の第３の実施の形態による半導体スイッ
チを示す平面図である。
チを示す平面図である。
【図９】本発明の第３の実施の形態による半導体スイッ
チと等価なスイッチ回路の回路図である。
チと等価なスイッチ回路の回路図である。
【図１０】本発明の第３の実施の形態に対応した一実施
例による半導体スイッチの挿入損失及びアイソレーショ
ンの周波数特性を示す図である。
例による半導体スイッチの挿入損失及びアイソレーショ
ンの周波数特性を示す図である。
【図１１】本発明の第３の実施の形態に対応した他の実
施例による半導体スイッチの挿入損失及びアイソレーシ
ョンの周波数特性を示す図である。
施例による半導体スイッチの挿入損失及びアイソレーシ
ョンの周波数特性を示す図である。
【図１２】従来例１のＭ．ＣａｓｅらによるＳＰ３Ｔス
イッチの回路図である。
イッチの回路図である。
【図１３】従来例２のＴａｋａｓｕらによるＳＰＳＴス
イッチの回路図である。
イッチの回路図である。
【図１４】従来例２のＴａｋａｓｕらによるＳＰＳＴス
イッチのオフ時における等価回路図である。
イッチのオフ時における等価回路図である。
【図１５】従来例２のＴａｋａｓｕらによるＳＰＳＴス
イッチの挿入損失及びアイソレーションの周波数特性を
示す図である。
イッチの挿入損失及びアイソレーションの周波数特性を
示す図である。
【図１６】従来例３のＨ．ＭｉｚｕｔａｎｉらによるＳ
ＰＳＴスイッチの等価回路図である。
ＰＳＴスイッチの等価回路図である。
【図１７】従来例３のＨ．ＭｉｚｕｔａｎｉらによるＳ
ＰＳＴスイッチのオン状態における等価回路図である。
ＰＳＴスイッチのオン状態における等価回路図である。
【図１８】従来例３のＨ．ＭｉｚｕｔａｎｉらによるＳ
ＰＳＴスイッチのオフ状態における等価回路図である。
ＰＳＴスイッチのオフ状態における等価回路図である。
【図１９】従来例３のＨ．ＭｉｚｕｔａｎｉらによるＳ
ＰＳＴスイッチの挿入損失及びアイソレーションの周波
数特性を示す図である。
ＰＳＴスイッチの挿入損失及びアイソレーションの周波
数特性を示す図である。
１ 第一の入出力端子 ２ 第二の入出力端子 ３ 活性層 ４ ソース電極 ５ ドレイン電極 ６ ゲート電極 ７ アノード電極 ８ カソード電極 ９ 第一のコプレーナ線路 １０ 第一の電界効果トランジスタ １１ 第二のコプレーナ線路 １２ 第二の電界効果トランジスタ １３ 第一のダイオード １４ 第二のダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｐ 3/02 Ｈ０１Ｌ 29/78 ３０１Ｘ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/095 H01L 29/78 H01L 29/861 H01L 29/872 H01P 1/15 H01P 3/02
Claims (15)
- 【請求項１】 ゲート電極、ソース電極及びドレイン電
極が半導体基板上に形成されると共に活性層に囲まれて
なる電界効果トランジスタを利用した半導体スイッチで
あって、 前記ソース電極及び前記ドレイン電極が、双方とも接地
されると共に所定方向において互いに平行に配されてお
り、且つ、前記ゲート電極が、前記ソース電極及びドレ
イン電極の間に形成されてなる構造を備え、 前記ゲート電極の前記所定方向における両端には、夫
々、当該半導体スイッチの第一、第二の入出力端子が接
続されることを特徴とする半導体スイッチ。 - 【請求項２】 アノード電極及びカソード電極が半導体
基板上に形成されると共に活性層に囲まれてなるダイオ
ードを利用した半導体スイッチであって、 前記半導体基板上に形成されると共に前記活性層に囲ま
れた付加的なカソード電極を更に有し、 前記カソード電極及び付加的なカソード電極が、双方と
も接地されると共に所定方向において互いに平行に配さ
れており、且つ、前記アノード電極が、前記カソード電
極及び付加的なカソード電極の間に形成されてなる構造
を備え、 前記アノード電極の前記所定方向における両端には、夫
々、当該半導体スイッチの第一、第二の入出力端子が接
続されることを特徴とする半導体スイッチ。 - 【請求項３】 アノード電極及びカソード電極が半導体
基板上に形成されると共に活性層に囲まれてなるダイオ
ードを利用した半導体スイッチであって、 前記半導体基板上に形成されると共に前記活性層に囲ま
れた付加的なアノード電極を更に有し、 前記アノード電極及び付加的なアノード電極が、双方と
も接地されると共に所定方向において互いに平行に配さ
れており、且つ、前記カソード電極が、前記アノード電
極及び付加的なアノード電極の間に形成されてなる構造
を備え、 前記カソード電極の前記所定方向における両端には、夫
々、当該半導体スイッチの第一、第二の入出力端子が接
続されることを特徴とする半導体スイッチ。 - 【請求項４】 夫々金属導体からなるソース電極、ゲー
ト電極、及びドレイン電極が半導体基板上に所定方向に
平行に延設されてなるＭＥＳＦＥＴを利用した半導体ス
イッチであって、 前記ソース電極、ゲート電極、及びドレイン電極が活性
層に囲まれ、且つ、前記ソース電極及び前記ドレイン電
極は接地された構造を備え、 前記ゲート電極の前記所定方向における一端と他端と
は、夫々、当該半導体スイッチの第１及び第２の入出力
部として動作することを特徴とする半導体スイッチ。 - 【請求項５】 夫々金属導体からなるアノード電極及び
カソード電極が半導体基板上に所定方向に平行に延設さ
れてなるショットキー障壁ダイオードを利用した半導体
スイッチであって、 前記アノード電極又はカソード電極のいずれか一方の電
極を、他方の電極と共に、挟むようにして、且つ、前記
半導体基板上に前記所定方向に平行に延設された付加的
な電極を更に有し、 前記アノード電極、カソード電極及び付加的な電極が活
性層に囲まれ、且つ、前記他方の電極及び付加的な電極
が接地された構造を備え、 前記一方の電極の前記所定方向における一端と他端と
は、夫々、当該半導体スイッチの第１及び第２の入出力
部として動作することを特徴とする半導体スイッチ。 - 【請求項６】 信号線路の両側に接地導体を配してなる
コプレーナ伝送線路と電界効果トランジスタとを備える
スイッチ回路であって、 前記コプレーナ伝送線路の一端が、第１の入出力部とし
て動作し、前記コプレーナ伝送線路の他端が、前記電界
効果トランジスタのゲートに接続され、 前記電界効果トランジスタのゲートが、第２の入出力部
として動作し、前記電界効果トランジスタのソース及び
ドレインが、双方とも接地されていることを特徴とする
スイッチ回路。 - 【請求項７】 請求項６に記載のスイッチ回路を、前記
信号線路に沿うように、複数個直列に接続してなるスイ
ッチ回路。 - 【請求項８】 請求項６又は７のいずれかに記載のスイ
ッチ回路において、信号線路の両側に接地導体を配して
なる付加的なコプレーナ伝送線路とを更に有し、 当該付加的なコプレーナ伝送線路の一端が、当該スイッ
チ回路の最も外側に位置する前記電界効果トランジスタ
の前記第２の入出力部に接続され、当該付加的なコプレ
ーナ伝送線路の他端が、付加的な第２の入出力部として
動作することを特徴とするスイッチ回路。 - 【請求項９】 信号線路の両側に接地導体を配してなる
コプレーナ伝送線路とダイオードとを備えるスイッチ回
路であって、 前記コプレーナ伝送線路の一端が、第１の入出力部とし
て動作し、前記コプレーナ伝送線路の他端が、前記ダイ
オードのカソードに接続され、 前記ダイオードのカソードが、第２の入出力部として動
作し、前記ダイオードのアノードが、接地されているこ
とを特徴とするスイッチ回路。 - 【請求項１０】 請求項９に記載のスイッチ回路を、前
記信号線路に沿うように、複数個直列に配してなるスイ
ッチ回路。 - 【請求項１１】 請求項９又は１０のいずれかに記載の
スイッチ回路において、信号線路の両側に接地導体を配
してなる付加的なコプレーナ伝送線路を更に有し、 当該付加的なコプレーナ伝送線路の一端が、当該スイッ
チ回路の最も外側に位置するダイオードの前記第２の入
出力部に接続され、当該付加的なコプレーナ伝送線路の
他端は、付加的な第２の入出力部として動作することを
特徴とするスイッチ回路。 - 【請求項１２】 信号線路の両側に接地導体を配してな
るコプレーナ伝送線路とダイオードとを備えるスイッチ
回路であって、 前記コプレーナ伝送線路の一端が、第１の入出力部とし
て動作し、前記コプレーナ伝送線路の他端が、前記ダイ
オードのアノードに接続され、 前記ダイオードのアノードが、第２の入出力部として動
作し、前記ダイオードのカソードが、接地されているこ
とを特徴とするスイッチ回路。 - 【請求項１３】 請求項１２に記載のスイッチ回路を、
前記信号線路に沿うように、複数個直列に配してなるス
イッチ回路。 - 【請求項１４】 請求項１２又は１３のいずれかに記載
のスイッチ回路において、信号線路の両側に接地導体を
配してなる付加的なコプレーナ伝送線路を更に有し、 当該付加的なコプレーナ伝送線路の一端が、当該スイッ
チ回路の最も外側に位置するダイオードの前記第２の入
出力部に接続され、当該付加的なコプレーナ伝送線路の
他端は、付加的な第２の入出力部として動作することを
特徴とするスイッチ回路。 - 【請求項１５】 請求項６乃至請求項１４ののいずれか
に記載のスイッチ回路において、 前記コプレーナ線路の信号線路に対して、所望の周波数
帯でハイ・インピーダンスとなるような直流バイアスを
印加するバイアス回路を接続して、当該スイッチ回路の
最も外側に位置するコプレーナ伝送線路あるいは電界効
果トランジスタ、ダイオードにＤＣカットのための容量
を直列に接続し、容量の他端がそれぞれ第一、第二の入
出力部として動作することを特徴とするスイッチ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10228311A JP3099880B2 (ja) | 1998-08-12 | 1998-08-12 | 半導体スイッチ及びスイッチ回路 |
| US09/372,322 US20020149450A1 (en) | 1998-08-12 | 1999-08-11 | Semiconductor switches and switching circuits for microwave |
| US10/737,261 US7135717B2 (en) | 1998-08-12 | 2003-12-15 | Semiconductor switches and switching circuits for microwave |
| US11/418,709 US20060197106A1 (en) | 1998-08-12 | 2006-05-05 | Semiconductor switches and switching circuits for microwave |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10228311A JP3099880B2 (ja) | 1998-08-12 | 1998-08-12 | 半導体スイッチ及びスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058767A JP2000058767A (ja) | 2000-02-25 |
| JP3099880B2 true JP3099880B2 (ja) | 2000-10-16 |
Family
ID=16874461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10228311A Expired - Fee Related JP3099880B2 (ja) | 1998-08-12 | 1998-08-12 | 半導体スイッチ及びスイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US20020149450A1 (ja) |
| JP (1) | JP3099880B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6387500B1 (en) | 1997-11-06 | 2002-05-14 | Cabot Corporation | Multi-layered coatings and coated paper and paperboards |
| US7532087B2 (en) | 2005-07-29 | 2009-05-12 | Nec Electronics Corporation | Switch circuit |
| US7609128B2 (en) | 2006-05-23 | 2009-10-27 | Nec Electronics Corporation | Switch circuit |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001022523A1 (fr) * | 1999-09-21 | 2001-03-29 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Circuit de commutation haute frequence |
| TWI332943B (en) * | 2001-07-10 | 2010-11-11 | Synta Pharmaceuticals Corp | Taxol enhancer compounds |
| US7893791B2 (en) | 2008-10-22 | 2011-02-22 | The Boeing Company | Gallium nitride switch methodology |
| CN101853882B (zh) | 2009-04-01 | 2016-03-23 | 台湾积体电路制造股份有限公司 | 具有改进的开关电流比的高迁移率多面栅晶体管 |
| US9768305B2 (en) * | 2009-05-29 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gradient ternary or quaternary multiple-gate transistor |
| US8617976B2 (en) * | 2009-06-01 | 2013-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain re-growth for manufacturing III-V based transistors |
| JP5530682B2 (ja) * | 2009-09-03 | 2014-06-25 | パナソニック株式会社 | 窒化物半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3975690A (en) * | 1974-10-07 | 1976-08-17 | Communicatons Satellite Corporation (Comsat) | Planar transmission line comprising a material having negative differential conductivity |
| US4322695A (en) * | 1978-05-11 | 1982-03-30 | Communications Satellite Corporation | Planar transmission line attenuator and switch |
| US4565982A (en) * | 1983-06-20 | 1986-01-21 | The United States Of America As Represented By The Secretary Of The Army | Millimeter-wave electronic phase shifter using Schottky barrier control |
| US4947142A (en) * | 1987-12-23 | 1990-08-07 | Reza Tayrani | Attenuation controlling by means of a monolithic device |
| US5086329A (en) * | 1990-07-27 | 1992-02-04 | The United States Of America As Represented By The Secretary Of The Navy | Planar gallium arsenide NPNP microwave switch |
| US5825240A (en) * | 1994-11-30 | 1998-10-20 | Massachusetts Institute Of Technology | Resonant-tunneling transmission line technology |
| JP2910681B2 (ja) * | 1996-07-24 | 1999-06-23 | 日本電気株式会社 | 半導体装置 |
-
1998
- 1998-08-12 JP JP10228311A patent/JP3099880B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-11 US US09/372,322 patent/US20020149450A1/en not_active Abandoned
-
2003
- 2003-12-15 US US10/737,261 patent/US7135717B2/en not_active Expired - Fee Related
-
2006
- 2006-05-05 US US11/418,709 patent/US20060197106A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6387500B1 (en) | 1997-11-06 | 2002-05-14 | Cabot Corporation | Multi-layered coatings and coated paper and paperboards |
| US7532087B2 (en) | 2005-07-29 | 2009-05-12 | Nec Electronics Corporation | Switch circuit |
| US7609128B2 (en) | 2006-05-23 | 2009-10-27 | Nec Electronics Corporation | Switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050029542A1 (en) | 2005-02-10 |
| US7135717B2 (en) | 2006-11-14 |
| US20020149450A1 (en) | 2002-10-17 |
| JP2000058767A (ja) | 2000-02-25 |
| US20060197106A1 (en) | 2006-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2947808B2 (ja) | 可変減衰器 | |
| US5313083A (en) | R.F. switching circuits | |
| US4939485A (en) | Microwave field effect switch | |
| US20060197106A1 (en) | Semiconductor switches and switching circuits for microwave | |
| US5081706A (en) | Broadband merged switch | |
| JP3835404B2 (ja) | 高周波スイッチおよびそれを用いた電子装置 | |
| US7532087B2 (en) | Switch circuit | |
| US6320476B1 (en) | Millimeter-band semiconductor switching circuit | |
| US7482892B2 (en) | Traveling wave switch having FET-integrated CPW line structure | |
| JPH06232601A (ja) | マイクロ波スイッチ回路 | |
| US4556808A (en) | Microwave monolithic spot FET switch configuration | |
| JP2007073815A (ja) | 半導体装置 | |
| JP3087844B2 (ja) | 半導体移相器 | |
| US5872485A (en) | Dielectric line waveguide which forms electronic circuits | |
| KR100238534B1 (ko) | 고주파용 반도체 장치 | |
| US20080106353A1 (en) | High-frequency switch | |
| JPH10284901A (ja) | 高周波スイッチと送受信切替装置 | |
| US7609128B2 (en) | Switch circuit | |
| Boles | High power mmW switch technologies | |
| Mizutani et al. | Design considerations for traveling-wave single-pole multithrow MMIC switch using fully distributed FET | |
| US6998934B2 (en) | High frequency switch and electronic device including the same | |
| JP2700015B2 (ja) | マイクロ波発振回路 | |
| JP3994977B2 (ja) | 高周波スイッチ | |
| US4503404A (en) | Primed microwave oscillator | |
| JPH0748603B2 (ja) | 半導体移相器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000719 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070818 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080818 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080818 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |