JP2947808B2 - 可変減衰器 - Google Patents
可変減衰器Info
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- JP2947808B2 JP2947808B2 JP63311817A JP31181788A JP2947808B2 JP 2947808 B2 JP2947808 B2 JP 2947808B2 JP 63311817 A JP63311817 A JP 63311817A JP 31181788 A JP31181788 A JP 31181788A JP 2947808 B2 JP2947808 B2 JP 2947808B2
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- series
- attenuation
- attenuator
- shunt
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/22—Attenuating devices
- H01P1/227—Strip line attenuators
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- Networks Using Active Elements (AREA)
- Non-Reversible Transmitting Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （発明の技術分野） 本発明は電子装置に関し、更に詳細には、可変減衰器
回路に関する。特に、本発明は、望ましくはマイクロ波
モノリシック集積回路（MMIC）として製作され、その減
衰のダイナミック・レンジが広範囲の周波数にわたって
改善されており、しかも最適な入力インピーダンス整合
特性を有する、広帯域マイクロ波電界効果トランジスタ
（FET）を基礎とする可変減衰器を指向している。
回路に関する。特に、本発明は、望ましくはマイクロ波
モノリシック集積回路（MMIC）として製作され、その減
衰のダイナミック・レンジが広範囲の周波数にわたって
改善されており、しかも最適な入力インピーダンス整合
特性を有する、広帯域マイクロ波電界効果トランジスタ
（FET）を基礎とする可変減衰器を指向している。
（従来技術とその問題点） 減衰器は入力信号を通しながら信号を精密の量だけ減
衰するように動作する装置である。可変減衰器では減衰
のレベルを調節することができる。
衰するように動作する装置である。可変減衰器では減衰
のレベルを調節することができる。
直列接続した増幅器の利得制御には一般の可変減衰器
回路が必要である。電圧制御可変減衰器は自動利得制御
回路に広く使用されている。広帯域マイクロ波増幅器で
は、これら減衰器は利得変動の温度補正に対して欠くこ
とのできないものである。
回路が必要である。電圧制御可変減衰器は自動利得制御
回路に広く使用されている。広帯域マイクロ波増幅器で
は、これら減衰器は利得変動の温度補正に対して欠くこ
とのできないものである。
電圧制御可変減衰器の一つの形成は減衰を調節する電
圧制御抵抗器としてFETを利用するFET可変吸収減衰器で
ある。回路の基本的機構はゲートの電圧により制御され
るゼロ・バイアスFETの低電界抵抗の変化である。直線
領域におけるFETのチャンネル抵抗の式は1986年I.E.E.
E.マイクロ波回路シンポジウムPP.75〜79のBarta,G.S.
等の「A2 to 8 GHz Leveling Loop Using a GaAs MMIC
Active Splitter and Attenuator」の式３で示されてい
る。
圧制御抵抗器としてFETを利用するFET可変吸収減衰器で
ある。回路の基本的機構はゲートの電圧により制御され
るゼロ・バイアスFETの低電界抵抗の変化である。直線
領域におけるFETのチャンネル抵抗の式は1986年I.E.E.
E.マイクロ波回路シンポジウムPP.75〜79のBarta,G.S.
等の「A2 to 8 GHz Leveling Loop Using a GaAs MMIC
Active Splitter and Attenuator」の式３で示されてい
る。
FET減衰器にはＴ型とπ型との二つの既知の基本構成
があり、その回路概要図を第２図に示す。1982年I.E.E.
E.MTT−ＳダイジェストPP.479〜481のTajima,Y.等によ
り「GaAs Monolithic Wideband（２〜18GHz）Variable
Attenuators」を参照。典型的には、３個のFETが、それ
ぞれ第２図の（ａ）および第２図の（ｂ）に示すよう
に、Ｔまたはπの形に接続されている。
があり、その回路概要図を第２図に示す。1982年I.E.E.
E.MTT−ＳダイジェストPP.479〜481のTajima,Y.等によ
り「GaAs Monolithic Wideband（２〜18GHz）Variable
Attenuators」を参照。典型的には、３個のFETが、それ
ぞれ第２図の（ａ）および第２図の（ｂ）に示すよう
に、Ｔまたはπの形に接続されている。
各FETの電気的特性は、抵抗がゲート電圧の関数とし
て変化する値となっている第２図の（ｃ）および第２図
の（ｄ）の等価回路図に示すように、抵抗とキャパシタ
ンスとの並列組み合わせとして表される。抵抗の値は、
ゲート電圧がゲート障壁のビルトイン電圧（正）からピ
ンチオフ電圧（負）まで変わるとき、オープン・ゲート
抵抗から無限大抵抗まで変化する。他方、キャパシタン
スはゲート電圧に対してかなり一定していると考えられ
る。寄生キャパシタンス値は典型的には1/10ピコファラ
ドの程度である。
て変化する値となっている第２図の（ｃ）および第２図
の（ｄ）の等価回路図に示すように、抵抗とキャパシタ
ンスとの並列組み合わせとして表される。抵抗の値は、
ゲート電圧がゲート障壁のビルトイン電圧（正）からピ
ンチオフ電圧（負）まで変わるとき、オープン・ゲート
抵抗から無限大抵抗まで変化する。他方、キャパシタン
スはゲート電圧に対してかなり一定していると考えられ
る。寄生キャパシタンス値は典型的には1/10ピコファラ
ドの程度である。
比較的低周波で、キャパシタンスの影響を無視できる
ときは、直列腕の抵抗R1と、分路腕の抵抗R2とは、所定
の減衰を得るたとともにインピーダンス整合の条件を満
たすためには、一定の組み合わせとなっていなければな
らない。Ｔ型またはπ型では、規定レベルの減衰と最適
の入出力整合とが、抵抗R1とR2とを適切に組み合わせ、
FETのゲート端子に加えられる電圧で制御することによ
り同時に達成される。
ときは、直列腕の抵抗R1と、分路腕の抵抗R2とは、所定
の減衰を得るたとともにインピーダンス整合の条件を満
たすためには、一定の組み合わせとなっていなければな
らない。Ｔ型またはπ型では、規定レベルの減衰と最適
の入出力整合とが、抵抗R1とR2とを適切に組み合わせ、
FETのゲート端子に加えられる電圧で制御することによ
り同時に達成される。
減衰器のダイナミック・レンジに関するかぎり、最小
減衰、または挿入損失は主として抵抗R1の最小達成可能
値によって決まる。同じ抵抗R1の場合、π回路の挿入損
失はＴ回路より少ない。
減衰、または挿入損失は主として抵抗R1の最小達成可能
値によって決まる。同じ抵抗R1の場合、π回路の挿入損
失はＴ回路より少ない。
この意味で直列および分路の要素にFETを使用すると
き、幾つかの要因を考慮しなければならない。直列FET
のFET幅は、比較的高い周波数での分離が充分なよう
に、最小減衰時の挿入損失が低くなるよいに充分広く、
しかし並列ドレイン・ソース間キャパシタンスが限られ
るように充分狭く選定しなければならない。分離は直列
FETの並列ドレイン・ソース間キャパシタンスに最も影
響される。挿入損失が小さい場合には、抵抗R1の値はゲ
ート幅を増すことにより減らすことができるが、寄生キ
ャパシタンスC1が大きくなる。キャパシタンスが大きく
なると、比較的高い周波数での減衰のダイナミック・レ
ンジが制限される。ダイナミック・レンジについて言え
ば、Ｔ回路はπ回路より有利になる。
き、幾つかの要因を考慮しなければならない。直列FET
のFET幅は、比較的高い周波数での分離が充分なよう
に、最小減衰時の挿入損失が低くなるよいに充分広く、
しかし並列ドレイン・ソース間キャパシタンスが限られ
るように充分狭く選定しなければならない。分離は直列
FETの並列ドレイン・ソース間キャパシタンスに最も影
響される。挿入損失が小さい場合には、抵抗R1の値はゲ
ート幅を増すことにより減らすことができるが、寄生キ
ャパシタンスC1が大きくなる。キャパシタンスが大きく
なると、比較的高い周波数での減衰のダイナミック・レ
ンジが制限される。ダイナミック・レンジについて言え
ば、Ｔ回路はπ回路より有利になる。
更に詳細に考慮すれば、ゲート幅が大きく、ゲート長
が小さく、且つソース・ドレイン間隔が狭い直列FETを
使用することにより、「導通」状態の挿入損失をかなり
減らすことができる。残念ながら、既知のFET減衰器は
比較的高い周波数で導通状態挿入損失が一般的に大き
い。絶縁に及ぼす直列FETのドレイン対ソース寄生キャ
パシタンスの影響はこのような高い周波数では著しく増
大する。直列FETの寄生キャパシタンスにより高周波性
能が低下し、この結果最小挿入損失が大きくなり、周波
数が増大するにつれて到達可能な最大減衰量が一層制限
される。このため高い周波数での減衰レンジがひどく制
限される。
が小さく、且つソース・ドレイン間隔が狭い直列FETを
使用することにより、「導通」状態の挿入損失をかなり
減らすことができる。残念ながら、既知のFET減衰器は
比較的高い周波数で導通状態挿入損失が一般的に大き
い。絶縁に及ぼす直列FETのドレイン対ソース寄生キャ
パシタンスの影響はこのような高い周波数では著しく増
大する。直列FETの寄生キャパシタンスにより高周波性
能が低下し、この結果最小挿入損失が大きくなり、周波
数が増大するにつれて到達可能な最大減衰量が一層制限
される。このため高い周波数での減衰レンジがひどく制
限される。
たとえば、1987年I.E.E.E.マイクロ波およびミリ波モ
ノリシック回路シンポジウム、PP.85〜88のSchindler,
M.J.およびMorris,A.M.による「DC〜40GHz and 20〜40G
Hz MMIC SPDT Switches」では、特にP.86の第２図で、
単極双投FETベースのスイッチを開示している。このス
イッチにより生ずる分離は、この論文のP.87の第５図に
示すように、周波数が増大するにつれて連続的に減少す
る。このことは寄生キャパシタンスが、人工的伝送線路
を組入れたにもかかわらず、比較的高い周波数で回路の
動作を支配するということを明らかに示している。同様
に、マサチュセッツ州LowellのM/A−Com Advanced Semi
conductor Operations が製造する減衰器はMicrowave J
ournal,1986年３月号P.195の「DC〜20GHz MMIC GaAs FE
T Matched Attenuator」の第２図に開示されているよう
な誘導性素子を組込んでいる。しかしながら、20GHzに
おける減衰のダイナミック・レンジはこの論文の第３図
に示すように2GHzのときの半分である。このことは寄生
キャパシタンスが、回路内に誘導性素子が設けられてい
るにかかわらず、比較的高い周波数で減衰器の性能を低
下させるということを実証している。したがって、寄生
キャパシタンスの影響が減らされて比較的高い周波数で
の減衰のダイナミック・レンジを拡大することができる
減衰器を提供することが望ましい。
ノリシック回路シンポジウム、PP.85〜88のSchindler,
M.J.およびMorris,A.M.による「DC〜40GHz and 20〜40G
Hz MMIC SPDT Switches」では、特にP.86の第２図で、
単極双投FETベースのスイッチを開示している。このス
イッチにより生ずる分離は、この論文のP.87の第５図に
示すように、周波数が増大するにつれて連続的に減少す
る。このことは寄生キャパシタンスが、人工的伝送線路
を組入れたにもかかわらず、比較的高い周波数で回路の
動作を支配するということを明らかに示している。同様
に、マサチュセッツ州LowellのM/A−Com Advanced Semi
conductor Operations が製造する減衰器はMicrowave J
ournal,1986年３月号P.195の「DC〜20GHz MMIC GaAs FE
T Matched Attenuator」の第２図に開示されているよう
な誘導性素子を組込んでいる。しかしながら、20GHzに
おける減衰のダイナミック・レンジはこの論文の第３図
に示すように2GHzのときの半分である。このことは寄生
キャパシタンスが、回路内に誘導性素子が設けられてい
るにかかわらず、比較的高い周波数で減衰器の性能を低
下させるということを実証している。したがって、寄生
キャパシタンスの影響が減らされて比較的高い周波数で
の減衰のダイナミック・レンジを拡大することができる
減衰器を提供することが望ましい。
入出力のインピーダンス整合に関する限り、増幅器の
安定度に対して、減衰器は減衰量とは無関係に源（Sour
ce）と負荷（Load）との整合を一定にすることが望まし
い。前述のBarta等の論文は、プロセスの影響あるいはF
ETの形状寸法の差異にかかわらず、減衰量が変化したと
きの入出力のリターンロスを制御するのにフィードバッ
クを利用できることを開示している。この論文の第２図
は、演算増幅器が直列FETゲートにかかる任意の電圧の
変動に応じて分路FETのゲート電圧を調節し、50オーム
の環境を維持する基準減衰器セルを示している。残念な
がら、インピーダンス整合の問題に対するこの解決法
は、特に最小または最大に近い減衰量のとき、減衰器よ
り更に複雑な回路を付加しなければならない。
安定度に対して、減衰器は減衰量とは無関係に源（Sour
ce）と負荷（Load）との整合を一定にすることが望まし
い。前述のBarta等の論文は、プロセスの影響あるいはF
ETの形状寸法の差異にかかわらず、減衰量が変化したと
きの入出力のリターンロスを制御するのにフィードバッ
クを利用できることを開示している。この論文の第２図
は、演算増幅器が直列FETゲートにかかる任意の電圧の
変動に応じて分路FETのゲート電圧を調節し、50オーム
の環境を維持する基準減衰器セルを示している。残念な
がら、インピーダンス整合の問題に対するこの解決法
は、特に最小または最大に近い減衰量のとき、減衰器よ
り更に複雑な回路を付加しなければならない。
また、スイッチング要素としてFETを使用することは
文献に充分に説明されている。McLevige,W.V.とSokolo
v,V.「Mocrowave Switching with Paralle1−Resonated
GaAs FET'S」I.E.E.E.Electron Device Letters,vol.E
DL−1,No.8,1980年８月、PP.156〜158を参照されたい。
FETのソースとドレインとを伝送線路に直列に接続する
ことにより、ゲートをチャンネルをピンチオフし、装置
を「遮断」状態に切替えるのに使用することができる。
ゲートを０ボルトにバイアス（「導通」状態）にする
と、ソースとドレインとの間に小さい抵抗が存在する。
ゲートをピンチオフを超えてバイアス（遮断状態）にす
ると、ソースとドレインとは容量的に結合される。抵抗
性要素も存在する。ソース・ドレイン間キャパシタンス
を誘導子で並列共振させることにより分離を改善すると
ができる。しかしながら、これは狭い周波数帯域でしか
有効ではない。広帯域スイッチにおいて遮断状態キャパ
シタンスの効果を極力小さくするためには、分路FETを
挿入する。スイッチを閉じると、分路FETがピンチオフ
し、主として分路キャパシタンスとして動作する。スイ
ッチを開くと、直列FETがピンチオフし、主として小さ
いキャパシタンスとして動作する。このキャパシタンス
は分路FETを介して実質的に接地される。分離は主とし
て、特に比較的高い周波数で、分路FETにより行われ、
この場合直列FETは非常にわずかな分離しか行わない。
残念ながら、このFET系スイッチは広い周波数帯域にわ
たり最大減衰時に充分な分離を行わない。
文献に充分に説明されている。McLevige,W.V.とSokolo
v,V.「Mocrowave Switching with Paralle1−Resonated
GaAs FET'S」I.E.E.E.Electron Device Letters,vol.E
DL−1,No.8,1980年８月、PP.156〜158を参照されたい。
FETのソースとドレインとを伝送線路に直列に接続する
ことにより、ゲートをチャンネルをピンチオフし、装置
を「遮断」状態に切替えるのに使用することができる。
ゲートを０ボルトにバイアス（「導通」状態）にする
と、ソースとドレインとの間に小さい抵抗が存在する。
ゲートをピンチオフを超えてバイアス（遮断状態）にす
ると、ソースとドレインとは容量的に結合される。抵抗
性要素も存在する。ソース・ドレイン間キャパシタンス
を誘導子で並列共振させることにより分離を改善すると
ができる。しかしながら、これは狭い周波数帯域でしか
有効ではない。広帯域スイッチにおいて遮断状態キャパ
シタンスの効果を極力小さくするためには、分路FETを
挿入する。スイッチを閉じると、分路FETがピンチオフ
し、主として分路キャパシタンスとして動作する。スイ
ッチを開くと、直列FETがピンチオフし、主として小さ
いキャパシタンスとして動作する。このキャパシタンス
は分路FETを介して実質的に接地される。分離は主とし
て、特に比較的高い周波数で、分路FETにより行われ、
この場合直列FETは非常にわずかな分離しか行わない。
残念ながら、このFET系スイッチは広い周波数帯域にわ
たり最大減衰時に充分な分離を行わない。
（発明の目的） 本発明の目的は前述の問題を二つの新規な回路改良を
旋することにより解決し、広帯域・高ダイナミックレン
ジの整合型FET（可変吸収）減衰器を提供することであ
る。
旋することにより解決し、広帯域・高ダイナミックレン
ジの整合型FET（可変吸収）減衰器を提供することであ
る。
（発明の概要） 本発明の一実施例の減衰器は可変抵抗としてそのゲー
ト端子に加えられる電圧で制御されるFETを利用してい
る。FETは抵抗器を並列接続した２個の直列FETと分布分
路（Shunt）FETの形を成す分路FETとを接続してＴ型に
配列される。一つの制御電圧が直列FETの抵抗を調節
し、地方の制御電圧が分布分路FETの抵抗を制御する。
二つの制御電圧を適切に組み合わせると最適の入出力イ
ンピーダンス整合と共に所定レベルの減衰が得られる。
ト端子に加えられる電圧で制御されるFETを利用してい
る。FETは抵抗器を並列接続した２個の直列FETと分布分
路（Shunt）FETの形を成す分路FETとを接続してＴ型に
配列される。一つの制御電圧が直列FETの抵抗を調節
し、地方の制御電圧が分布分路FETの抵抗を制御する。
二つの制御電圧を適切に組み合わせると最適の入出力イ
ンピーダンス整合と共に所定レベルの減衰が得られる。
本発明による減衰器は、所定の抵抗、たとえば、約50
オームを有し、直列FETと並列に接続された抵抗器を組
み込んでいる。これら抵抗器は直列FETをそのピンチオ
フ電圧以下に充分にバイアスし、比較的高い減衰に設定
したとき寄生キャパシタンスを最小にすることができ
る。抵抗器を直列FETと並列に組み入れると比較的高い
周波数で高い減衰量を設定した場合の分離が改善され
る。またこれにより減衰器を単極双投スイッチとして働
かせることができる。抵抗器は比較的高く減衰量を設定
したとき減衰器のパワー処理能力をも向上させる。
オームを有し、直列FETと並列に接続された抵抗器を組
み込んでいる。これら抵抗器は直列FETをそのピンチオ
フ電圧以下に充分にバイアスし、比較的高い減衰に設定
したとき寄生キャパシタンスを最小にすることができ
る。抵抗器を直列FETと並列に組み入れると比較的高い
周波数で高い減衰量を設定した場合の分離が改善され
る。またこれにより減衰器を単極双投スイッチとして働
かせることができる。抵抗器は比較的高く減衰量を設定
したとき減衰器のパワー処理能力をも向上させる。
また、抵抗器を直列FETと並列に組み込むと、挿入損
失を減らすためにゲート幅を増すようにゲート・フィン
ガの数を増す必要が無くなる。今まではゲート・フィン
ガの数を増すとフィンガ間構造に発生する相互接続寄生
容量により生ずるドレイン・ソース間容量が不必要に増
し、その結果帯域幅が縮まり、減衰のダイナミック・レ
ンジが制限された。また、所定の抵抗、たとえば、50オ
ームの抵抗を直列FETと並列に組み込むと、最大減衰時
に所定のインピーダンス整合を維持するように動作する
複雑なアナログ・バイアス回路の必要性を代わって満た
すことができる。
失を減らすためにゲート幅を増すようにゲート・フィン
ガの数を増す必要が無くなる。今まではゲート・フィン
ガの数を増すとフィンガ間構造に発生する相互接続寄生
容量により生ずるドレイン・ソース間容量が不必要に増
し、その結果帯域幅が縮まり、減衰のダイナミック・レ
ンジが制限された。また、所定の抵抗、たとえば、50オ
ームの抵抗を直列FETと並列に組み込むと、最大減衰時
に所定のインピーダンス整合を維持するように動作する
複雑なアナログ・バイアス回路の必要性を代わって満た
すことができる。
本発明による減衰器は分布分路FETをも組み込んでい
る。分路FETは伝送線路または同等のインダクタンスに
より接続されている幾つかのセルに分割されている。伝
送線路またはインダクタンスで接続された分布分路FET
を組み込むと減衰器のダイナミック・レンジが選択的に
高い周波数にまで拡大する。
る。分路FETは伝送線路または同等のインダクタンスに
より接続されている幾つかのセルに分割されている。伝
送線路またはインダクタンスで接続された分布分路FET
を組み込むと減衰器のダイナミック・レンジが選択的に
高い周波数にまで拡大する。
これまでは、ゲート幅が大きく、ゲート長が短く、ソ
ース・ドレイン間隙の狭い分路FETを利用して、導通状
態の挿入損失をかなり減らせたが、必ず寄生キャパシタ
ンスの増加が伴った。このため最小減衰時の減衰器の挿
入損失が増加し、比較的高い周波数でのダイナミック・
レンジが制御されていた。分布分路FETを組み入れると
最大減衰時の挿入損失が少なくなる他に、分路FETの個
々のセルの寄生キャパシタンスも減少する。この比較的
低い減衰設定時にキャパシタンスが低くなるので伝送線
路または同等のインダクタンスにより一層効率的に中和
することができる。これにより比較的高い周波数での減
衰器のダイナミック・レンジが拡大する。また、伝送線
路または同等のインダクタンスで相互に接続された分布
分路FETの回路は比較的高い減衰設定時の直列FETの寄生
キャパシタンスの補償する。このため周波数が増大する
に伴って減衰量が増大する。最後に、遮断周波数は1/2
π（LC）１ ］ ２に比例し、減衰器のインダクタンス
（Ｌ）とキャパシタンス（Ｃ）とは共に分布分路FETを
組み込むことにより減少するので、比較的低い減衰設定
時の減衰器の遮断周波数も高くなる。
ース・ドレイン間隙の狭い分路FETを利用して、導通状
態の挿入損失をかなり減らせたが、必ず寄生キャパシタ
ンスの増加が伴った。このため最小減衰時の減衰器の挿
入損失が増加し、比較的高い周波数でのダイナミック・
レンジが制御されていた。分布分路FETを組み入れると
最大減衰時の挿入損失が少なくなる他に、分路FETの個
々のセルの寄生キャパシタンスも減少する。この比較的
低い減衰設定時にキャパシタンスが低くなるので伝送線
路または同等のインダクタンスにより一層効率的に中和
することができる。これにより比較的高い周波数での減
衰器のダイナミック・レンジが拡大する。また、伝送線
路または同等のインダクタンスで相互に接続された分布
分路FETの回路は比較的高い減衰設定時の直列FETの寄生
キャパシタンスの補償する。このため周波数が増大する
に伴って減衰量が増大する。最後に、遮断周波数は1/2
π（LC）１ ］ ２に比例し、減衰器のインダクタンス
（Ｌ）とキャパシタンス（Ｃ）とは共に分布分路FETを
組み込むことにより減少するので、比較的低い減衰設定
時の減衰器の遮断周波数も高くなる。
（発明の実施例） 本発明による可変減衰器（以下単に減衰器と呼称す
る）10の一実施例の概略回路図を第1A図に示す。入力12
と出力14との間に接続されたＴ型FET可変吸収減衰器を
備えている。
る）10の一実施例の概略回路図を第1A図に示す。入力12
と出力14との間に接続されたＴ型FET可変吸収減衰器を
備えている。
減衰器10は、そのドレインが入力12に接続され、その
ゲートが開閉電圧V1を供給する第１の電圧源に接続さ
れ、そのソースが誘導性リアクタンス201に接続されて
いる第１の直列FET16を備えている。誘導性リアクタン
ス201は伝送線路の一部または同等のインダクタンスを
備えている。
ゲートが開閉電圧V1を供給する第１の電圧源に接続さ
れ、そのソースが誘導性リアクタンス201に接続されて
いる第１の直列FET16を備えている。誘導性リアクタン
ス201は伝送線路の一部または同等のインダクタンスを
備えている。
その他に、減衰器10は第１の直列FET16のドレインと
ソースとの間に接続された第１の抵抗器22を備えてい
る。抵抗器22は入力12に接続された回路の出力インピー
ダンスにより、所定の抵抗値、たとえば、約50オームを
備えている。
ソースとの間に接続された第１の抵抗器22を備えてい
る。抵抗器22は入力12に接続された回路の出力インピー
ダンスにより、所定の抵抗値、たとえば、約50オームを
備えている。
減衰器10は分布分路（Shunt）FET24をも備えている。
分布分路FET24は幾つかのセル241、242、…、24nに分割
されている。各セル241、242、…、24nはそのドレイン
がそれぞれの誘導性リアクタンス201と202、202と20n、
20nと20n+1とに伝送線路または同等のインダクタンスの
形で接続されている。各セル241、242、…、24nのゲー
トは開閉電圧V2を供給する第２の電圧源26に接続され、
各セルのソースは共通線に接続されている。
分布分路FET24は幾つかのセル241、242、…、24nに分割
されている。各セル241、242、…、24nはそのドレイン
がそれぞれの誘導性リアクタンス201と202、202と20n、
20nと20n+1とに伝送線路または同等のインダクタンスの
形で接続されている。各セル241、242、…、24nのゲー
トは開閉電圧V2を供給する第２の電圧源26に接続され、
各セルのソースは共通線に接続されている。
更に、減衰器10は、そのソースが誘導性リアクタンス
20n+1に接続され、そのゲートが開閉電圧V1を供給する
第１の電圧源18に接続され、そのドレインが出力14に接
続されている第２の直列FET28を備えている。
20n+1に接続され、そのゲートが開閉電圧V1を供給する
第１の電圧源18に接続され、そのドレインが出力14に接
続されている第２の直列FET28を備えている。
最後に、減衰器10は第２の直列FET28のドレインとソ
ースとの間に接続された第２の抵抗器30を備えている。
抵抗器30は、出力14に接続された回路の入力インピーダ
ンスにより、所定の抵抗値、たとえば、約50オームを備
えている。
ースとの間に接続された第２の抵抗器30を備えている。
抵抗器30は、出力14に接続された回路の入力インピーダ
ンスにより、所定の抵抗値、たとえば、約50オームを備
えている。
説明のため、直列FETの実効抵抗とキャパシタンスと
に第２図に示すようにそれぞれR1およびC1の記号を付け
てある。最大減衰時、入出力インピーダンス整合を最適
にするためには、抵抗R1はほぼ所定の値、たとえば、50
オームであり、これには第4A図に示すように制御電圧V1
がVMでなければならない。所定の大きさのFETに対し
て、この電圧レベルVMは、第4B図に示すように、関連の
寄生キャパシタンスC1をCMと一義的に決定する。
に第２図に示すようにそれぞれR1およびC1の記号を付け
てある。最大減衰時、入出力インピーダンス整合を最適
にするためには、抵抗R1はほぼ所定の値、たとえば、50
オームであり、これには第4A図に示すように制御電圧V1
がVMでなければならない。所定の大きさのFETに対し
て、この電圧レベルVMは、第4B図に示すように、関連の
寄生キャパシタンスC1をCMと一義的に決定する。
第1B図はそれぞれ直列FET16および28に並列に接続さ
れた約50オームの抵抗器22と30とを有する減衰器10の概
略等価回路を示す。抵抗器22と30とを付加したにもかか
わらず、等価回路は第2C図に示す等価回路と同じであ
る。ただし、最大減衰時、直列FETの抵抗は無限大であ
るべきで、無限大とされる。そのため第4A図に示すよう
に制御電圧V1はピンチオフ電圧より低いVMでなければな
らない。対応する寄生キャパシタンスは今度はCM′であ
り、これは第4B図に示すようにCMよりはるかに小さい。
各直列FETのキャパシタンスがこのように減ったため、
入出力整合を最適に保ちながら、減衰器10の高周波性能
がかなり改善される。
れた約50オームの抵抗器22と30とを有する減衰器10の概
略等価回路を示す。抵抗器22と30とを付加したにもかか
わらず、等価回路は第2C図に示す等価回路と同じであ
る。ただし、最大減衰時、直列FETの抵抗は無限大であ
るべきで、無限大とされる。そのため第4A図に示すよう
に制御電圧V1はピンチオフ電圧より低いVMでなければな
らない。対応する寄生キャパシタンスは今度はCM′であ
り、これは第4B図に示すようにCMよりはるかに小さい。
各直列FETのキャパシタンスがこのように減ったため、
入出力整合を最適に保ちながら、減衰器10の高周波性能
がかなり改善される。
抵抗器22と30とは直列FET16と28とをそのピンチオフ
電圧より下にバイアスして減衰設定値が比較的高いとき
寄生キャパシタンスを最小限にすることができる。抵抗
器22と30とはまた比較的高い減衰設定時に減衰器10のパ
ワー処理能力を改善する。
電圧より下にバイアスして減衰設定値が比較的高いとき
寄生キャパシタンスを最小限にすることができる。抵抗
器22と30とはまた比較的高い減衰設定時に減衰器10のパ
ワー処理能力を改善する。
誘導性リアクタンス201、202、…、20n、20n+1により
接続された分布分路FET24を組み込むと減衰器10のダイ
ナミック・レンジが比較的高い周波数まで拡大される。
各セル241、242、…、24n、すなわち分布分路FETゲート
周辺の大きさは、最小減衰時に、分布分路FET24の寄生
キャパシタンスを、相互に接続している誘導性リアクタ
ンス201、202、…、20n、20n+1により効果的に中和する
ことができるように選択される。誘導性リアクタンス20
1、202、…、20n、20n+1の直列インダクタンスとセル24
1、242、…、24nの分路キャパシタンスとの組み合わせ
は人工的伝送線路を形成している。その結果、分布分路
FET24の寄生キャパシタンスをLCラダー回路に吸収して5
0オームの人工的伝送線路を形成することができる。全
ゲート周辺をセル241、242、…、24nの間で分割すれば
等価寄生キャパシタンスが減少し、必要なインダクタン
スを堆積した薄膜金属線路によって設けることができ
る。減衰器10のキャパシタンスとインダクタンスとが共
に減少するから、動作の最大周波数が拡大される。
接続された分布分路FET24を組み込むと減衰器10のダイ
ナミック・レンジが比較的高い周波数まで拡大される。
各セル241、242、…、24n、すなわち分布分路FETゲート
周辺の大きさは、最小減衰時に、分布分路FET24の寄生
キャパシタンスを、相互に接続している誘導性リアクタ
ンス201、202、…、20n、20n+1により効果的に中和する
ことができるように選択される。誘導性リアクタンス20
1、202、…、20n、20n+1の直列インダクタンスとセル24
1、242、…、24nの分路キャパシタンスとの組み合わせ
は人工的伝送線路を形成している。その結果、分布分路
FET24の寄生キャパシタンスをLCラダー回路に吸収して5
0オームの人工的伝送線路を形成することができる。全
ゲート周辺をセル241、242、…、24nの間で分割すれば
等価寄生キャパシタンスが減少し、必要なインダクタン
スを堆積した薄膜金属線路によって設けることができ
る。減衰器10のキャパシタンスとインダクタンスとが共
に減少するから、動作の最大周波数が拡大される。
また、分布分路FET24の抵抗を下げても分路FETの寄生
キャパシタンスを上昇させるという代償を払う必要はな
く、したがって、最小減衰時の最小挿入損失が増加する
傾向となることはない。更に、ゲート周辺をセル241、2
42、…、24nの間で分割することにより減衰設定値が比
較的高い等価分路抵抗が減少する。比較的高減衰設定時
に、減衰の上昇が直列FET16と28との残留キャパシタン
スのため周波数の増加につれて落ち込むという傾向はそ
れぞれの直列FET16、28に並列接続されたLR回路（抵抗2
2と誘導性リクアタンス32、あるいは抵抗30と誘導性リ
アクタンス34）と誘導性リアクタンス201、202、…、20
n、20n+1により相互接続された分布分路FET24のLR回路
とにより補償される（第３図及び第５図，第5A図〜第5C
図参照）。このため周波数が増大するに従って減衰が増
大する。
キャパシタンスを上昇させるという代償を払う必要はな
く、したがって、最小減衰時の最小挿入損失が増加する
傾向となることはない。更に、ゲート周辺をセル241、2
42、…、24nの間で分割することにより減衰設定値が比
較的高い等価分路抵抗が減少する。比較的高減衰設定時
に、減衰の上昇が直列FET16と28との残留キャパシタン
スのため周波数の増加につれて落ち込むという傾向はそ
れぞれの直列FET16、28に並列接続されたLR回路（抵抗2
2と誘導性リクアタンス32、あるいは抵抗30と誘導性リ
アクタンス34）と誘導性リアクタンス201、202、…、20
n、20n+1により相互接続された分布分路FET24のLR回路
とにより補償される（第３図及び第５図，第5A図〜第5C
図参照）。このため周波数が増大するに従って減衰が増
大する。
個々のセル241、242、…、24nのゲート幅が狭くなっ
ているため減衰器10の挿入損失が最小限になるのに役立
っている。分布分路FET24のオフ抵抗を高くすることは
挿入損失を最適にするのに必要である。セル241、242、
…、24nの数は、所定の動作周波数範囲に基づいて、次
のようにあらかじめ選定される。
ているため減衰器10の挿入損失が最小限になるのに役立
っている。分布分路FET24のオフ抵抗を高くすることは
挿入損失を最適にするのに必要である。セル241、242、
…、24nの数は、所定の動作周波数範囲に基づいて、次
のようにあらかじめ選定される。
セル241、242、…、24nの数が多くなれば、等価オフ
抵抗が小さくなる。従って、セル241、242、…、24nの
数は分路抵抗が負荷のインピーダンスと同程度になるほ
ど大きくはない。セル241、242、…、24nの数は次の式
で与えられる。
抵抗が小さくなる。従って、セル241、242、…、24nの
数は分路抵抗が負荷のインピーダンスと同程度になるほ
ど大きくはない。セル241、242、…、24nの数は次の式
で与えられる。
ここでＮは分路FETセルの数であり、 fcは遮断周波数であり、 C50は直列FETのその抵抗値が50オームのときのキャパ
シタンスであり、 GFOは分路FETセルのそのゲートがOVにバ イアスされたときのコンダクタンスであり、 CFOは分路FETセルのそのゲートがOVにバイアスされた
ときのキャパシタンスであり、 CFPは分路FETセルのそのピンチオフ電圧より低くバイ
アスされたときのキャパシタンスであり、 GFPは分路FETセルのそのピンチオフ電圧より低くバイ
アスされたときのコンダクタンスである。
シタンスであり、 GFOは分路FETセルのそのゲートがOVにバ イアスされたときのコンダクタンスであり、 CFOは分路FETセルのそのゲートがOVにバイアスされた
ときのキャパシタンスであり、 CFPは分路FETセルのそのピンチオフ電圧より低くバイ
アスされたときのキャパシタンスであり、 GFPは分路FETセルのそのピンチオフ電圧より低くバイ
アスされたときのコンダクタンスである。
上述の回路の改善は、第３図および第５図（第５図は
第5A図〜第5C図より成る）に示すように、ガリウム砒素
（GaAs）モノリシック集積回路の形態を成す減衰器10に
より実現される。各直列FET16と18とは望ましくはゲー
ト幅が750μｍであり、ソース・ドレイン間隔が4.5μｍ
であり、ゲート長が0.5μｍである（電子線リソグラフ
ィにより画定される）。各セル241、242、…、24nは望
ましくはゲート幅が200μｍであり、ソース・ドレイン
間隔が4.5μｍであり、ゲート長が0.5μｍである（電子
線リトグラフィにより画定される）。FETの材料は望ま
しくは100μmGaAs基板に３×1017cm-3にドープした分子
線エピタキシGaAsである。
第5A図〜第5C図より成る）に示すように、ガリウム砒素
（GaAs）モノリシック集積回路の形態を成す減衰器10に
より実現される。各直列FET16と18とは望ましくはゲー
ト幅が750μｍであり、ソース・ドレイン間隔が4.5μｍ
であり、ゲート長が0.5μｍである（電子線リソグラフ
ィにより画定される）。各セル241、242、…、24nは望
ましくはゲート幅が200μｍであり、ソース・ドレイン
間隔が4.5μｍであり、ゲート長が0.5μｍである（電子
線リトグラフィにより画定される）。FETの材料は望ま
しくは100μmGaAs基板に３×1017cm-3にドープした分子
線エピタキシGaAsである。
誘導性リアクタンス201、202、…、20n、20n+1は金め
っきにより実現される伝送線路の形態を成しているのが
望ましい。幅が13μｍで長さが120μｍの薄膜金属堆積
物が直列FET16と28のそれぞれのソース・ドレインキャ
パシタンスに並列な共振誘導子32,34として利用され
る。薄膜のメアンダ線路が人工的伝送線路の誘導子を形
成している。各線路のインダクタンスは0.05nHの程度で
ある。入出力マイクロストリップ線路が直列FET16およ
び28のドレイン接点に接続されており、ソース接点はセ
ル241、242、…、24nのドレイン接点への接続の役目を
する金属ストリップにより接続されている。セル241、2
42、…、24nのソース接点はビアホールにより接地され
ている。第３図および第５図に示すように、RF回路とDC
制御回路との分離は薄膜およびＮ層バルクの抵抗器によ
り行われる。これら素子はRF信号がDC端子へ洩れるのを
減らすためにゲート端子とバイアス端子との間に挿入さ
れる。ゲート・バイアスはＮ層バルク抵抗器を通して供
給される。チップの寸法は1.52×0.65mm2（60×26平方
ミル）である。
っきにより実現される伝送線路の形態を成しているのが
望ましい。幅が13μｍで長さが120μｍの薄膜金属堆積
物が直列FET16と28のそれぞれのソース・ドレインキャ
パシタンスに並列な共振誘導子32,34として利用され
る。薄膜のメアンダ線路が人工的伝送線路の誘導子を形
成している。各線路のインダクタンスは0.05nHの程度で
ある。入出力マイクロストリップ線路が直列FET16およ
び28のドレイン接点に接続されており、ソース接点はセ
ル241、242、…、24nのドレイン接点への接続の役目を
する金属ストリップにより接続されている。セル241、2
42、…、24nのソース接点はビアホールにより接地され
ている。第３図および第５図に示すように、RF回路とDC
制御回路との分離は薄膜およびＮ層バルクの抵抗器によ
り行われる。これら素子はRF信号がDC端子へ洩れるのを
減らすためにゲート端子とバイアス端子との間に挿入さ
れる。ゲート・バイアスはＮ層バルク抵抗器を通して供
給される。チップの寸法は1.52×0.65mm2（60×26平方
ミル）である。
動作にあたり、減衰設定値が比較的低いとき、直列FE
T16および28はオン状態にバイアスされ、小さな直列抵
抗として動作し、入力信号を通過させる（或る低いレベ
ルの減衰を伴う）。直列FET16と28とは短絡を近似す
る。分布分路FET24はピンチオフされ、主として分路キ
ャパシタンスとして動作する。ただし、セル241、242、
…、24nは直列誘導性リアクタンス201、202、…、20n、
20n+1を介して接続されている。分布分路FET24の直列イ
ンダクタンスと分路キャパシタンスとの組み合わせによ
り人工的伝送線路が形成される。その結果、分布分路FE
T24の寄生キャパシタンスLCラダー回路に吸収されて50
オームの人工的伝送線路を形成する。
T16および28はオン状態にバイアスされ、小さな直列抵
抗として動作し、入力信号を通過させる（或る低いレベ
ルの減衰を伴う）。直列FET16と28とは短絡を近似す
る。分布分路FET24はピンチオフされ、主として分路キ
ャパシタンスとして動作する。ただし、セル241、242、
…、24nは直列誘導性リアクタンス201、202、…、20n、
20n+1を介して接続されている。分布分路FET24の直列イ
ンダクタンスと分路キャパシタンスとの組み合わせによ
り人工的伝送線路が形成される。その結果、分布分路FE
T24の寄生キャパシタンスLCラダー回路に吸収されて50
オームの人工的伝送線路を形成する。
その他に、比較的高い減衰設定値のとき、減衰器10の
入出力インピーダンスは50オームである。減衰設定値が
比較的高いとき、直列FET16と28とはピンチオフされ
る。分布分路FET24は導通状態にバイアスされ、小さい
分路抵抗として動作し、入力信号を通過させる（或る高
いレベルの減衰を伴う）。減衰の上昇が直列FET16およ
び28の残留キャパシタンスのため周波数の増大するに従
って落ち込むという傾向は分布分路FET24のLR回路によ
り補償され、これにより周波数が増大するとともに減衰
が増大する。比較的高い周波数での放射損失は無視でき
る。
入出力インピーダンスは50オームである。減衰設定値が
比較的高いとき、直列FET16と28とはピンチオフされ
る。分布分路FET24は導通状態にバイアスされ、小さい
分路抵抗として動作し、入力信号を通過させる（或る高
いレベルの減衰を伴う）。減衰の上昇が直列FET16およ
び28の残留キャパシタンスのため周波数の増大するに従
って落ち込むという傾向は分布分路FET24のLR回路によ
り補償され、これにより周波数が増大するとともに減衰
が増大する。比較的高い周波数での放射損失は無視でき
る。
直列FET16と28とは一つの制御電圧V1で開閉される
が、分布分路FET24は、所定の減衰を発生させるため
に、別の制御電圧V2で開閉される。残念ながら、これら
二つの開閉電圧はdBで表したRF減衰に関して直線的に変
化しない。
が、分布分路FET24は、所定の減衰を発生させるため
に、別の制御電圧V2で開閉される。残念ながら、これら
二つの開閉電圧はdBで表したRF減衰に関して直線的に変
化しない。
ただし、好ましいことに、一つの電圧源が設けられて
これら制御電圧を供給し、dBで表したRF減衰とこの制御
電圧との間に直線関係を樹立している。このような制御
回路の例はTajima等による前記論文の第５図に示されて
いる。この回路は反転及び非反転線形増幅器とを有する
双演算増幅器、ダイオード、および抵抗器とから構成さ
れている。ポテンショメータはRF減衰との直線関係を発
生する。FETのドレインにはDCバイアス電圧が加えられ
ないので、減衰器10はDC電力を消費しない。
これら制御電圧を供給し、dBで表したRF減衰とこの制御
電圧との間に直線関係を樹立している。このような制御
回路の例はTajima等による前記論文の第５図に示されて
いる。この回路は反転及び非反転線形増幅器とを有する
双演算増幅器、ダイオード、および抵抗器とから構成さ
れている。ポテンショメータはRF減衰との直線関係を発
生する。FETのドレインにはDCバイアス電圧が加えられ
ないので、減衰器10はDC電力を消費しない。
第６図は本発明による減衰器10の、DCと50GHzとの周
波数の間で測った、第７図に示す制御電圧V1とV2とに応
答する、減衰特性を示す。減衰器10は、第６図に示すよ
うに、300kHzで0.6dB、26.5GHzで1.8dB、40GHzで2.6dB
の最小挿入損失と、帯域にわたって32dBを超える最大減
衰（300KHzで32dB、26.5および40GHzで42dB）とを実証
している。入出力リターンロスはDCから40GHzまで任意
の減衰設定値で少なくとも10dBと測定されている。減衰
器10はドレイン・バイアスを使用しないので、低いDC電
力消費、すなわち、非常にわずかな電力消散を示してい
る。既知のFET減衰器と比較して、本発明による減衰器1
0はより大きな帯域幅を示し、減衰設定値が比較的高い
とき周波数が増大するとともに減衰が増大し、減衰のダ
イナミック・レンジが拡がっている。
波数の間で測った、第７図に示す制御電圧V1とV2とに応
答する、減衰特性を示す。減衰器10は、第６図に示すよ
うに、300kHzで0.6dB、26.5GHzで1.8dB、40GHzで2.6dB
の最小挿入損失と、帯域にわたって32dBを超える最大減
衰（300KHzで32dB、26.5および40GHzで42dB）とを実証
している。入出力リターンロスはDCから40GHzまで任意
の減衰設定値で少なくとも10dBと測定されている。減衰
器10はドレイン・バイアスを使用しないので、低いDC電
力消費、すなわち、非常にわずかな電力消散を示してい
る。既知のFET減衰器と比較して、本発明による減衰器1
0はより大きな帯域幅を示し、減衰設定値が比較的高い
とき周波数が増大するとともに減衰が増大し、減衰のダ
イナミック・レンジが拡がっている。
第８図は減衰器10の性能と文献に報告されている既知
のMMIC減衰器の性能とを比較している。各長方形は減衰
器を表し、その動作周波数帯域、最小挿入損失、および
最大減衰を示している。今日までに報告されている既知
の最良性能はRaytheonから報告されたもので、18GHz以
下の周波数範囲で最小挿入損失3dB、最大減衰12dBを示
している。前述のTajima等の論文を参照のこと。本発明
による減衰器10は減衰範囲とより高い動作周波数との両
者において明らかな優位を示している。
のMMIC減衰器の性能とを比較している。各長方形は減衰
器を表し、その動作周波数帯域、最小挿入損失、および
最大減衰を示している。今日までに報告されている既知
の最良性能はRaytheonから報告されたもので、18GHz以
下の周波数範囲で最小挿入損失3dB、最大減衰12dBを示
している。前述のTajima等の論文を参照のこと。本発明
による減衰器10は減衰範囲とより高い動作周波数との両
者において明らかな優位を示している。
本発明の減衰器10は制御電圧端子に加えられる二つの
相補的パルスで駆動されるとき単極双投（SPST）スイッ
チとして使用することもできる。第９図は5MHzのパルス
で駆動される減衰器10のスイッチング特性を示す。直列
FET16および28と分布分路FET24とのゲートにかかる逆バ
イアスは遮断状態で−３から−４ボルトであり、導通状
態で０ボルトである。これにより高速、低バイアス・パ
ワー、広帯域のスイッチが得られ、これは減衰設定値が
比較的低いとき低い導通挿入損失を示すが、減衰設定値
が比較的高いときなお適当な遮断絶縁を保っている。ス
イッチング時間は1.5ns未満である。
相補的パルスで駆動されるとき単極双投（SPST）スイッ
チとして使用することもできる。第９図は5MHzのパルス
で駆動される減衰器10のスイッチング特性を示す。直列
FET16および28と分布分路FET24とのゲートにかかる逆バ
イアスは遮断状態で−３から−４ボルトであり、導通状
態で０ボルトである。これにより高速、低バイアス・パ
ワー、広帯域のスイッチが得られ、これは減衰設定値が
比較的低いとき低い導通挿入損失を示すが、減衰設定値
が比較的高いときなお適当な遮断絶縁を保っている。ス
イッチング時間は1.5ns未満である。
第３図に示す減衰器10の最大入力パワーは−20dBcの
第二高調波に対して13〜18dBmである。減衰器10のパワ
ー処理能力を増すために、分布分路FET24に対して、二
重ゲートを使用することができる。二重ゲート構造を使
用することにより、IV曲線のニー電圧の他、破壊電圧
も、高パワーの減衰器10になるようにかなり増大する。
第二高調波に対して13〜18dBmである。減衰器10のパワ
ー処理能力を増すために、分布分路FET24に対して、二
重ゲートを使用することができる。二重ゲート構造を使
用することにより、IV曲線のニー電圧の他、破壊電圧
も、高パワーの減衰器10になるようにかなり増大する。
本発明による減衰器の実施例を、例示により、説明
し、各種修正案を提示した。他の修正案も当業者には本
発明の精神に含まれることが明らかであろう。
し、各種修正案を提示した。他の修正案も当業者には本
発明の精神に含まれることが明らかであろう。
（発明の効果） 前述の実施例からも明らかなように、本発明の実施に
よって、少なくとも次の効果を得ることができる。
よって、少なくとも次の効果を得ることができる。
１）Ｔ型回路の直列FETに並列接続された抵抗は減衰器
の減衰度にかかわりなく、広帯域で入出力抵抗をほぼ一
定に保つことができるので、入出力整合が得やすい。ま
た、Ｔ型回路の直列FETの高減衰度における寄生容量を
上記の効果を失うことなく小さくできるので、さらに大
きな減衰度を得ることが可能となり、従って減衰度の範
囲が広くなる。
の減衰度にかかわりなく、広帯域で入出力抵抗をほぼ一
定に保つことができるので、入出力整合が得やすい。ま
た、Ｔ型回路の直列FETの高減衰度における寄生容量を
上記の効果を失うことなく小さくできるので、さらに大
きな減衰度を得ることが可能となり、従って減衰度の範
囲が広くなる。
２）またＴ型回路に用いられる分布分路FETは、本発明
でのインダクタンス装荷により、FETの寄生キャパシタ
ンスは実質的に伝送線路の構成要素として取りこまれ、
減衰器の最小減衰時の減衰度を小さくし、かつ分布FET
構造は減衰器の高減衰度における減衰度をより大きくす
る効果を有する。従って減衰器のダイナミックレンジが
広がる。
でのインダクタンス装荷により、FETの寄生キャパシタ
ンスは実質的に伝送線路の構成要素として取りこまれ、
減衰器の最小減衰時の減衰度を小さくし、かつ分布FET
構造は減衰器の高減衰度における減衰度をより大きくす
る効果を有する。従って減衰器のダイナミックレンジが
広がる。
３）上記１）、２）の効果は寄生容量の効果が実質的に
軽減されるので、高周波においても失われず、減衰器の
広帯域化が達成される。
軽減されるので、高周波においても失われず、減衰器の
広帯域化が達成される。
４）上記１）、２）の効果により、減衰器はスイッチ機
能も向上し、その高速化もはかられる。
能も向上し、その高速化もはかられる。
第1A図は本発明の実施例のFET可変減衰器の概略回路
図、第1B図は第1A図のFET可変減衰器の最高減衰度にお
ける等価回路図、第1C図は第1A図のFET可変減衰器の最
低減衰度における等価回路図、第２図は従来技術におけ
るFET可変減衰器の概略回路図（ａ）、（ｂ）とそれぞ
れの等価回路図（ｃ）、（ｄ）、第３図は第1A図のFET
可変減衰器の詳細回路図、第４図は第2A図の可変減衰器
の直列FETのゲート電圧とその抵抗変化（第4A図）及び
その容量変化（第4B図）を示す図、第５図及び第5A図〜
第5C図は第３図のFET可変減衰器のチップレイアウト
図、第６図は第３図のFET可変減衰器の直流から50GHzに
わたる性能（減衰度とリターンロス）を示す図、第７図
は第６図の測定結果を得るための２つの制御電圧（V1、
V2）の変化を示す図、第８図は第３図のFET可変減衰器
と従来技術の市販減衰器のダイナミックレンジの比較
図、第９図は5MHzのパルスで駆動される単極単投動作を
する第３図の可変減衰器の性能を示す図である。 10:可変減衰器 12:入力（端子） 14:出力（端子） 16:第１の直列FET 18:第１の電圧源 20:誘導性リアクタンス 22:第１の抵抗 24:分布分路FET 26:第２の電圧源 28:第２の直列FET 30:第２の抵抗
図、第1B図は第1A図のFET可変減衰器の最高減衰度にお
ける等価回路図、第1C図は第1A図のFET可変減衰器の最
低減衰度における等価回路図、第２図は従来技術におけ
るFET可変減衰器の概略回路図（ａ）、（ｂ）とそれぞ
れの等価回路図（ｃ）、（ｄ）、第３図は第1A図のFET
可変減衰器の詳細回路図、第４図は第2A図の可変減衰器
の直列FETのゲート電圧とその抵抗変化（第4A図）及び
その容量変化（第4B図）を示す図、第５図及び第5A図〜
第5C図は第３図のFET可変減衰器のチップレイアウト
図、第６図は第３図のFET可変減衰器の直流から50GHzに
わたる性能（減衰度とリターンロス）を示す図、第７図
は第６図の測定結果を得るための２つの制御電圧（V1、
V2）の変化を示す図、第８図は第３図のFET可変減衰器
と従来技術の市販減衰器のダイナミックレンジの比較
図、第９図は5MHzのパルスで駆動される単極単投動作を
する第３図の可変減衰器の性能を示す図である。 10:可変減衰器 12:入力（端子） 14:出力（端子） 16:第１の直列FET 18:第１の電圧源 20:誘導性リアクタンス 22:第１の抵抗 24:分布分路FET 26:第２の電圧源 28:第２の直列FET 30:第２の抵抗
Claims (4)
- 【請求項１】（イ）入力端子および出力端子と、 （ロ）Ｔ型回路を構成する、前記入力端子に接続された
第１の直列FETと前記出力端子に接続された第２の直列F
ETと分路FETと、 （ハ）前記第１、第２の直列FETの抵抗値を変えるた
め、該第１、第２の直列FETのゲートに第１の制御電圧
を供給する第１の電源と、 （ニ）前記分路FETの抵抗値を変えるため、該分路FETの
ゲートに第２の制御電圧を供給する第２の電源と、 （ホ）第１の直列FETに並列接続され、前記入力端子に
接続される外部回路の出力インピーダンスによって決定
される所定の抵抗値を有するる第１の抵抗と、 （ヘ）第２の直列FETに並列接続され、前記出力端子に
接続される外部回路の出力インピーダンスによって決定
される所定の抵抗値を有するる第２の抵抗とを備える減
衰器であって、 前記分路FETは前記第１、第２の直列FET間に直列接続さ
れた複数のセルにより構成される分布分路FETで、隣接
する前記セル間に接続される複数の誘導性リアクタンス
を有することを特徴とする可変減衰器。 - 【請求項２】前記減衰器の減衰量が比較的大きい設定に
おいて、前記第１の制御電圧を調整して前記第１、第２
のFETをそれぞれのピンチオフ電圧以下にバイアスして
寄生容量を減少させたとき、比較的高周波において減衰
量のダイナミックレンジと帯域幅を増加せしめるように
前記第１、第２の抵抗を選択したことを特徴とする請求
項１に記載の可変減衰器。 - 【請求項３】前記第１、第２の抵抗のそれぞれをそれぞ
れの抵抗と誘導性リアクタンスの直列接続で置き換えた
ことを特徴とする請求項２に記載の可変減衰器。 - 【請求項４】前記第１、第２の制御電圧を調整して前記
減衰器の減衰量を所望の減衰量とするとともに前記入力
端子と前記出力端子とにそれぞれに接続された外部回路
との整合を最適化する手段を設けてなる請求項１〜３の
いずれかに記載の可変減衰器。
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