JP2021184526A - ドハティ増幅器 - Google Patents

Abstract

【課題】回路サイズの増加を抑えつつ、飽和出力電力の低下を抑制可能なドハティ増幅器を提供する。【解決手段】ドハティ増幅器は、入力電力を第１入力電力および第２入力電力に分配する分配器と、前記第１入力電力を増幅するキャリアアンプと、前記第２入力電力を減衰し、前記第２入力電力が所定値より小さいときに減衰量を増加させるアダプティブ減衰器と、前記アダプティブ減衰器から出力される減衰された前記第２入力電力を増幅するピークアンプと、前記キャリアアンプから出力される出力電力と前記ピークアンプから出力される出力電力とを合成する合成器と、を備える。【選択図】図１

Description

本開示は、ドハティ増幅器に関する。

キャリアアンプおよびピークアンプを有する複合増幅器であるドハティ増幅器は、バックオフ時の効率が高いことから、基地局などの電力消費量が高い通信システム等に使用される。例えば、バックオフ時の効率を高くするために、キャリアアンプのトランジスタサイズは、ピークアンプのトランジスタサイズよりも小さく設定される。

一方、キャリアアンプのトランジスタサイズが小さいと、飽和出力電力が低下するため、飽和出力電力の低下を抑制する技術として、アクティブゲートバイアス技術が開示されている。アクティブゲートバイアス技術では、ドハティ増幅器に入力される電力を検出し、演算増幅器を用いて、検出した入力電力に応じた電圧を生成する。そして、演算増幅器により生成された電圧が、ピークアンプにおけるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）電力を増幅させるトランジスタのゲート端子に印加される（例えば、特許文献１参照）。

特開２００８−０７８８４７号公報

しかしながら、演算増幅器を含むドハティ増幅器が、例えば、ＩＩＩ−Ｖ族半導体基板を使用して作製される場合、シリコン半導体基板を使用する場合に比べて回路面積が増大するという問題がある。例えば、ＩＩＩ−Ｖ族半導体基板を使用して作製される演算増幅器の回路サイズ（面積）は、シリコン半導体基板を使用して作製される演算増幅器の回路サイズ（面積）に比べて９倍程度大きくなる。集積回路での回路面積の増大は、面積の増加によるコストの増加を発生させる。

そこで、本開示は、回路サイズの増加を抑えつつ、飽和出力電力の低下を抑制可能なドハティ増幅器を提供することを目的とする。

本実施形態の一観点によれば、ドハティ増幅器は、入力電力を第１入力電力および第２入力電力に分配する分配器と、前記第１入力電力を増幅するキャリアアンプと、前記第２入力電力を減衰し、前記第２入力電力が所定値より小さいときに減衰量を増加させるアダプティブ減衰器と、前記アダプティブ減衰器から出力される減衰された前記第２入力電力を増幅するピークアンプと、前記キャリアアンプから出力される出力電力と前記ピークアンプから出力される出力電力とを合成する合成器と、を備える。

本開示によれば、回路サイズの増加を抑えつつ、飽和出力電力の低下を抑制可能なドハティ増幅器を提供することができる。

図１は、第１の実施形態にかかるドハティ増幅器の構成の一例を示す回路ブロック図である。 図２は、図１のアダプティブ減衰器の構成の一例を示す回路図である。 図３は、図２のアダプティブバイアス回路の動作の一例を示す説明図である。 図４は、図２のアダプティブ減衰器の動作の一例を示す説明図である。 図５は、図１のアダプティブ減衰器がある場合とない場合とでのドハティ増幅器の動作の一例を示す説明図である。 図１のアダプティブ減衰器がある場合とない場合とでのドハティ増幅器の特性の一例を示す説明図である。

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。

〔１〕本開示の一態様にかかるドハティ増幅器は、入力電力を第１入力電力および第２入力電力に分配する分配器と、前記第１入力電力を増幅するキャリアアンプと、前記第２入力電力を減衰し、前記第２入力電力が所定値より小さいとき、減衰量を増加させるアダプティブ減衰器と、前記アダプティブ減衰器から出力される減衰された前記第２入力電力を増幅するピークアンプと、前記キャリアアンプから出力される出力電力と前記ピークアンプから出力される出力電力とを合成する合成器と、を備える。

この実施形態のドハティ増幅器では、アダプティブ減衰器は、ドハティ増幅器に入力される入力電力に対応する第２入力電力が低いときにピークアンプに入力される電力の減衰量を増加させる。これにより、入力電力が低いときのピークアンプへの入力電力を抑えることができ、バックオフ時はキャリアアンプのみ動作させることができ、バックオフ時の効率を高くすることができる。また、回路サイズの大きい演算増幅器を使用することなく、ピークアンプへの入力電力を抑えることができ、バックオフ量が高くても、効率を向上することができる。この結果、回路サイズの増加を抑えつつ、飽和出力電力の低下を抑制可能なドハティ増幅器を提供することができる。

〔２〕上記〔１〕において、前記アダプティブ減衰器は、前記第２入力電力の一部である第１電力を取り出す方向性結合器と、前記方向性結合器が取り出した前記第１電力をゲート端子で受ける第１トランジスタを含み、前記第１電力の減少とともに増加する第１直流電圧を生成する電圧生成回路と、前記第１直流電圧をゲート端子で受け、前記第１直流電圧に対応する第２直流電圧を生成する第２トランジスタを含むレベルシフト回路と、前記第２入力電力から前記第１電力を除いた第２電力を減衰して前記ピークアンプに出力し、前記第２直流電圧が所定値以上のときに減衰量を増加させる電圧可変減衰器と、を備えてもよい。

方向性結合器は、ドハティ増幅器に入力される入力電力を分配器により分配した第２入力電力の一部である第１電力を取り出し、第１トランジスタのゲート端子に供給する。このため、第１トランジスタが生成する第１直流電圧および第１直流電圧に基づいて第２トランジスタが生成する第２直流電圧を、ドハティ増幅器に入力される入力電力に対応させることができる。したがって、電圧可変減衰器による電力の減衰量を、ドハティ増幅器に入力される入力電力に依存して制御することができる。

〔３〕上記〔２〕において、前記電圧生成回路は、一端が前記第１電力を受ける入力端子に接続され、他端が前記第１トランジスタのゲート端子に接続される第１容量素子と、第１電圧線と基準電圧線との間に前記第１トランジスタの前記ゲート端子を介して直列に接続される第１抵抗素子および第２抵抗素子と、前記第１電圧線と前記第１トランジスタのドレイン端子との間に接続される第３抵抗素子と、前記第１トランジスタのドレイン端子と前記基準電圧線との間に接続される第２容量素子と、を備え、前記第１トランジスタの前記ドレイン端子が前記レベルシフト回路の前記第２トランジスタの前記ゲート端子に接続されてもよい。これにより、電圧生成回路により、入力電力の増加時に降下し、入力電力の減少時に上昇する第１直流電圧を生成することができ、生成した第１直流電圧に基づいて、電圧可変減衰器による電力の減衰量を制御することができる。

〔４〕上記〔３〕において、前記レベルシフト回路は、ドレイン端子が前記第１電圧線に接続される前記第２トランジスタのソース端子と基準電圧線との間に接続される第４抵抗素子を備え、前記第２トランジスタのドレイン端子から前記第２直流電圧を出力してもよい。これにより、レベルシフト回路により、電圧生成回路が生成する第１直流電圧を、電圧可変減衰器の減衰量の制御に適した範囲の第２直流電圧に変換することができる。

〔５〕上記〔３〕または〔４〕において、前記電圧生成回路は、前記第１トランジスタのドレイン端子と前記第２トランジスタの前記ゲート端子との間に接続される第５抵抗素子を備えてもよい。第５抵抗素子により、第１トランジスタからレベルシフト回路へのＲＦ電力の漏洩を防ぐことができる。

〔６〕上記〔３〕から〔５〕のいずれかにおいて、前記電圧可変減衰器は、前記方向性結合器から出力される第２電力を受ける入力端子と、減衰した電力を出力する出力端子との間に直列に接続される第３容量素子、複数の伝送線路および第４容量素子と、前記複数の伝送線路のいずれか２つの間にドレイン端子が接続され、ゲート端子で前記第２直流電圧を受け、ソース端子が前記基準電圧線に接続された第３トランジスタと、を備えてもよい。ドレイン端子が伝送線路に接続される第３トランジスタのゲート端子に第２直流電圧を印加することで、入力電力が低いときに減衰量が高く、入力電力が高いときに減衰量が低い電圧可変減衰器として機能させることができる。

〔７〕上記〔１〕から〔６〕のいずれかにおいて、前記キャリアアンプおよび前記ピークアンプの動作は、クラスＢ級またはクラスＡＢ級に設定されてもよい。キャリアアンプを、クラスＢ級またはクラスＡＢ級で動作させることで、飽和出力電力の低下を抑制することができる。

〔８〕上記〔１〕から〔７〕のいずれかにおいて、前記キャリアアンプ、前記アダプティブ減衰器および前記ピークアンプは、ＩＩＩ−Ｖ族半導体基板に搭載されてもよい。本実施形態のドハティ増幅器は、演算増幅器を含まないため、ＩＩＩ−Ｖ族半導体基板で作製される場合にも、例えば、演算増幅器をシリコン半導体で作製する場合と同程度の回路サイズにすることができる。

［本開示の実施形態の詳細］
本開示のドハティ増幅器の具体例を、以下に図面を参照しつつ説明する。以下の説明では、同一の要素または対応する要素には同一の符号を付し、それらについては説明を省略する場合がある。また、入力端子、出力端子および各ノードの符号を、信号、電圧、電流または電力を示す符号としても使用し、電源端子（接地端子を含む）の符号を、電源電圧または電源線を示す符号としても使用する。

〔第１の実施形態〕
〔ドハティ増幅器の回路ブロック構成〕
図１は、第１の実施形態にかかるドハティ増幅器の構成の一例を示す回路ブロック図である。例えば、図１に示すドハティ増幅器１００は、キャリアアンプ１０、ピークアンプ２０、分配器３０、合成器４０、アダプティブ減衰器５０および複数の整合回路９０（９０ａ、９０ｂ、９０ｃ、９０ｄ、９０ｅ、９０ｆ、９０ｇ）を有する。例えば、ドハティ増幅器１００は、ＩＩＩ−Ｖ族半導体基板等の化合物半導体基板を使用して形成される。

ドハティ増幅器１００の入力端子ＰＩＮは、整合回路９０ａを介して分配器３０の入力に接続される。分配器３０の２つの出力の一方は、整合回路９０ｂを介してキャリアアンプ１０の入力に接続される。キャリアアンプ１０の出力は、整合回路９０ｃを介して合成器４０の２つの入力の一方に接続される。

分配器３０の２つの出力の他方は、整合回路９０ｄを介してアダプティブ減衰器５０の入力に接続される。アダプティブ減衰器５０の出力は、整合回路９０ｅを介してピークアンプ２０の入力に接続される。ピークアンプ２０の出力は、整合回路９０ｆを介して合成器４０の２つの入力の他方に接続される。合成器４０の出力は、ドハティ増幅器１００の出力端子ＰＯＵＴに接続される。

分配器３０は、入力端子ＰＩＮに入力される入力信号ＰＩＮを、整合回路９０ａを介して受信し、受信した入力信号ＰＩＮを２つに分割して、キャリアアンプ１０とアダプティブ減衰器５０とにそれぞれ分配する。すなわち、分配器３０は、入力端子ＰＩＮに入力される入力電力を第１入力電力および第２入力電力に分配し、第１入力電力を整合回路９０ｂに出力し、第２入力電力を整合回路９０ｄに出力する。

キャリアアンプ１０は、例えば、クラスＢ級またはクラスＡＢ級で動作する。キャリアアンプ１０は、整合回路９０ｂを介して分配器３０から受ける入力信号の電力を増幅し、電力を増幅した信号を、整合回路９０ｃを介して合成器４０に出力する。

アダプティブ減衰器５０は、方向性結合器６０、アダプティブバイアス回路７０および電圧可変減衰器８０を有する。方向性結合器６０、アダプティブバイアス回路７０および電圧可変減衰器８０の回路の例は、図２で説明する。アダプティブ減衰器５０は、整合回路９０を介して分配器３０から分配される信号の電力を減衰し、電力を減衰した信号を、整合回路９０ｅを介してピークアンプ２０に出力する。アダプティブ減衰器５０は、入力信号の電力に基づいて、低電力入力時に減衰量を高くし、高電力入力時に減衰量を低くする。アダプティブ減衰器５０は、高電力入力時に減衰量をゼロにしてもよい。

ピークアンプ２０は、例えば、クラスＢ級またはクラスＡＢ級で動作する。ピークアンプ２０は、整合回路９０ｅを介してアダプティブ減衰器５０から受ける入力信号の電力を増幅し、電力を増幅した信号を、整合回路９０ｆを介して合成器４０に出力する。合成器４０は、キャリアアンプ１０およびピークアンプ２０からそれぞれ受ける信号を合成し、合成した信号を、出力信号ＰＯＵＴとして整合回路９０ｇを介して出力端子ＰＯＵＴに出力する。

〔アダプティブ減衰器の回路構成〕
図２は、図１のアダプティブ減衰器５０の構成の一例を示す回路図である。アダプティブ減衰器５０は、図１に示したように、方向性結合器６０、アダプティブバイアス回路７０および電圧可変減衰器８０を有する。

方向性結合器６０は、２本の伝送線路を近接させて構成したカプラーなどである。そして、伝送線路の一方は、電圧可変減衰器８０の入力に接続され、伝送線路の他方は、アダプティブバイアス回路７０の入力に接続される。方向性結合器６０は、整合回路９０ｄからの信号の電力の一部を取り出し、第１電力としてアダプティブバイアス回路７０に出力し、分配器３０（図１）から受ける入力電力のうち第１電力を除く第２電力を電圧可変減衰器８０に出力する。例えば、方向性結合器６０のカップリング量は、６〜２０ｄＢであり、好ましくは１０ｄＢである。

アダプティブバイアス回路７０は、ＲＦ／ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）変換回路７２とレベルシフト回路７４とを有する。ＲＦ／ＤＣ変換回路７２は、容量素子Ｃ１、Ｃ２、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４およびトランジスタＦＥＴ１（Field Effect Transistor）を有する。レベルシフト回路７４は、トランジスタＦＥＴ２および抵抗素子Ｒ５を有する。ＲＦ／ＤＣ変換回路７２は、第１電力の減少とともに増加する第１直流電圧を生成する電圧生成回路の一例である。レベルシフト回路７４は、第１直流電圧に対応する第２直流電圧を生成する。

トランジスタＦＥＴ１は、第１トランジスタの一例であり、トランジスタＦＥＴ２は、第２トランジスタの一例である。抵抗素子Ｒ１、Ｒ２、Ｒ３は、それぞれ第１抵抗素子、第２抵抗素子、第３抵抗素子の一例である。抵抗素子Ｒ４は、第５抵抗素子の一例であり、抵抗素子Ｒ５は、第４抵抗素子の一例である。容量素子Ｃ１は、第１容量素子の一例であり、容量素子Ｃ２は、第２容量素子の一例である。例えば、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５は、金属配線またはエピキャピタル層を利用して形成される。例えば、容量素子Ｃ１、Ｃ２は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタである。

ＲＦ／ＤＣ変換回路７２において、容量素子Ｃ１の一端は、アダプティブバイアス回路７０の図示しない入力端子を介して方向性結合器６０に接続され、容量素子Ｃ１の他端は、接続ノードＮＤ１を介してトランジスタＦＥＴ１のゲート端子に接続される。例えば、容量素子Ｃ１の容量値は、例えば、０．０５〜０．４ｐＦに設定され、好ましくは、０．１２〜０．２２ｐＦに設定される。アダプティブバイアス回路７０の入力端子に容量素子Ｃ１を接続することで、ＲＦ／ＤＣ変換回路７２から方向性結合器６０へのＤＣ成分の伝達をブロックし、ＲＦ信号のみをＲＦ／ＤＣ変換回路７２に伝達することができる。

抵抗素子Ｒ１、Ｒ２は、ＤＣ電圧線ＤＣ１と接地線ＶＳＳとの間に接続ノードＮＤ１を介して直列に接続される。ＤＣ電圧線ＤＣ１は、第１電圧線の一例であり、接地線ＶＳＳは、基準電圧線の一例である。例えば、ＤＣ電圧線ＤＣ１は、１．６〜２．４Ｖに設定される。ＤＣ電圧線ＤＣ１は、第１電圧線の一例である。抵抗素子Ｒ１、Ｒ２は、ＤＣ電圧線ＤＣ１に印加した電圧を分圧する役割を果たすため、消費電流抑制のためには抵抗値が高い方が好ましいが、チップサイズ低減のためには抵抗値が小さい方が好ましい。特に限定されないが、例えば、抵抗素子Ｒ１、Ｒ２の抵抗値は、１００〜１０００Ωに設定され、好ましくは、４００〜５００Ωに設定される。

トランジスタＦＥＴ１のゲート端子は、接続ノードＮＤ１および容量素子Ｃ１を介して方向性結合器６０の出力に接続される。トランジスタＦＥＴ１のドレイン端子は、接続ノードＮＤ２および抵抗素子Ｒ３を介してＤＣ電圧線ＤＣ１に接続され、トランジスタＦＥＴ１のソース端子は、接地線ＶＳＳに接続される。抵抗素子Ｒ３の抵抗値は、１００〜１０００Ωに設定され、好ましくは、４００〜５００Ωに設定される。

容量素子Ｃ２は、一端が接続ノードＮＤ２（すなわち、トランジスタＦＥＴ１のドレイン端子）に接続され、他端が接地線ＶＳＳに接続され、トランジスタＦＥＴ１から出力される電圧の整流用に使用される。容量素子Ｃ１の容量値は、例えば、０．１〜２ｐＦに設定され、好ましくは、０．１２〜０．２２ｐＦに設定される。抵抗素子Ｒ４は、一端がトランジスタＦＥＴ１のドレイン端子（接続ノードＮＤ２）に接続され、他端がＲＦ／ＤＣ変換回路７２の図示しない出力端子を介してトランジスタＦＥＴ２のゲート端子に接続される。

抵抗素子Ｒ４により、トランジスタＦＥＴ１からトランジスタＦＥＴ２へのＲＦ電力の漏洩を防ぐことができる。このため、抵抗素子Ｒ４の抵抗値は、高い方が好ましいが、ドハティ増幅器１００の回路サイズの増加を抑えるためには低い方が好ましい。特に限定されないが、この例では、抵抗素子Ｒ４の抵抗値は、５０〜２００Ωに設定され、好ましくは、８０〜１２０Ωに設定される。

レベルシフト回路７４において、トランジスタＦＥＴ２および抵抗素子Ｒ５は、ＤＣ電圧線ＤＣ１と接地線ＶＳＳとの間に直列に接続される。トランジスタＦＥＴ２のソース端子と抵抗素子Ｒ５とを接続する接続ノードＮＤ３は、電圧可変減衰器８０のトランジスタＦＥＴ３のゲート端子に接続される。特に限定されないが、抵抗素子Ｒ５の抵抗値は、例えば、１００〜１０００Ωに設定され、好ましくは、３００〜４００Ωに設定される。

電圧可変減衰器８０は、ＲＦ信号の入力端子と出力端子との間に直列に接続された容量素子Ｃ３、伝送線路８２、８４、８６および容量素子Ｃ４と、トランジスタＦＥＴ３と、伝送線路８８とを有する。容量素子Ｃ３、Ｃ４は、ＤＣ成分の伝達をブロックする機能を有し、容量値は、例えば、０．１〜２ｐＦに設定され、好ましくは、０．８〜１．２ｐＦに設定される。伝送線路８２、８４、８６は、ＲＦ入力からＲＦ出力までの整合を行う。例えば、容量素子Ｃ３、Ｃ４は、ＭＩＭキャパシタである。容量素子Ｃ３、Ｃ４は、それぞれ第３容量素子、第４容量素子の一例であり、トランジスタＦＥＴ３は、第３トランジスタの一例である。

トランジスタＦＥＴ３は、レベルシフト回路７４からの出力電圧が、トランジスタＦＥＴ３の閾値電圧を超えた場合に、トランジスタＦＥＴ３のドレイン端子をＤＣ的に接地線ＶＳＳとショートさせる機能を有する。伝送線路８８は、伝送線路８４、８６に対してＲＦ的にオープンとなる。なお、伝送線路８８は、等価的にλ／４線路長となるスパイラルインダクタなどで構成されてもよい。伝送線路８８をスパイラルインダクタで構成することで、伝送線路８６のレイアウトサイズを小さくすることができる。

例えば、トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３と、図１のキャリアアンプ１０およびピークアンプ２０に搭載されるトランジスタは、ＩＩＩ−Ｖ族半導体基板等の化合物半導体基板を使用して形成されるエンハンスメント型の電界効果トランジスタである。トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３等を同種および同型とすることで、共通の半導体製造プロセスを使用して１つの半導体基板上にドハティ増幅器１００を形成することができる。これにより、別々の型のトランジスタを使用する場合に比べて、ドハティ増幅器１００のチップサイズを小さくすることができる。なお、トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３等は、ディプレッション型にされてもよい。

〔アダプティブバイアス回路の動作〕
図３は、図２のアダプティブバイアス回路７０の動作の一例を示す説明図である。図３の横軸は、図２の方向性結合器６０でのカップリング量が１０ｄＢのときのアダプティブバイアス回路７０への入力電力（ｄＢｍ）を示す。図３の縦軸は、アダプティブバイアス回路７０からの出力電圧（Ｖ）を示す。

図２に示したＲＦ／ＤＣ変換回路７２に方向性結合器６０からＲＦ電力が入力されると、トランジスタＦＥＴ１、抵抗素子Ｒ３、容量素子Ｃ２の整流作用により、トランジスタＦＥＴ１のドレイン電流が増加する。ドレイン電流の増加に伴い、抵抗素子Ｒ３に電圧降下が発生し、トランジスタＦＥＴ１のドレイン電圧が低下する。このため、ＲＦ／ＤＣ変換回路７２の出力電圧は、アダプティブバイアス回路７０への入力電力の増加に伴い低下し、入力電力が大きいほど低下量が顕著になる。トランジスタＦＥＴ１のドレイン電圧（接続ノードＮＤ２の電圧）は、第１直流電圧の一例である。

ＲＦ／ＤＣ変換回路７２の出力電圧の低下に伴い、レベルシフト回路７４のトランジスタＦＥＴ２のゲート電圧が低下することで、トランジスタＦＥＴ２のドレイン電流が低下する。トランジスタＦＥＴ２のドレイン電流の低下により、抵抗素子Ｒ５に電圧降下が発生し、電圧可変減衰器８０への印加電圧が低下する。

このため、レベルシフト回路７４の出力電圧である第２直流電圧は、アダプティブバイアス回路７０への入力電力の増加に伴い低下し、入力電力が大きいほど低下量が顕著になる。換言すれば、電圧可変減衰器８０のトランジスタＦＥＴ３のゲート端子に印加されるＤＣ電圧は、アダプティブバイアス回路７０への入力電力の増加に伴い低下し、入力電力が大きいほど低下量が顕著になる。

このように、アダプティブバイアス回路７０は、ＲＦ／ＤＣ変換回路７２により、方向性結合器６０からの入力電力の増加時に降下し、入力電力の減少時に上昇するＤＣ電圧を生成することができる。また、アダプティブバイアス回路７０は、レベルシフト回路７４により、ＲＦ／ＤＣ変換回路７２から出力されたＤＣ電圧を、電圧可変減衰器８０による電力の減衰量の制御に適した範囲のバイアスに変換して電圧可変減衰器８０に印加することができる。すなわち、ＲＦ／ＤＣ変換回路７２が生成したＤＣ電圧に基づいて、電圧可変減衰器８０により電力の減衰量を制御することができる。

ここで、アダプティブバイアス回路７０への入力電力は、ドハティ増幅器１００に入力される入力電力を、分配器３０と方向性結合器６０とを経由して分配した電力であり、ドハティ増幅器１００に入力される入力電力に対応して変化する。このため、電圧可変減衰器８０による電力の減衰量を、ドハティ増幅器１００に入力される入力電力に依存して制御することができる。

〔アダプティブ減衰器の動作〕
図４は、図２のアダプティブ減衰器５０の動作の一例を示す説明図である。図４の横軸は、アダプティブ減衰器５０への入力電力（ｄＢｍ）を示し、図４の縦軸は、アダプティブ減衰器５０からの出力電力の減衰量（ｄＢｍ）を示す。

まず、入力電力ＰＩＮが小さく、アダプティブバイアス回路７０から電圧可変減衰器８０に出力されるＤＣバイアスが、トランジスタＦＥＴ３の閾値電圧以上（例えば、０．４Ｖ）であるとする。この場合、トランジスタＦＥＴ３は、伝送線路８２、８４から、数Ω以下のオン抵抗を有するシャント抵抗として見えるため、アダプティブ減衰器５０は、減衰量の大きい減衰器となる。

また、入力電力ＰＩＮが大きく、アダプティブバイアス回路７０から電圧可変減衰器８０に出力されるＤＣバイアスが、トランジスタＦＥＴ３の閾値電圧より小さいとする。この場合、トランジスタＦＥＴ３は、伝送線路８２、８４から、オフ抵抗およびオフ容量として見えるため（すなわち、オープン状態に見える）、アダプティブ減衰器５０は、減衰量の小さい減衰器となる。

以上より、電圧可変減衰器８０に与えるＤＣバイアスをトランジスタＦＥＴ３の閾値電圧を挟んで可変になるように設定することで、アダプティブ減衰器５０の減衰量を、ＤＣバイアスに応じて変化させることができる。電圧可変減衰器８０に与えるＤＣバイアスは、方向性結合器６０からの入力電圧に応じて変化するため、ドハティ増幅器１００への入力電圧に応じて変化させることができる。この結果、入力電力ＰＩＮに応じて、アダプティブ減衰器５０を、減衰量の大きい減衰器または減衰量の小さい減衰器として機能させることができる。

〔ドハティ増幅器の動作〕
図５は、図１のアダプティブ減衰器５０がある場合とない場合とでのドハティ増幅器１００の動作の一例を示す説明図である。図５の横軸は、ドハティ増幅器１００への入力電力（ｄＢｍ）を示し、図５の縦軸は、ピークアンプ２０への入力電力（ｄＢｍ）を示す。

図３および図４で説明したように、アダプティブ減衰器５０への入力電力が小さく、電圧可変減衰器８０のトランジスタＦＥＴ３のゲート電圧が、トランジスタＦＥＴ３の閾値電圧以上になると、アダプティブ減衰器５０による電力の減衰量は大きくなる。一方、アダプティブ減衰器５０への入力電力が大きく、電圧可変減衰器８０のトランジスタＦＥＴ３のゲート電圧が、トランジスタＦＥＴ３の閾値電圧より低くなると、アダプティブ減衰器５０による電力の減衰量は小さくなる。

アダプティブ減衰器５０への入力電圧は、分配器３０および方向性結合器６０を介して、ドハティ増幅器１００の入力端子ＰＩＮから供給されるため、ドハティ増幅器１００への入力電力ＰＩＮに比例する。したがって、ドハティ増幅器１００への入力電力ＰＩＮが所定値未満の場合、アダプティブ減衰器５０により減衰された入力電力をピークアンプ２０に入力することができる。また、ドハティ増幅器１００への入力電力ＰＩＮが所定値以上の場合、ピークアンプ２０への入力電力は、アダプティブ減衰器５０を持たない構成のドハティ増幅器１００と同等にすることができる。

図６は、図１のアダプティブ減衰器５０がある場合とない場合とでのドハティ増幅器１００の特性の一例を示す説明図である。

この実施形態では、アダプティブ減衰器５０により、バックオフ時の動作をキャリアアンプ１０のみにできるため、バックオフ時の効率を高くすることができる。さらに、キャリアアンプ１０の動作特性は、クラスＢ級またはクラスＡＢ級であるため、キャリアアンプ１０をゲート電圧の高い動作級で動作させることができ、飽和出力電力の低下を抑制することができる。

以上のように、図１に示すドハティ増幅器１００では、キャリアアンプ１０をクラスＢ級またはクラスＡＢ級で動作させる場合にも、アダプティブ減衰器５０により低電力入力時の減衰量を増やして、ピークアンプ２０への入力電力を抑えることができる。さらに、アダプティブ減衰器５０により高電力入力時の減衰量を減らして、ピークアンプ２０への入力電力を高くすることができる。また、減衰量が低下する入力電力を、所望のバックオフとなる入力電力に調整することで、ピークアンプ２０への入力電力を抑えることが可能になり、バックオフ量が高くても、効率を向上することができる。

さらに、図２に示したアダプティブ減衰器５０は、３つのトランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３を使用して構成され、演算増幅器を含まず、数１０ｐＦ以上の大きな容量素子を搭載することもない。このため、ＩＩＩ−Ｖ族半導体基板を使用してドハティ増幅器１００を作製する場合にも、ドハティ増幅器１００を、例えば、２００μｍ×３００μｍ程度の小さなサイズにすることが可能になる。

これは、演算増幅器を含むドハティ増幅器をＩＩＩ−Ｖ族半導体基板を使用して作製する場合に必要なサイズ（面積）の１０％程度である。すなわち、ドハティ増幅器１００は、演算増幅器を含まないため、ＩＩＩ−Ｖ族半導体基板で作製される場合にも、例えば、演算増幅器を含むドハティ増幅器をシリコン半導体で作製する場合と同程度の回路サイズにすることができる。

以上、本開示の実施形態などについて説明したが、本開示は上記実施形態などに限定されない。特許請求の範囲に記載された範囲内において、各種の変更、修正、置換、付加、削除、および組み合わせが可能である。それらについても当然に本開示の技術的範囲に属する。

１０ キャリアアンプ
２０ ピークアンプ
３０ 分配器
４０ 合成器
５０ アダプティブ減衰器
６０ 方向性結合器
７０ アダプティブバイアス回路
７２ ＲＦ／ＤＣ変換回路
７４ レベルシフト回路
８０ 電圧可変減衰器
８２、８４、８６、８８ 伝送線路
９０（９０ａ、９０ｂ、９０ｃ、９０ｄ、９０ｅ、９０ｆ、９０ｇ） 整合回路
１００ ドハティ増幅器
Ｃ１、Ｃ２、Ｃ３、Ｃ４ 容量素子
ＤＣ１ ＤＣ電圧線
ＦＥＴ１、ＦＥＴ２、ＦＥＴ３ トランジスタ
ＮＤ１、ＮＤ２、ＮＤ３ 接続ノード
ＰＩＮ 入力端子
ＰＯＵＴ 出力端子
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５ 抵抗素子
ＶＳＳ 接地線

Claims (8)

1. 入力電力を第１入力電力および第２入力電力に分配する分配器と、
   前記第１入力電力を増幅するキャリアアンプと、
   前記第２入力電力を減衰し、前記第２入力電力が所定値より小さいときに減衰量を増加させるアダプティブ減衰器と、
   前記アダプティブ減衰器から出力される減衰された前記第２入力電力を増幅するピークアンプと、
   前記キャリアアンプから出力される出力電力と前記ピークアンプから出力される出力電力とを合成する合成器と、
   を備えるドハティ増幅器。
2. 前記アダプティブ減衰器は、
   前記第２入力電力の一部である第１電力を取り出す方向性結合器と、
   前記方向性結合器が取り出した前記第１電力をゲート端子で受ける第１トランジスタを含み、前記第１電力の減少とともに増加する第１直流電圧を生成する電圧生成回路と、
   前記第１直流電圧をゲート端子で受け、前記第１直流電圧に対応する第２直流電圧を生成する第２トランジスタを含むレベルシフト回路と、
   前記第２直流電圧の値に応じて前記第２入力電力を前記ピークアンプに出力し、前記第２直流電圧が所定値以上のときに前記出力における前記第２入力電力の減衰量を増加させる電圧可変減衰器と、
   を備える請求項１に記載のドハティ増幅器。
3. 前記電圧生成回路は、
   一端が前記第１電力を受ける入力端子に接続され、他端が前記第１トランジスタのゲート端子に接続される第１容量素子と、
   第１電圧線と基準電圧線との間に前記第１トランジスタの前記ゲート端子を介して直列に接続される第１抵抗素子および第２抵抗素子と、
   前記第１電圧線と前記第１トランジスタのドレイン端子との間に接続される第３抵抗素子と、
   前記第１トランジスタのドレイン端子と前記基準電圧線との間に接続される第２容量素子と、を備え、
   前記第１トランジスタの前記ドレイン端子が前記レベルシフト回路の前記第２トランジスタの前記ゲート端子に接続される
   請求項２に記載のドハティ増幅器。
4. 前記レベルシフト回路は、
   ドレイン端子が前記第１電圧線に接続される前記第２トランジスタのソース端子と基準電圧線との間に接続される第４抵抗素子を備え、
   前記第２トランジスタのドレイン端子から前記第２直流電圧を出力する
   請求項３に記載のドハティ増幅器。
5. 前記電圧生成回路は、前記第１トランジスタのドレイン端子と前記第２トランジスタの前記ゲート端子との間に接続される第５抵抗素子を備える
   請求項３または請求項４に記載のドハティ増幅器。
6. 前記電圧可変減衰器は、前記方向性結合器から出力される第２電力を受ける入力端子と、減衰した電力を出力する出力端子との間に直列に接続される第３容量素子、複数の伝送線路および第４容量素子と、
   前記複数の伝送線路のいずれか２つの間にドレイン端子が接続され、ゲート端子で前記第２直流電圧を受け、ソース端子が前記基準電圧線に接続された第３トランジスタと、
   を備える請求項３から請求項５のいずれか１項に記載のドハティ増幅器。
7. 前記キャリアアンプおよび前記ピークアンプの動作は、クラスＢ級またはクラスＡＢ級に設定される
   請求項１から請求項６のいずれか１項に記載のドハティ増幅器。
8. 前記キャリアアンプ、前記アダプティブ減衰器および前記ピークアンプは、ＩＩＩ−Ｖ族半導体基板に搭載される
   請求項１から請求項７のいずれか１項に記載のドハティ増幅器。

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