DE69530645T2

DE69530645T2 - Verzerrungsarmer Schalter

Info

Publication number: DE69530645T2
Application number: DE69530645T
Authority: DE
Inventors: Satoshi Kokubunji-shi Tanaka; Tatsuto Kohoku-ku Okamoto; Taro Yokohama-shi Kitayama; Masao Takasaki-shi Yamane
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-08-29
Filing date: 1995-08-28
Publication date: 2004-03-11
Anticipated expiration: 2015-08-29
Also published as: CN1122534A; EP0700161B1; TW297968B; KR100366681B1; EP0700161A3; US5774792A; JP3169775B2; JPH0870245A; KR960009402A; DE69530645D1; CN1093997C; EP0700161A2

Description

HINTERGRUND DER ERFINDUNG
(1) Gebiet der Erfindung
Die vorliegende Erfindung betrifft einen Schalter für Terminals von mobilen Kommunikationssystemen zum Umschalten zwischen dem Sende- und Empfangsmodus und insbesondere einen Hochfrequenzschalter mit geringer Verzerrungsneigung.
(2) Beschreibung des Stand der Technik
Es wurden bereits viele Berichte über die Entwicklung eines einpoligen Umschalters (abgekürzt SPDT-Schalter) mit GaAs-Bauteilen zum Umschalten zwischen dem Sende- und Empfangsmodus veröffentlicht, wobei die Hauptanwendungen Mobiltelephone und schnurlose Telephone umfassen. Ein Beispiel dafür ist "Small Resin Packaged High-Frequency FET Switch" von Yoshikawa et al., Proceedings of the 1994 IEICE Spring Conference, Lecture Nummer C-90 beschrieben.
Die 2 zeigt den Schaltungsaufbau für einen herkömmlichen SDPT-Schalter. Die FETs FET1, FET2, FET3, FET4, die den Umschalter bilden, sind Verarmungs-GaAs-MESFETs. Anhand der 2 wird das Arbeitsprinzip des Umschalters erläutert. Der Umschalter umfaßt drei Signalknoten 1, 2, 3 und zwei Steuerknoten VC1, VC2. Der Signalknoten 2 ist mit einer Antenne verbunden, der Signalknoten 1 mit einem Empfänger und der Signalknoten 3 mit einem Sender. Die beiden Steuerknoten VC1, VC2 werden komplementär als Steuer-Vorspannung mit einer Vorspannung von 0 V oder einer negativen Vorspannung Vcon beaufschlagt, die kleiner ist als die Schwellenspannung Vth der einzelnen FETs. Wenn am Steuerknoten VC1 0 (V) und am Steuerknoten VC2 Vcon (V) anliegt, schalten der FET2 und FET4 durch und der FET1 und der FET3 ab, wodurch der Signalknoten 2 mit dem Signalknoten 1 verbunden wird und ein Empfangssignal von der Antenne zum Empfänger geführt wird (Empfangsmodus). Umgekehrt schalten, wenn an den Steuerknoten VC1 Vcon (V) und an den Steuerknoten VC2 0 (V) angelegt werden, der FET1 und FET3 durch und der FET2 und FET4 ab, wodurch der Signalknoten 2 mit dem Signalknoten 3 verbunden wird und ein Sendesignal vom Sender zur Antenne geführt wird (Sendemodus).
Die 3A zeigt die Kleinsignal-Äquivalentschaltung für die einzelnen FETs. Wie in der 3 gezeigt, kann eine vereinfachte Äquivalenzschaltung mit abgeschaltetem FET durch einen parasitären Kondensator zwischen Drain und Source dargestellt werden. Der Einfügungsverlust des Umschalters wird durch den parasitären Kondensator und den parasitären Widerstand zwischen Drain und Source jedes FET bestimmt.
Die 3B zeigt die Kleinsignal-Äquivalentschaltung eines herkömmlichen SPDT-Schalters im Empfangsmodus. Eine Verringerung des parasitären Widerstands des eingeschalteten FET auf der Sende- oder Empfangsseite ergibt einen Anstieg in der Gatebreite des FET, wodurch wiederum die parasitäre Kapazität des ausgeschalteten FET an steigt. Der Einfügungsverlust auf der Sendeseite und der Einfügungsverlust auf der Empfangsseite üben hinsichtlich der Gatebreite der einzelnen FETs einen entgegengesetzten Einfluß aus.
Es wird nun der Verzerrungsmechanismus im Großsignalbetrieb des herkömmlichen SPDT-Schalters beschrieben. Der Hauptgrund für eine Verzerrung des SPDT-Schalters liegt im ausgeschalteten FET. Im Sendemodus wird die Verzerrung daher durch einen Shunt-FET auf der Sendeseite und im Empfangsmodus durch einen Durchlaß-FET auf der Empfangsseite verursacht. Der Shunt-FET und der Durchlaß-FET entsprechen im Empfangsmodus dem FET4 und dem FET2 in der 2.
Die 4A und 4C zeigen den Shunt-FET auf der Sendeseite im Aus-Zustand. Anhand dieser Darstellungen wird nun der Verzerrungsmechanismus beschrieben.
Zuerst werde der Fall betrachtet, daß die Frequenz des Eingangssignals ausreichend klein ist, so daß der parasitäre Kondensator des FET ignoriert werden kann (4A). Der Source-Knoten des ausgeschalteten FET befindet sich auf Massepotential (Vs = 0). Dabei wirkt auf den FET eine große Wellenformamplitude ein, und am Drain liegt eine hohe Spannung an.
(1) Wenn die am Drain anliegende Spannung negativ ist:
Wenn die am Drain anliegende Spannung Vd kleiner ist als Vcon + abs(Vth), wobei Vcon die Steuer-Vorspannung ist, beginnt ein Stromfluß zur Drainseite. Wie in der 4B gezeigt, wird dadurch die Wellenform im negativen Bereich verzerrt. Dieser Zustand wird wie folgt ausgedrückt: Vd ≤ Vcon + abs(Vth,) (Ausdruck 1)
(2) Wenn die am Drain anliegende Spannung positiv ist:
Grundsätzlich schaltet sich der FET nicht ein, solange nicht der Pegel der Durchbruchspannung überstiegen wird. Das Ergebnis ist in der 4B zusammengefaßt. Eine Verzerrung tritt nur dann auf, wenn die am Drain anliegende Spannung kleiner ist als die Spannung Von(-), bei der der Ausdruck 1 mit einem Gleichheitszeichen gilt.
Es werde nun der Fall betrachtet, daß die Frequenz des Eingangssignals groß ist, so daß der Einfluß des parasitären FET-Kondensators nicht mehr ignoriert werden kann ( 4C). In diesem Fall wird der Verzerrungsmechanismus von der Gate-Drain-Kapazität Cgd und der Gate-Source-Kapazität Cgs beeinflußt. Es wird angenommen, daß die Steuer-Vorspannung Vcon durch einen im Vergleich zum parasitären Kondensator ausreichend großen Widerstand angelegt wird. Die Gatespannung Vg ist dabei gegeben durch Vg = Vcon + (Vd*Cgd)/(Cgd + Cgs) (Ausdruck 2)
(1) Wenn die am Drain anliegende Spannung negativ ist:
Die Bedingung, unter der sich der FET einschaltet und einen Stromfluß aus dem Drain verursacht, ist gegeben durch Vd ≤ Vg + abs(Vth) (Ausdruck 3) Das Zusammenfassen von Ausdruck 2 und Ausdruck 3 ergibt Vd ≤ ((vcon + abs(Vth))(Cgd + Cgs))/Cgs (Ausdruck 4) Es ist ersichtlich, daß der FET Signalen widerstehen kann, die in der Spannung um (Cgd + Cgs)/Cgs größer sind als die Signale bei kleiner Frequenz.
(2) Wenn die am Drain anliegende Spannung positiv ist: Die Bedingung, unter der die Gatespannung Vg zunimmt und sich der FET einschaltet und einen Stromfluß in das Drain verursacht, ist gegeben durch Vd ≥ (Vth) (Ausdruck 5) Das Zusammenfassen von Ausdruck 2 und Ausdruck 5 ergibt Vd ≥ ((Vth – Vcon)(Cgd + Cgs))/Cgd (Ausdruck 6) Bei niedriger Frequenz kann das Eingangssignal in der Nähe der Grenze der Drain-Durchbruchspannung liegen. In diesem Fall kann jedoch die Impedanz des parasitären Kondensators nicht ignoriert werden, und die Gatespannung Vg wird durch die Drainspannung Vd beeinflußt und steigt an, wodurch der FET einschaltet und das Signal verzerrt.
Die Spannungen, die die Bedingungen des Ausdrucks 4 und des Ausdrucks 6 mit einem Gleichheitszeichen erfüllen, seien Von(-) und Von(+). Die Eingangs- und Ausgangswellenformen sind in der 4D gezeigt. Wie gezeigt unterdrückt der herkömmliche SPDT-Schalter den Dynamikbereich der Spannungen an den Terminals von FET4 und FET2 der 2 nach Ausdruck 4 und Ausdruck 6. Es ist daher erforderlich, die Steuer-Vorspannung Vcon herunterzusetzen oder die Schwellenspannung Vth zu verflachen, um die Verzerrungen zu verringern.
Unter Berücksichtung der Anwendung des SPDT-Schalters bei mobilen Kommunikationssystemen sollte der Energieverbrauch gering sein, wodurch die Schaltung bei niedrigen Spannungen zu betreiben sein soll, was wiederum erfordert, die Steuer-Vorspannung zu verringern. Das Verflachen der Schwellenspannung erhöht den Widerstand im Ein-Zustand, was dann zu einem erhöhten Einfügungsverlust führt.
Ein typischer Lösungsansatz zur Behebung dieses Problems beinhaltet die Verwendung einer Anzahl von in Reihe verbundenen FETs statt eines einzigen FET zur Realisierung des Ein-Zustands und des Aus-Zustands. Ein solches herkömmliches Beispiel wird in "High performance, low cost GaAs MMICs for personal phone applications at 1,9 GHz" von C. Kermarrc, Institute of Physics Conference Series Number 129, Seiten 911–916 eingeführt. Dieses herkömmliche Beispiel ist in der 7A gezeigt. Zur Erläuterung dieses Beispiels wird der Verzenungsmechanismus des ausgeschalteten FET der 4 und die Gegenmaßnahme noch einmal überprüft. Aus dem Term (Cgd + Cgs)/Cgs im Ausdruck 4 ergibt sich, daß es durch Anheben von Cgd im Vergleich zum Cgs möglich ist, das Phänomen zu unterdrücken, bei dem der FET fälschlich eingeschaltet, wenn die Drainspannung Vd zur negativen Seite gedrückt wird.
Gleichermaßen ergibt sich aus dem Term (Cgd + Cgs)/Cgd im Ausdruck 6, daß es diesmal durch Anheben von Cgs im Vergleich zu Cgd möglich ist, das Phänomen zu unterdrücken, bei dem der FET fälschlich eingeschaltet, wenn die Drainspannung Vd zur positiven Seite gedrückt wird.
Diese beiden Effekte werden durch das Erhöhen der Anzahl von FETs, bei denen das Problem der Verzerrung auftreten kann, und deren Verbindung in Reihe umgesetzt. In der 7B sind drei FET in Reihe verbunden. Es ist auch bekannt, wie in der japanischen Patent-Offenlegungsschrift Nr. 45872/1994 beschrieben, daß der Effekt durch Verbinden der Sources von zwei FETs und Hinzufügen eines Kondensators zwischen Drain und Gate jedes FET verstärkt werden kann. Dieses herkömmliche Beispiel ist in der 7B gezeigt.
ZUSAMMENFASSUNG DER ERFINDUNG
Der Aufbau des SPDT-Schalters durch Anwenden der oben erwähnten herkömmlichen Technologie zur Lösung des Problems der Verzerrung erfordert ein Anheben der Gatebreite zur Verringerung des parasitären Serienwiderstands, was wiederum zu erhöhten parasitären Kapazitäten führt. Wenn die Sources von zwei FETs verbunden und ein Kondensator zwischen Drain und Gate jedes FET hinzugefügt wird, wie es in der 7B gezeigt ist, wird zwischen Gate und Source jedes FET eine große Spannung eingeprägt, was das Problem ergibt, daß ein großes Signal am Eingang zu einem FET-Durchbruch führen kann.
Die vorliegende Erfindung löst das Problem der erhöhten parasitären Kapazität durch Parallelschalten einer Drossel mit einer Reihenverbindung von FETs. Das Problems des Durchbruchs wird durch Gegenüberstellen der Drains und Verbinden verringert.
Es wird das herkömmliche Verfahren zum Behandeln der Verzerrungen des SPDT-Umschalters im Detail untersucht und das zugrundeliegende Problem aufgezeigt. Wie bereits erwähnt, liegt die Hauptursache für die Verzerrungen im SPDT-Umschalter im ausgeschalteten FET. Es werde nun die Arbeitsweise geprüft, wenn dieser Abschnitt durch eine Anzahl von FETs in Kaskadenschaltung ersetzt wird. Die 5A zeigt zwei ausgeschaltete FETs, die in Reihe verbunden sind.
Zuerst betrachten wir den Fall, daß die Frequenz des Eingangssignals ausreichend klein ist, so daß die parasitären Kondensatoren der FETs vernachlässigbar sind. Die beiden Gates G1, G2 sind beide auf Vcon (V) vorgespannt. Die Sourceknoten der ausgeschalteten FETs befinden sich auf Massepegel (Vs = 0).
(1) Wenn die am Drain anliegende Spannung negativ ist:
Wenn die Drainspannung Vd2 kleiner ist als Vcon + abs(Vth), wobei Vcon eine Steuer-Vorspannung ist, beginnt Strom zur Drainseite zu fließen. Es ist das Phänomen, das bei einem einzigen FET auftritt. Bei einer kleinen Frequenz ergibt sich kein Effekt, wenn mehrere FETs in Reihe verbunden sind.
(2) Wenn die am Drain anliegende Spannung positiv ist:
Wie im Falle eines einzigen FET schaltet der FET im Grunde nicht ein, solange der Pegel der Durchbruchspannung nicht überschritten wird.
Wir betrachten nun den Fall, daß die Frequenz des Eingangssignals so groß ist, daß der Einfluß der parasitären FET-Kondensatoren nicht mehr ignoriert werden kann ( 5A). In diesem Fall wird die Verzerrung von den vier parasitären Kondensatoren Cg1s, Cg1d1, Cg2d1, Cg2d2 beeinflußt. Es wird angenommen, daß die Steuer-Vorspannung Vcon über einen Widerstand anliegt, der im Vergleich zum parasitären Kondensator ausreichend groß ist.
(1) Wenn die am Drain D2 anliegende Spannung negativ ist:
Die Gatespannung am zweiten Gate G2, Vg2, ist gegeben durch Vg2 = Vcon + Vcon*(1 – ((Cg1s*Cg1a1*Cg1a1)/CM))) CM = Cg1a1*Cg2a1*Cg2a1 + Cg1s*Cg1a1*Cg1a1 + Cg1s*Cg1a1 * Cg2a2 + Cg1s*Cg1d1*Cg2d2 (Ausdruck 7) Die Bedingung, unter der sich der FET einschaltet und einen Stromfloß aus dem Drain D2 verursacht, ist gegeben durch Vd2 ≤ Vg2 + abs(Vth) (Ausdruck 8) Das Zusammenfassen von Ausdruck 7 und Ausdruck 8 ergibt Vd2 ≤ ((Vcon + abs(Vth))*CM)/(Cg1s*Cg1d1*Cg1d1) (Ausdruck 9) Dies zeigt, daß der FET einem Eingangssignal widerstehen kann, dessen Spannung um CM/(Cg1s*Cg1d1*Cg2d1) größer ist als bei kleiner Frequenz.
(2) Wenn die am Drain anliegende Spannung D2 positiv ist: Die Gatespannung am ersten Gate G1, Vgl, ist gegeben durch Vg1 = Vcon + Vd2*((Cg1a1*Cg1a1*Cg2d2)/CM) CM = Cg1a1*Cg1a1*Cg2d1 + Cg1s *Cg1d1 * Cg2d1 + Cg1s*Cg2d1*Cg2d2 + Cg1s*Cg1d1*Cg2d2 (Ausdruck 10) Die Bedingung, unter der die Gatespannung Vg1 am ersten Gate G1 zunimmt und sich der FET einschaltet und einen Stromfloß in das Drain D2 ermöglicht, ist gegeben durch Vg1 ≥ (Vth) (Ausdruck 11) Das Zusammenfassen von Ausdruck 10 und Ausdruck 11 ergibt Vd2 ≥ ((Vth – Vcon)(CM(Cg1d1 * Cg1d1*Cg2d1d)) (Ausdruck 12) Die Spannungen, die die Bedingungen des Ausdrucks 9 und des Ausdrucks 12 mit einem Gleichheitszeichen erfüllen, seien Von(-) und Von(+). Die Eingangswellenform am Eingangsknoten der 5A und die Ausgangswellenform am Ausgangsknoten sind in der 5B gezeigt.
Es werden nun die Auswirkungen des Ersetzens von einem FET durch zwei in Rehe geschaltete FETs betrachtet. Wenn wir der Einfachkeit halber annehmen, daß Cg1s = Cg1d1 = Cg2d1 = Cg2d2 = 1 ist, ist die Bedingung, unter der sich der ausgeschaltete FET einschaltet, die folgende:
(1) Wenn die am Drain D2 anliegende Spannung negativ ist:
Ein FET: V_d ≤ (V_con + abs(V_th))*2
Zwei FETs: Vd₂ ≤ (V_con + abs(V_th))*4
(2) Wenn die am Drain D2 anliegende Spannung positiv ist:
Ein FET: Vd ≤ (V_th – V_con)*2
Zwei FETs: Vd₂ ≤ (V_th – V_con))*4
Dies zeigt an, daß die Verwendung von zwei FETs die Bedingungen für die Drainspannungen Vd, Vd2 um den Faktor zwei verbessert.
Es folgt eine qualitative Erläuterung des Verbesserungsmechanismusses für die Verzerrungseigenschaften. Wenn am Drain D2 eine negative Spannung anliegt, liegt am zweiten Gate G2 die Impedanz Zg2gnd zwischen dem Gate 2 und Masse an und auch die Überlagerung mit einem Wechselstromsignal durch die Impedanz Zg2g2 zwischen dem Drain und dem Gate 2. Wenn sich die Drainspannung Vd2 ändert, folgt deshalb das zweite Gate G2. Wenn zwei FETs in Reihe verbunden sind, besteht Zg2gnd aus einer Reihenschaltung von Cg1s, Cg1d1 und Cg2d1, und Zd2g2 ist die Impedanz von Gg2d2. Zd2g2 wird daher vergleichsweise kleiner als Zg2gn, und die Fähigkeit der zweiten Gatespannung Vg2, dem Drain D2 zu folgen, verbessert sich, mit dem Ergebnis, daß der Schalter nicht so leicht durchschaltet.
Ähnliche Überlegungen gelten für eine positive Spannung am Drain D2. Wenn dem Drain D2 eine positive Spannung aufgeprägt wird, liegt am ersten Gate G1 die Impedanz Zg1gnd zwischen Gate 1 und Masse an, die von einem Wechselstromsignal überlagert wird, das durch die Impedanz Zd2g1 zwischen Drain und Gate 1 hervorgerufen wird. Wenn sich die Drainspannung Vd2 ändert, folgt daher das erste Gate G1 den Änderungen und erhöht die Spannung. Wenn zwei FETs in Reihe verbunden sind, besteht Zd2g1 aus einer Reihenschaltung von Cg1d1, Cg2d1 und Cg2d2, und Zg1gnd ist die Impedanz von Cg1s. Zg1gnd wird damit vergleichsweise größer als Zd2g1, und die Fähigkeit der ersten Gatespannung Vg1, dem Drain D2 zu folgen, verringert sich, mit dem Ergebnis, daß der Schalter nicht so leicht durchschaltet.
Auch wenn die obige Beschreibung den Fall betrifft, bei dem zwei FETs in Reihe miteinander verbunden sind, beruht auch das herkömmliche Beispiel von drei FETs, die in Reihe verbunden sind, das in der 7A gezeigt ist, auf dem gleichen Wirkprinzip. Das herkömmliche Beispiel der 7B entspricht der 5A mit zusätzlich Cg1s und Cg2d2, auch wenn die Verbindung von Drain und Source der einzelnen FETs vertauscht ist.
Für eine weitere Verbesserung der Verzerrungseigenschaften stehen verschiedene Methoden zur Verfügung, wobei bei einer davon die Anzahl der in Reihe verbundenen FETs erhöht wird, um das Brutverhältnis zu erhöhen, und bei einem andere Cg1s und Cg2d2 erhöht werden, um das Brutverhältnis zu erhöhen.
Für eine Erhöhung von Cg1s und Cg2d2 wird die Auswirkung anhand eines Beispiels untersucht. Wenn Cgldl = Cg2d1 = 1 und Cg1s = Cg2d2 = 2 ist, gelten die folgenden Bedingungen.
(1) Wenn die am Drain D2 anliegende Spannung negativ ist:
Zwei FETs: V_d2 ≤ (V_con + abs(V_th))*6
(2) Wenn die am Drain D2 anliegende Spannung positiv ist:
Zwei FETs: V_d2 ≤ (V_th – V_con)*6
Dies zeigt, daß ein Erhöhen der Kapazität zwischen Gate 1 G1 und Source S und zwischen Gate 2 G2 und Drain D2 die Verzerrungseigenschaften verbessert.
Wenn die Kapazität auf diese Weise erhöht wird, ist das Verhältnis der Spannungsunterschiede zwischen den Knoten Vg1–Vs, Vd1–Vg1, Vg2–Vd1 und Vd2 –Vd2 umgekehrt proportional zu den Kapazitäten zwischen den Knoten Cg1s, Cgldl, Cg2d1 und Cg2d2, so daß das Verhältnis der Spannungsunterschiede gleich 1 : 2 : 2 : 1 ist. Es ist daraus ersichtlich, daß Vd1–Vg1 und Vg2–Vd1 im Vergleich zu den Spannungsunterschieden zwischen den anderen Knoten größer wird. Bei den Berechnungen wurden bisher zur Vereinfachung lineare Kondensatoren verwendet, der echte Schalter weist jedoch nichtlineare Kondensatoren mit einer Abhängigkeit von der Vorspannung auf.
Die 6 zeigt das Ergebnis einer numerischen Simulation, wenn zwei GaAs-MESFETs mit einer Gatebreite von W = 800 μm und einer Schwellenspannung von Vth = –2 V in Reihe verbunden werden, eine Kapazität von 0,3 pF zwischen Gate 2 und Drain und zwischen Gate 1 und Source hinzugefügt wird, eine Gleich-Vorspannung von –3 V an das Gate angelegt wird und 28 dBm an das Drain angelegt werden. Aus der 6 ist ersichtlich, daß, während das Maximum der Absolutwerte von Vg1 – Vs und Vd2–Vg2 3,1 V bzw. 3,4 V beträgt, Vd1-Vg1 beim Anlegen einer positiven Größe 9,5 V und Vg2 – Vg1 beim Anlegen einer negativen Größe 8,8V beträgt. Zwischen Gate und Source von FET4-1 und zwischen Gate und Drain von FET4-2 ist daher eine hohe Durchbruchfestigkeit erforderlich. Der Gate-Drain-Abstand der GaAs-MESFETs ist größer zu machen als der Gate-Sowce-Abstand, um eine gute Durchbruchfestigkeit zu erreichen. Beim herkömmlichen Schalter, bei dem die Sourceknoten einander gegenüberliegen, wie es in der 7B gezeigt ist, liegt zwischen Gate und Source eines jeden FETs immer eine hohe Spannung an, wodurch es unmöglich wird, einen ausreichenden Sicherheitsabstand zur Durchbruchspannung vorzusehen. Dies stellt besonders dann ein Problem dar, wenn es erforderlich ist, den Verlust zu unterdrücken, wenn eine Leistung von mehr als 1 W (30 dBm) verwendet wird oder wenn es erforderlich ist, harmonische Verzerrungen zu unterdrücken, auch wenn die verwendete Leistung nur etwa 100 mW beträgt. Es sind auch Gegenmaßnahmen erforderlich, wenn die Gatelänge der FETs aufgrund einer verbesserten Herstellungsgenauigkeit herabgesetzt wird. Bei der Erfindung liegen die Drains gegenüber und sind miteinander verbunden, wie es in der 8A gezeigt ist, um dieses Problem zu lösen.
Wir betrachten nun den Fall des Anwendens der erwähnten Verbindung an den SPDT-Umschalter. Bei der vorliegenden Erfindung wird, wenn der SPDT-Umschalter mit einer Signalleitung verbunden wird, die zur Antenne führt, und zum Umschalten zwischen dem Sende- und dem Empfangsmodus verwendet wird, die Schaltung der 8A für den FET verwendet, der im Sendemodus abschaltet, wie es in der 8B gezeigt ist. In der 9A ist die genaue Kleinsignal-Äquivalenzschaltung für die 8A im Aus-Zustand gezeigt, und in der 9B ist eine vereinfachte Kleinsignal-Äquivalenzschaltung gezeigt. Wie bereits erwähnt, ist es erforderlich, die Gatebreite der einzelnen FET zu erhöhen, um den parasitären Reihenwiderstand im Ein-Zustand zu verringern, wenn zwei oder mehr FETs in Reihe verbunden werden, um als Schalter zu dienen. Im Falle der Verbindung von gleichen FETs in Reihe ist es möglich, dadurch fast den gleichen parasitären Reihenwiderstand wie für einen FET zu erreichen, daß die Gatebreite verdoppelt wird. Dabei ist die parasitäre Kapazität nahezu gleich der von einem FET, da die FETs in Reihe verbunden sind. Wenn jedoch die vorgeschlagene Schaltung verwendet wird, ist die Kapazität jeweils zwischen Gate und Source geschaltet, und die parasitäre Kapazität steigt an, wodurch die Isolationseigenschaften im Aus-Zustand schlechter werden. Die vorliegende Erfindung löst dieses Problem dadurch, daß parallel zu der Schaltung der 8A eine Induktanz geschaltet wird, wodurch die Isolationseigenschaften besser werden.
Vorstehende und andere Gegenstände, Vorteile, Arbeitsweisen und neue Merkmale der vorliegenden Erfindung gehen besser aus der folgenden genauen Beschreibung hervor, wenn diese in Verbindung mit den beiliegenden Zeichnungen betrachtet wird.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Schaltungsdarstellung einer zweiten Ausführungsform der vorliegenden Erfindung;
2 ist eine Schaltungsdarstellung, die einen herkömmlichen SPDT-Umschalter zeigt;
3A und 3B sind Kleinsignal-Äquivalentschaltungen für einen FET und einen SPDT-Umschalter;
4A, 4B, 4C und 4D sind Schaltungsdarstellungen, die Shunt-FETs auf der Senderseite und Eingangs-Ausgangs-Wellenformen zeigen;
5A ist eine Schaltungsdarstellung, die eine Shunt-Schaltung auf der Senderseite zeigt, die aus zwei in Reihe geschalteten FETs besteht, und die 5B ein Eingangs-Ausgangs-Wellenformdiagramm;
6 zeigt das Ergebnis einer Simulationsberechnung für die Schaltung, die in der 7B gezeigt ist;
7A und 7B sind Schaltungsdarstellungen, die eine herkömmliche Verzerrungsveningerungstechnologie zeigen;
8A und 8B sind Schaltungsdarstellungen für eine erste Ausführungsform dieser Erfindung;
9A und 9B sind Schaltungsdarstellungen für Kleinsignal-Äquivalenzschaltungen einer erfindungsgemäßen Impedanzschaltung;
10 zeigt einen schematischen Querschnitt durch eine dritte Ausführungsform dieser Erfindung;
11 zeigt einen schematischen Querschnitt durch den parasitären Reihenwiderstand des FET;
12 und 13 zeigen schematische Querschnitte durch eine vierte Ausführungsform der vorliegenden Erfindung;
14A, 14B und 14C sind schematische Ansichten einer fünften Ausführungsform der vorliegenden Erfindung;
15 ist eine schematische Darstellung einer sechsten Ausführungsform der vorliegenden Erfindung;
16 ist eine graphische Darstellung für die mit der vorliegenden Erfindung erreichte Verbesserung der Verzerrungseigenschaften; und
17A und 17B sind graphische Darstellungen für die mit der vorliegenden Erfindung erreichte Verbesserung der Isolationseigenschaften und des Einfügungsverlustes.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
Anhand der 8A und 8B wird die erste Ausführungsform der vorliegenden Erfindung beschrieben. Wie bereits in der 6 gezeigt, wird, wenn der Schaltung der 8A eine große Spannung aufgeprägt wird, wenn ein großes Signal an den Schalter angelegt wird, an der Verbindungsstelle der beiden FETs und auch zwischen den Gates der FETs eine große Spannung erzeugt. Die vorliegende Erfindung sieht daher eine Impedanzschaltung vor, mit der die Drains der beiden FETs verbunden werden, um die Durchbruchspannung am Verbindungsabschnitt und zwischen den Gates zu erhöhen. Die 18B zeigt diese Impedanzschaltung, die bei einem SPDT-Umschalter zum Umschalten zwischen dem Sende- und dem Empfangsmodus am Terminal eines TDMA-Systems (Time Division Multiple Access System) verwendet wird. Die Verzerrungen beim Anlegen eines großen Signals an den SPDT-Umschalter werden hauptsächlich durch den FET im Aus-Zustand verursacht, der durch ein Sendesignal hoher Frequenz und hoher Leistung zwangsweise eingeschaltet wird, wenn sich das Terminal im Sendemodus befindet. Um die Erzeugung dieser Verzerrung zu unterdrücken, wird bei der vorliegenden Erfindung die Impedanzschaltung der 8A für den Teil angewendet, der FET2, 4 der 2 entspricht. Die Kondensatoren Cp1, Cp2 zur Beseitigung der Verzerrung werden nach Bedarf hinzugefügt. Wenn das Senderausgangssignal nur 10 dBm groß ist, besteht kein Erfordernis, die Kondensatoren Cp1, Cp2 hinzuzufügen. Das Wesen der Erfindung liegt in der Anwendung der Impedanzschaltung, über die die Drains der FETs verbunden werden, und im Verbinden der Source jedes FET mit der Sendeseite und der Massepegelseite (oder Empfängerseite).
Zwischen die beiden FETs kann auch ein dritter FET geschaltet werden, um die Verzerrungseigenschaften weiter zu verbessern. In diesem Fall ist die Erfindung weiter gültig, solange die Drains der beiden äußeren FETs der in Reihe geschalteten FETs mit dem dritten inneren FET verbunden sind und die Sources der beiden äußeren FETs mit der Sendeseite oder mit der Massepegelseite (oder Empfängerseite) verbunden sind. Mit dieser Ausführungsform ist es möglich, einen SPDT-Umschalter mit geringer Verzerrung und geringem Verlust zu bilden, der kein Problem mit der Durchbruchspannung hat, das sonst bei einem SPDT-Umschalter aus einer Anzahl von in Reihe verbundenen FETs auftritt.
Anhand der 1 wird eine zweite Ausführungsform der vorliegenden Erfindung erläutert. Die Verbindung einer Anzahl von FETs in Reihe verbessert zwar die Verzerrungseigenschaften, der parasitäre Reihenwiderstand im Ein-Zustand steigt jedoch damit an und damit der Einfügungsverlust, wenn der Empfänger mit der Antenne verbunden wird. Um eine Verschlechterung des Einfügungsverlustes zu verhindern, ist es erforderlich, die Gatebreite von FET2-1, FET2-2 der Impedanzschaltung zu erhöhen. Das Vergrößern der Gatebreite und das Hinzufügen der Antiverzerrungskondensatoren Cp1, Cp2 erhöht jedoch die parasitäre Kapazität zwischen den Knoten in der Impedanzschaltung, wodurch sich wiederum die Isolationseigenschaften im Aus-Zustand verschlechtern und auch der Einfügungsverlust im Sendemodus größer wird. Um die unerwünschten Auswirkungen des parasitären Kondensators zu beseitigen, wird bei der vorliegenden Erfindung eine Drossel parallel zur Impedanzschaltung geschaltet. Der FET3, der im Sendemodus einschaltet, weist wegen seiner großen Gatebreite für die Verringerung des Widerstands im Ein-Zustand eine parasitäre Kapazität auf, die der parallel zur Impedanzschaltung geschaltete Induktor aushebt. Ein genauer Vergleich mit der Kleinsignal-Äquivalenzschaltung für einen FET zeigt, daß die Verwendung einer Anzahl von FETs zwischen dem Widerstand der Operationsschicht und dem Gate einen weiteren parasitären Widerstand hinzufügt, wodurch sich der parasitäre Reihenwiderstand im Ein-Zustand und damit der Einfügungsverlust erhöht. Mit der vorliegenden Ausführungsform ist es jedoch möglich, einen SPDT-Umschalter zu bilden, der eine geringe Verzerrung, einen geringen Verlust und gute Isolationseigenschaften sowie eine hervorragende Durchbruchspannung aufweist.
Die dritte Ausführungsform der Erfindung wird anhand der 10 beschrieben. Diese Ausführungsform stellt eine beispielhafte Bauteilkonfiguration dar, mit der die erste Ausführungsform realisiert wird. Zur Verbesserung der Durchbruchspannung bei der ersten Ausführungsform wird der Abstand Lgd zwischen Gate G1, G2 und Drain D1, D2 größer gemacht wie der Abstand Lgs zwischen Gate G1, G2 und Source S1, S2. Wenn sich Drain und Source auf der gleichen Spannung befinden, wird der Gate-Drain-Kondensator Cgd kleiner als der Gate-Source-Kondensator Cgs. Bei dieser Ausführungsform wird dadurch eine Impedanzschaltung realisiert, daß der Gate-Drain-Abstand der beiden FETs groß gemacht wird und die Drains der FETs verbunden werden, deren Durchbruchspannung zwischen Gate und Drain dadurch besser wird. Das Verbinden der Drains der beiden FETs verringert die parasitäre Kapazität zwischen den beiden Gates, weshalb bei dieser Ausführungsform nicht nur die Durchbruchspannung verbessert werden kann, sondern auch das Kapazitätsverhältnis in die Nähe eines geeigneten Wertes zur Verringerung der Verzerrung gebracht werden kann. Durch das Verwenden der Impedanzschaltung dieser Ausführungsform bei dem SPDT-Umschalter ist es möglich, einen Schalter mit verbesserten Verzerrungseigenschaften zu schaffen.
Anhand der 11, 12 und 13 wird die vierte Ausführungsform der vorliegenden Erfindung beschrieben. Diese Ausführungsform betrifft einen Transistoraufbau mit in Reihe geschalteten FETs zur. Anwendung bei der ersten Ausführungsform mit einer besseren Verringerung des parasitären Widerstands der eingeschalteten FETs wie bei der dritten Ausführungsform. Der parasitäre Reihenwiderstand beim Einschalten der FETs besteht aus der Reihenschaltung des Source-Kontaktwiderstands Rcs, dem Kanalwiderstand Rch und dem Drain-Kontaktwiderstand Rcd, wie es in der. 11 gezeigt ist. Bei der dritten Ausführungsform der 10 ergibt sich der parasitäre Reihenwiderstand Rp daher aus Rp = 2*(Rcs + Rch + Rcd) (Ausdruck 12)
Eines der Verfahren zur Verringerung des parasitären Reihenwiderstands beinhaltet das Weglassen der Drain-Kontaktschicht der beiden FETs, um die Kanalbereiche der FETs direkt miteinander zu verbinden. Dieser besondere Transistor wird Dual-Gate-FET genannt und oft verwendet, wenn eine Anzahl von FETs in Reihe zu verbinden ist. Der parasitäre Reihenwiderstand Rpd ist in diesem Fall gegeben durch Rpd = 2*(Rcs + Rch + Rgg (Ausdruck 13) wobei Rgg der parasitäre Widerstand zwischen den beiden Gates ist, dessen Wert in der Regel kleiner ist als 2 * Rcd. Um die Durchbruchspannung des Dual-Gate-FET zu erhöhen, wird bei der vorliegenden Erfindung der Abstand Lg1g2 zwischen Gate 1 G1 und Gate 2 G2 des Dual-Gate-FET größer gemacht als der Abstand Lg1s1 zwischen Gate 1 G1 und Source 1S 1 oder der Abstand Lg2s2 zwischen Gate 2 G2 und Source 2 S2, wie es in der 12 gezeigt ist. Mit diesem Aufbau ist es möglich, die Verzerungseigenschaften zu verbessern, während der parasitäre Reihenwiderstand verkleinert wird. Der in der 13 gezeigte Querschnitt weist zwischen den beiden Gates einen Ionenimplantationsbereich niedrigen Widerstands auf, um Rgg und den Widerstand im Ein-Zustand weiter zu verringern. Der Abstand zwischen dem ersten Gate und dem Ionenimplantationsbereich sei Lg1n und der Abstand zwischen dem zweiten Gate und dem Ionenimplantationsbereich Lg2n. Der relative Anstieg in der parasitären Kapazität zwischen Gate 1 G1 und Source 1 S1 und zwischen Gate 2 G2 und Source 2 S2 des Dual-Gate-FET wird durch folgende Einstellung erreicht: Lg1n ≥ L1g1s1, Lg2n ≥ Lg2s2
Diese Ausführungsform betrifft den Fall eines Dual-Gate-FET, das Wesen der vorliegenden Erfindung liegt jedoch darin, die parasitäre Kapazität zwischen den Gates an den En den und der Source an der Außenseite (oder Drain) größer zu machen als die parasitäre Kapazität zwischen den benachbarten Gates und dadurch die Verzerrungen durch Kürzermachen des Abstandes zwischen den Gates an den Enden und der Source an der Außenseite (oder Drain) als dem Abstand zwischen den benachbarten Gates zu verringern. In dieser Hinsicht ist die Erfindung für einen Dreifachgate-FET und für FETs mit einer größeren Anzahl von Gates effektiv.
In der 14 ist eine fünfte Ausführungsform der vorliegenden Erfindung gezeigt. Diese Ausführungsform betrifft einen Bauteilaufbau, der dafür geeignet ist, in einer integrierten Schaltung Verzerrungsverhinderungskondensatoren Cp1, Cp2 kompakt auszubilden, die bei der Erfindung hinzugefügt werden. Die 14A zeigt das Schaltungsmuster von oben. An zwei Sourcekontaktknoten wird zwischen der Gate-Metallisierung und der Kontaktknoten-Metallisierung eine Kontaktschicht mit einer hohen Dielektrizitätskonstanten ausgebildet, um einen Kondensator zu erzeugen. Die 14B zeigt den Querschnitt durch die FETs (längs der Linie l1) und die 14C den Querschnitt durch einen Kondensator (längs der Linie l2). Dieser Aufbau läßt sich durch Hinzufügen eines Prozesses für die Kontaktschicht mit einer hohen Dielektrizitätskonstanten leicht ausbilden.
In der 15 ist eine sechste Ausführungsform der Erfindung gezeigt. Diese Ausführungsform ist der fünften Ausführungsform ähnlich, mit der Ausnahme, daß in der gleichen Richtung zwei Gate-Metallisierungen herausgezogen werden. Der Kondensator zwischen dem ersten Gate und der Source ist geteilt und getrennt, um einen Kontakt zwischen den beiden Gates zu verhindern. Durch das Herausführen der beiden Gates in der gleichen Richtung lassen sich die Steuerleitungen für die Ein/Aus-Steuerung leicht verlegen.
Mit der beschriebenen Erfindung läßt sich leicht ein Hochfrequenzschalter für eine niedrige Spannung mit guten Verzerrungseigenschaften schaffen. Die 16 zeigt die verbesserten Eingangs-Ausgangs-Eigenschaften eines Sendesignals mit dem erfindungsgemäßen SPDT-Schalter. Es ist dies das Ergebnis eines Vergleichs zwischen drei hergestellten Umschaltern – eines herkömmlichen SDPT-Schalters, eines SPDT-Schalters mit dem Dual-Gate-FET der vierten Ausführungsform dieser Erfindung für den FET im Aus-Zustand und eines SPDT-Schalters, bei dem zu dem Dual-Gate-FET der vierten Ausführungsform eine Kapazitanz von 0,6 pF (Cp1, Cp2) hinzugefügt und eine Drossel parallelgeschaltet wird. Die Frequenz des Sendesignals beträgt 1,9 GHz. Die Schwellenspannungen aller FETs liegt bei –2 V, und an den FETs liegt als Steuer-Vorspannung im Ein-Zustand 0V und im Aus-Zustand –3 V an. Die unterdrückte Leistung des 1-dB-Ausgangssignals beträgt beim herkömmlichen SPDT-Schalter 17 dBm, wie es in der Zeichnung bei (1) angezeigt ist; die Leistung des SPDT-Schalters mit dem Dual-Gate-FET der vierten Ausführungsform ist 22 dBm (2); und die Leistung des SPDT-Schalters mit dem hinzugefügten Kondensator und der parallelgeschalteten Drossel erreicht 30 dBm (3). Die 17A zeigt die Durchlaßeigenschaften im Ein-Zustand und die 17B die Isolationseigenschaften im Aus-Zustand. Mit der Erfindung werden für die Sendesignalfrequenz von 1,9 GHz ein Einfügungsverlust von 0,82 dB und Isolationseigenschaften von 28,5 dB erreicht.

Claims

In einem Transceiver verwendeter einpoliger Umschalter (SPDT-Schalter) zum Umschalten zwischen dem Sende- und Empfangsmodus mit einem zwischen Erde und einem ersten Signalknoten (1) liegenden ersten FET-Schalter (FET1) zur Verbindung mit einem Empfänger, einem zwischen dem ersten Signalknoten (1) und einem zweiten Signalknoten (2) liegenden zweiten FET-Schalter (FET2-1, FET2-2) zur Verbindung mit einer Empfangs/Sende-Antenne, einem zwischen dem zweiten Signalknoten (2) und einem dritten Signalknoten (3) liegenden dritten FET-Schalter (FET3) zur Verbindung mit einem Sender, und einem zwischen dem dritten Signalknoten (3) und Erde liegenden vierten FET-Schalter (FET4-1, FET4-2), wobei ein an dem zweiten Signalknoten (2) empfangenes Signal durch Einschalten des zweiten und des vierten FET-Schalters und Ausschalten des ersten und des dritten FET-Schalters dem ersten Signalknoten (1) zugeführt wird und ein zu sendendes Signal durch Ausschalten des zweiten und des vierten FET-Schalters und Einschalten des ersten und des dritten FET-Schalters von dem dritten Signalknoten dem zweiten Signalknoten zugeführt wird, dadurch gekennzeichnet, daß der zweite und der vierte FET-Schalter jeweils ein Paar von FET-Einrichtungen (FET2-1, FET2-2; FET4-1, FET4-2) aufweisen, deren Kanalbereiche in Reihe geschaltet und deren Source-Knoten mit dem jeweiligen Signalknoten (2, 1; 3, 2) verbunden sind, wobei in jeder der paarweise vorliegenden FET-Einrichtungen der Abstand zwischen dem Gate (G1, G2) und benachbartem Source (S1, S2) kleiner ist als der Abstand zwischen dem Gate und dem jeweils anderen Transistorknoten.
SPDT-Schalter nach Anspruch 1, wobei der zweite und der vierte FET-Schalter jeweils zwei in Serie liegende FETs aufweisen und der Abstand (Lgd) zwischen Drain und Gate bei jedem dieser FETs größer ist als der Abstand (Lgs) zwischen Source und Gate.
SPDT-Schalter nach Anspruch 1, wobei der zweite und der vierte FET-Schalter jeweils einen FET mit zwei auf einem gemeinsamen Kanalbereich parallel angeordneten Gate-Metallen (G1, G2) aufweist, wobei die beiden Source-Knoten (S1, S2) des FET auf einem Kontaktbereich außerhalb des Kanalbereichs angeordnet sind und der Abstand (Lg1g2) zwischen den Gate-Metallen (G1, G2) größer oder gleich ist dem Abstand (Lg1s1, Lg2s2) zwischen jedem Gate-Metall (G1, G2) und dem benachbarten Source-Knoten (S1, S2).
SPDT-Schalter nach Anspruch 1, wobei der zweite und der vierte FET-Schalter jeweils einen FET mit zwei auf einem Kanalbereich außerhalb eines ionenimplantierten Bereichs parallel angeordneten Gate-Metallen (G1, G2) aufweisen, wobei die beiden Source-Knoten (S1, S2) des FET auf einem Kontaktbereich außerhalb des Kanalbereichs angeordnet sind und der Abstand (Lg1n, Lg2n) zwischen jedem Gate-Metall (G1, G2) und dem implantierten Bereich größer ist als der Abstand (Lg1s1, Lg2s2) zwischen jedem Gate-Metall (G1, G2) und dem jeweils benachbarten Source-Knoten (S1, S2).
SPDT-Schalter nach einem der vorhergehenden Ansprüche, wobei der zweite und der vierte FET-Schalter jeweils zwei Kondensatoren aufweisen, von denen einer zwischen dem jeweiligen Gate (G1, G2) und dem benachbarten Source-Knoten (S1, S2) liegt.
SPDT-Schalter nach Anspruch 5, wobei jeder Kondensator am Source-Knoten (S1, S2) durch Anordnen einer dielektrischen Kontaktschicht zwischen Source-Metall und Gate-Metall ausgebildet wird.
SPDT-Schalter nach Anspruch 5 oder6 mit jeweils einer zu dem zweiten und dem dritten FET-Schalter (FET2-1, FET2-2; FET3) parallel geschalteten Induktivität.
SPDT-Schalter nach Anspruch 3 oder 4, wobei der zweite FET-Schalter zwei zwischen dem jeweiligen Gate-Metall (G1, G2) und dem benachbarten Source-Knoten (S1, S2) liegende Kondensatoren und der vierte FET -Schalter zwei jeweils zwischen Source-Knoten (S1, S2) und Drain-Knoten (D1, D2) jeder FET-Einrichtung liegende Kondensatoren aufweist.