DE19644448A1

DE19644448A1 - Integrierte Schaltung

Info

Publication number: DE19644448A1
Application number: DE19644448A
Authority: DE
Inventors: Kazuya Yamamoto; Kosei Maemura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-01-22
Filing date: 1996-10-25
Publication date: 1997-07-24
Also published as: JPH09200021A; US5878331A

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Schaltung (nachfolgend als IC bezeichnet), die in einem Kommunikationsgerät eingesetzt wird, bei dem ein Sender und ein Empfänger ein strukturelle Einheit bilden, wie beispielsweise in einem Transceiver oder einem tragbaren Telefon (Handy).

In den letzten Jahren wurden mit der Verbreitung von sehr kleinen tragba ren Telefonen bzw. Handys mobile Kommunikationsgeräte entwickelt, die ana loge oder digitale Modulationssysteme verwenden. In einem kleinen tragbaren Telefon bzw. Handy ist die Verringerung der Chipgröße und eine Vergrößerung der Integrationsdichte von Funktionselementen außerordentlich wichtig.

Insbesondere ist die Entwicklung eines GaAs-IC-Chips, d. h. eines IC- Chips mit einem GaAs-Substrat, wie es in einem HF-Eingangsabschnitt ver wendet wird, verglichen mit den in anderen Abschnitten bzw. Teilen verwende ten IC-Chips hinsichtlich seiner Integration im Rückschritt begriffen. Aus die sem Grunde ergab sich ein starker Bedarf bei der Verbesserung der Integrati onsdichte des GaAs-IC-Chips sowie der Verringerung seiner Chipgröße.

Die Fig. 13 zeigt in einem Blockschaltbild schematisch einen Aufbau ei nes HF-Eingangsabschnitts (RF-Eingangsabschnitt) eines herkömmlichen tragbaren Telefons bzw. Handys. In der Figur bezeichnen die Bezugszei chen 8a und 8b Mischvorrichtungen, d. h. (nachfolgend als MIX bezeichnete) Mischerstufen bzw. Frequenzwechsler. Das Bezugszeichen 1 bezeichnet ein variables Dämpfungsglied für das Senden (nachfolgend als TX-ATT bezeich net), während das Bezugszeichen 6 ein variables Dämpfungsglied für das Empfangen (nachfolgend als RX-ATT bezeichnet) betrifft. Das Bezugszei chen 2 bezeichnet einen (nachfolgend als PA bezeichneten) Leistungsverstär ker, der einen (nachfolgend als FET bezeichneten) GaAs-Feldeffekttransistor verwendet. Das Bezugszeichen 3a bezeichnet einen (nachfolgend als BPF be zeichneten) Bandpaßfilter. Das Bezugszeichen 4 bezeichnet einen einpoligen Zweifachmesserschalter bzw. "single pole double throw" Schalter (nachfolgend als SPDT-SW bezeichnet). Der SPDT-SW 4 besitzt drei Anschlüsse, wobei ein an einem der drei Anschlüsse eingegebenes Signal wahlweise an den verblei benden beiden Anschlüssen ausgegeben wird. Das Bezugszeichen 7 bezeich net einen rauscharmen Empfängerverstärker (nachfolgend als LNA bezeich net). Das Bezugszeichen 9 bezeichnet einen (nachfolgend als NVG bezeichne ten) negativen Spannungsgenerator zum Versorgen des PA 2 mit einer negati ven Spannung V_GB, da der PA 2 mit seinem GaAs-FET eine negative Gate- Vorspannung benötigt. Das Bezugszeichen 10 bezeichnet eine logische Steu erschaltung zum Steuern des TX-ATT 1, des RX-ATT 6 und des SPDT-SW 4 in Abhängigkeit von einem Steuersignal CONT. Da in diesem tragbaren Telefon bzw. Handy eine einzige Spannungsversorgung V_DD verwendet wird, wird für ein Steuerausgangssignal der logischen Steuerschaltung 10 die Spannungs versorgung V_DD als "High-Potential" (nachfolgend als H bezeichnet) verwen det, während eine Massespannung (nachfolgend als GND bezeichnet), d. h. 0 V, als ein "Low-Potential" (nachfolgend als L bezeichnet) verwendet wird.

Das Bezugszeichen 11 bezeichnet einen Eingangsanschluß für ein ge sendetes HF-Signal bzw. RF-Signal (nachfolgend als TX-IN bezeichnet), wäh rend das Bezugszeichen 14 einen Ausgangsanschluß für ein empfangenes HF- Signal bezeichnet (nachfolgend als RX-OUT bezeichnet). Das Bezugszei chen 5 bezeichnet einen Antennenanschluß (nachfolgend als ANT bezeichnet), d. h. einen I/O-Anschluß, der mit einer Antenne 5a verbunden ist. Das Bezugs zeichen 12 bezeichnet einen V_NVG-Eingangsanschluß (nachfolgend als V_NVG-IN bezeichnet) an dem ein Signal V_NVG empfangen wird, welches die Ausgangsspannung des NVG 9 steuert. Die Versorgungsspannung V_DD wird als V_NVG verwendet. Das Bezugszeichen 13 bezeichnet einen Steuersignal- Eingangsanschluß (nachfolgend als CONT-IN bezeichnet), der das Steuersi gnal CONT empfängt, welches die Arbeitsweise der logischen Steuerschal tung 10 steuert. Die logische Steuerschaltung 10 ist ein Teil eines Basisband- ICs mit (nicht dargestelltem) Si, wobei er von einem Steuersignal CONT ge steuert wird, welches von einer von der logischen Steuerschaltung 10 ver schiedenen Schaltung innerhalb des Basisband-ICs ausgegeben wird.

Nachfolgend erfolgt die Beschreibung der Arbeitsweise bzw. der Opera tion. Der SPDT-SW 4 verbindet beim Empfangen den ANT 5 mit dem TX-IN 11 und beim Senden den ANT 5 mit dem RX-OUT 14. Die Steuerschaltung 10 steuert den Umschaltvorgang des SPDT-SW 4 und darüber hinaus den TX- ATT 1 und den RX-ATT 6. Darüber hinaus erzeugt beim Senden der NVG 9 ei ne negative Spannung V_GB mittels der an dieser anliegenden positiven Span nungsversorgung und liefert die negative Spannung V_GB als Gate-Vorspan nung an den PA 2.

Beim Senden wird ein am TX-IN 11 eingegebenes HF-Signal einer Fre quenzumwandlung durch den Mischer MIX 8a unterworfen und das frequenz gewandelte Signal dem TX-ATT 1 zugeführt. Im TX-ATT 1 wird das Signal in Abhängigkeit von der Leistung des Eingangssignals nach Wunsch gedämpft. Daraufhin wird das gedämpfte Signal durch den PA 2 verstärkt und die nicht benötigten Frequenzkomponenten aus dem gedämpften Signal mittels des BPF 3a eliminiert. Daraufhin wird das Signal über den SPDT-SW 4 und die ANT 5 gesendet und von der Antenne 5a abgegeben.

Beim Empfangen wird ein an der Antenne 5a empfangenes HF-Signal durch den ANT 5 und die SPDT-SW 4 bis zum RX-ATT 6 geschickt. Im RX- ATT 6 wird in Abhängigkeit von der Leistung des Eingangssignals das Signal nach Wunsch gedämpft. Daraufhin werden nicht benötigte Frequenzkompo nenten aus dem gedämpften Signal mittels des BPF 3b eliminiert. Daraufhin wird das Signal durch den LNA 7 verstärkt und durch den Mischer MIX 8b einer Frequenzumwandlung unterworfen. Schließlich wird es am RX-OUT 14 ausge geben.

In der Schaltung gemäß Fig. 13 sind die Mischer MIX 8a und 8b, der TX- ATT 1, der PA 2, der SPDT-SW 4, der RX-ATT 6 und der LNA 7 auf einem ein zigen (nicht dargestellten) GaAs-Substrat integriert. Der NVG 9 und die logi sche Steuerschaltung 10 befinden sich jedoch außerhalb des GaAs-Substrats. Der NVG 9 besteht beispielsweise aus einem IC, der nur ein Si-Substrat für den IC verwendet, während die logische Steuerschaltung 10 aus einem Basis band IC mit einem Si-Substrat besteht. Dadurch wird die Anzahl der Teile des Transceiver-ICs erhöht, so daß das Herstellungsverfahren erschwert wird. Dar über hinaus ist es schwierig die Größe des Transceiver-ICs zu verringern.

Zum Lösen der vorstehend beschriebenen Probleme könnte daran ge dacht werden, alle Bestandteile der Schaltung, d. h. die Mischer MIX 8a und 8b, den TX-ATT 1, den PA 2, den LNA 7, den SPDT-SW 4, den RX-ATT 6, den NVG 9 und die logische Steuerschaltung 10 auf einem einzigen GaAs-Substrat zu integrieren, wobei ein Schalter und ein Dämpfungsglied mit einfachen Strukturen verwendet wird. Die Integration dieser Bestandteile auf einem einzi gen Substrat und die Verwendung eines einfachen Schalters und eines einfa chen Dämpfungsglieds beeinflussen jedoch die Sende- und Empfangscharak teristika des Schalters und des Dämpfungsglieds wie nachfolgend beschrieben wird, negativ bzw. ungünstig.

Die Fig. 14 zeigt ein Schaltbild eines Seriell-Parallel-Schalters, wie er üblicherweise als SPDT-Schalter in einer Schaltung gemäß Fig. 13 verwendet wird. In der Figur bezeichnen die Bezugszeichen 51, 52, 53 und 54 Feldeffekt transistoren vom Verarmungstyp (nachfolgend als D-FETs bezeichnet), wäh rend die Bezugszeichen 55, 56, 57, 58, 59 und 60 Widerstände mit einem ho hen Widerstand zum Anlegen einer Vorspannung bezeichnen. Das Bezugszei chen 61 bezeichnet einen Kondensator zum Erden der Sourceelektroden der FETs 52 und 54 für eine Wechselspannung AC, während ein Ende des Kon densators 61 auf Masse liegt. Das Bezugszeichen 62 bezeichnet einen sende seitigen Eingangsanschluß (nachfolgend als SW-TX bezeichnet), während das Bezugszeichen 63 einen empfangsseitigen Ausgangsanschluß bezeichnet (nachfolgend als SW-RX bezeichnet). Das Bezugszeichen 5 bezeichnet einen Antennenanschluß, während die Bezugszeichen 64 und 65 Steuersignal-Ein gangsanschlüsse bezeichnen. Die Steuersignal-Eingangsanschlüsse 64 und 65 sind mit der logischen Steuerschaltung 10 gemäß Fig. 13 verbunden und empfangen Steuersignale von der logischen Steuerschaltung 10. Das dem Steuersignal-Eingangsanschluß 64 eingegebene Steuersignal stellt ein inver tiertes Signal dar, d. h. ein dem am Steuersignal-Eingangsanschluß 65 einge gebenes Steuersignal entgegengesetztes Signal. Für das vorstehend be schriebene Signal wird die Spannungsversorgung V_DD als "H" und die Masse spannung, d. h. 0 V, als "L" verwendet. Das Bezugszeichen 66 bezeichnet einen Spannungsversorgungsanschluß zum Anheben der Potentiale der Sendelei tungen, d. h. der Potentiale der Source und Drain der Transistoren 51 und 53, wodurch die Transistoren 51 und 53 in Abhängigkeit von der Spannungsver sorgung V_DD und der Massespannung betrieben wird, die den Steuersignal- Eingangsanschlüssen 64 und 65 zugeführt werden.

Nachfolgend erfolgt eine Beschreibung der Arbeitsweise. Beim Senden wird an den Steuersignal-Eingangsanschluß 64 "H" (=V_DD) angelegt, während an den Steuersignal-Eingangsanschluß 65 "L" (=0 V) angelegt wird. Dadurch werden die FETs 52 und 53 und die FETs 51 und 54 abgeschaltet, wodurch ein dem SW-TX 62 eingegebenes HF-Signal (RF-Signal) vom ANT 5 abgegeben wird. Zu diesem Zeitpunkt wird vom SW-RX 63 kein HF-Signal (RF-Signal) ausgegeben, da sich der FET 51 im AUS-Zustand befindet. Selbst wenn der FET 51 ein Leck-Signal aufweist, wird dieses Leck-Signal reflektiert, da sich der FET 52 in einem EIN-Zustand befindet, wodurch ein Leckvorgang eines Si gnals vom SW-RX 63 unterdrückt bzw. verhindert wird.

Beim Empfangen wird am Steuersignal-Eingangsanschluß 65 "H" (=V_DD) angelegt, während am Steuersignal-Eingangsanschluß 64 "L" (=0 V) angelegt wird. Dadurch werden die FETs 51 und 54 eingeschaltet und die FETs 52 und 53 ausgeschaltet, wodurch ein am Antenneneingang 5 eingegebenes HF-Si gnal (RF-Signal) vom empfangsseitigen HF-Signal-Ausgangsanschluß 63 aus gegeben wird. Da sich zu diesem Zeitpunkt der FET 53 in seinem AUS-Zustand befindet, wird vom SW-TX 62 kein HF-Signal ausgegeben. Selbst wenn ein Leck-Signal am FET 53 auftritt, wird dieses Leck-Signal reflektiert, da sich der FET 54 im EIN-Zustand befindet und ein Leckvorgang des Signals vom SW- TX 62 unterdrückt bzw. verhindert wird.

Der seriell-parallel SPDT-Schalter gemäß Fig. 14 besitzt den Vorteil, daß er einen geringen Einfügungsverlust und eine hohe Isolierung aufweist. Seit kurzem können SPDT-Schalter eine hohe Ausgangsspannung in einem Sendebereich von 24 dBm bis 30 dBm bei einer geringen Operationsspannung bewältigen. Beispielsweise wurde eine Steuerspannung von 3/0 V oder 0/-3 V unter Verwendung eines FETs mit zwei unterschiedlichen "pinch-off" Spannun gen oder einem zweifach-Gate FET (dual gate) realisiert. Über einen derarti gen SPDT-Schalter wird in "3 V Single Bias Operating SPDT TIR MMIC Switches for PHP Using the Symmetrical MESFETs" TECHNICAL REPORT OF THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS, Nr. MW 93-157 (Februar 1994) oder in "A 3 V MMIC Chip Set for 1,9 GHz Mobile Communication Systems", 1995 IEEE International Solid-State Circuits Conference berichtet.

Da jedoch ein seriell-parallel SPDT-Schalter, wie er in diesen Literatur stellen beschrieben ist, üblicherweise eine Größe von 1 × 1 mm aufweist, wird die Chipgröße des ICs nachteilig vergrößert, wenn der seriell-parallel SPDT- Schalter in einem IC verwendet wird.

Zur Realisierung einer einzigen Spannungsversorgungsoperation zwi schen V_DD und GND (0 V) ist es darüber hinaus notwendig die Schaltung für einen Gleichstrom DC zu öffnen, d. h. hochohmig zu machen, und für einen Wechselstrom AC unter Verwendung des Kondensators 61 kurzzuschließen. Zu diesem Zweck ist jedoch bei einer GHz-Bandoperation eine Kapazität ober halb von zehn pF notwendig. Ein Element mit einer derartig großen Kapazität besitzt jedoch große Abmessungen, wodurch die Chipgröße unerwünschter weise vergrößert wird.

Die Fig. 12 zeigt ein Schaltbild, die einen SPDT-Schalter darstellt, der die vorstehend genannten Probleme löst. Dieser SPDT-Schalter besitzt einen relativ einfachen Aufbau, d. h. die Anzahl der FETs wurde auf zwei verringert und es ist kein Kondensator enthalten, wodurch die Größe eines IC-Chips mit diesen SPDT-Schaltern verringert wird. In der Figur bezeichnen die gleichen Bezugszeichen gleiche oder entsprechende Teile der in Fig. 10 dargestellten Teile. Das Bezugszeichen 4a bezeichnet einen SPDT-Schalter, die Bezugszei chen 70 und 71 bezeichnen D-FETs, die Bezugszeichen 72, 73, 74 und 75 be zeichnen Widerstände zum Anlegen einer Vorspannung und das Bezugszei chen 76 bezeichnet einen Widerstand zum Anheben der Potentiale auf den Sendeleitungen, d. h. den Potentialen der Source und Drain der Transisto ren 51 und 53 in Abhängigkeit von der Versorgungsspannung V_DD.

Nachfolgend wird eine Beschreibung von der Arbeitsweise gegeben. Beim Senden wird ein "H" (=V_DD) am Steuersignal-Eingangsanschluß 64 und "L" (=0 V) am Steuersignal-Eingangsanschluß 65 angelegt, wodurch der FET 70 eingeschaltet und der FET 71 ausgeschaltet wird und ein dem SW-TX 62 ein gegebenes HF-Signal (RF-Signal) vom Antennenanschluß 5 abgegeben wird. Da sich der FET 71 im AUS-Zustand befindet, wird kein HF-Signal vom SW- RX 63 abgegeben.

Beim Empfangen wird am Steuersignal-Eingangsanschluß 65 "H" (=V_DD) und am Steuersignal-Eingangsanschluß 64 "L" (=0 V) angelegt, wodurch der FET 71 eingeschaltet und der FET 70 ausgeschaltet wird, während ein dem Antennenanschluß 5 eingegebenes HF-Signal vom SW-RX 63 abgegeben wird. Da sich der FET 70 im AUS-Zustand befindet, wird vom SW-TX 62 kein HF-Signal abgegeben.

Obwohl ein gemäß Fig. 12 dargestellter SPDT-Schalter mit seinem ein fachen Aufbau den Vorteil aufweist, daß die Chipgröße verringert ist, ergeben sich folgende Nachteile.

Der SPDT-Schalter 4a gemäß Fig. 12 befindet sich in einem Sendezu stand, wenn sich der FET 70 in einem EIN-Zustand und der FET 71 in einem AUS-Zustand befindet. Im Sendemodus des SPDT-Schalters 4a ist der AUS- Zustand des FETs 71 nicht ausreichend, wenn die Gate-Sourcespannung (Gate-Drainspannung) des FETs 71 gering ist, wobei der Abschnürzustand (pinch-off) des FETs 71 gegenüber einer hohen Spannung bzw. Leistung nicht beibehalten werden kann. Dadurch lecken die Signale beim SW-RX 63 mit ei nem Leistungsanstieg der am SW-TX 62 eingegebenen Signale. In den letzten Jahren verbreitete sich der Einsatz eines tragbaren Transceivers, der eine einzige Spannungsversorgung von ca. 3 V verwendet. Wenn jedoch eine derar tige geringe Spannungsversorgung verwendet wird, beträgt die Differenz zwi schen der Gatespannung und der Sourcespannung (Drainspannung) des FETs 71 im AUS-Zustand lediglich -3 V (=GND (0 V) - V_DD (3 V)), da die Span nung zum Anheben der Potentiale der Sendeleitungen, d. h. V_DD gleich 3 V ist. In diesem Fall kann unmöglich ein Leckvorgang von Signalen am SW-RX 63 ausreichend verhindert werden, wenn die Leistung der am SW-TX 62 eingege benen Signale groß ist. Folglich erhöht sich der Einfügungsverlust des SPDT- Schalters 4a, während sich die Isolierung zwischen dem SPDT-Schalter 4a und dem RX-ATT 6 verschlechtert.

Wie vorstehend beschrieben erhöht sich beim herkömmlichen IC, der mit einem einfachen SPDT-Schalter zum Verringern der Chipgröße bestückt ist und mit einer einzigen Spannungsversorgung arbeitet, der Einfügungsverlust des SPDT-Schalters, da die Versorgungsspannung V_DD als hohes Potential "H" und die Massespannung (=0 V) als niedriges Potential "L" verwendet wird, wenn er mit einer geringen Versorgungsspannung von 3 V oder einem Steuer signal von 0 V betrieben wird, wobei sich die Isolierung zwischen dem SPDT- Schalter und den RX-ATT 6 verschlechtert, wenn die Sendeleistung hoch ist.

Der Erfindung liegt daher die Aufgabe zugrunde einen IC zu schaffen, der einen verringerten Einfügungsverlust eines SPDT-Schalters und eine verbes serte Isolierung zwischen dem SPDT-Schalter und einem variablen Dämp fungsglied für den Empfang sicherstellt, selbst wenn mit einer kleinen Versor gungsspannung gearbeitet wird.

Gemäß einem ersten Teilaspekt der vorliegenden Erfindung besitzt eine integrierte Schaltung einen SPDT-Schalter mit einem Sende- und Empfangs anschluß, einem Sendeanschluß, einem Empfangsanschluß, einem Sende schalter, der zwischen dem Sendeanschluß und dem Sende- und Empfangs anschluß angeordnet ist, und einem Empfangsschalter, der zwischen dem Empfangsanschluß und dem Sende- und Empfangsanschluß angeordnet ist. Der Sendeschalter besitzt einen Feldeffekttransistor und steuert den Stromfluß zwischen dem Sendeanschluß und dem Sende- und Empfangsanschluß in Ab hängigkeit von einer positiven Versorgungsspannung, die einem Gate des Feldeffekttransistors zugeführt wird. Der Empfangsschalter besitzt einen Feld effekttransistor und steuert den Stromfluß zwischen dem Empfangsanschluß und dem Sende- und Empfangsanschluß in Abhängigkeit von einer positiven Versorgungsspannung, die einem Gate des Feldeffekttransistors zugeführt wird. Der IC besitzt ferner eine Vorrichtung zum Anlegen einer gegenüber der Massespannung geringeren Spannung an das Gate des Feldeffekttransistors des Empfangsschalters, wenn die Versorgungsspannung dem Gate des Feldef fekttransistors des Sendeschalters zugeführt wird. In diesem IC ist eine Diffe renz zwischen der Gate-Sourcespannung und der Gate-Drainspannung des Feldeffekttransistors im Empfangsschalter, der sich einem AUS-Zustand befin det, gleich einer Differenz zwischen der Versorgungsspannung und der gegen über der Massespannung geringeren Spannung, d. h. sie ist größer als eine Differenz zwischen der Versorgungsspannung und der Massespannung. Selbst wenn die Versorgungsspannung gering ist wird daher der Einfügungsverlust des SPDT-Schalters verringert und die Isolierung zwischen dem SPDT-Schal ter und einem variablen Dämpfungsglied für den Empfang verbessert, wodurch der Widerstand des ICs für eine hohe Sendeleistung verbessert wird.

Gemäß einem zweiten Teilaspekt der vorliegenden Erfindung besitzt der vorstehend beschriebene IC ein Empfangs-Dämpfungsglied bzw. einen Span nungsverminderer mit einem Feldeffekttransistor, der mit dem Empfangsan schluß des SPDT-Schalters verbunden ist. Das Empfangs-Dämpfungsglied be findet sich im nicht dämpfenden Zustand, wenn die Versorgungsspannung ei nem Gate des Feldeffekttransistors zugeführt wird, während sie sich in einem dämpfenden Zustand befindet, wenn eine gegenüber der Versorgungsspan nung geringere Spannung am Gate des Transistors anliegt. Der IC besitzt fer ner eine Vorrichtung zum Anlegen einer gegenüber der Massespannung gerin geren Spannung an das Gate des Feldeffekttransistors des Empfangs-Dämp fungsgliedes, wodurch man den gedämpften Zustand des Empfangs-Dämp fungsglieds erhält, wenn die Versorgungsspannung am Gate des Feldeffekt transistors des Sendeschalters anliegt. In diesem IC ist eine Differenz zwi schen der Gate-Sourcespannung und der Gate-Drainspannung des Feldeffekt transistors im Empfangs-Dämpfungsglied gleich einer Differenz zwischen der Versorgungsspannung und der gegenüber der Massespannung geringeren Spannung, wenn der Empfangsschalter sich in einem AUS-Zustand befindet, d. h. sie ist größer als eine Differenz zwischen der Versorgungsspannung und der Massespannung. Daher ist die Isolierung zwischen dem SPDT-Schalter und dem Empfangs-Dämpfungsglied verbessert, selbst wenn die Versorgungs spannung gering ist.

Gemäß einem dritten Teilaspekt der vorliegenden Erfindung besitzt eine integrierte Schaltung einen SPDT-Schalter mit einem Sende- und Empfangs anschluß, einem Sendeanschluß, einem Empfangsanschluß, einem Sende schalter, der zwischen dem Sendeanschluß und dem Sende- und Empfangs anschluß angeordnet ist, und einem Empfangsschalter, der zwischen dem Empfangsanschluß und dem Sende- und Empfangsanschluß angeordnet ist. Der Sendeschalter besitzt einen Feldeffekttransistor und steuert den Stromfluß zwischen dem Sendeanschluß und dem Sende- und Empfangsanschluß in Ab hängigkeit von einer positiven Versorgungsspannung, die dem Gate des Feld effekttransistors zugeführt wird, während der Empfangsschalter einen Feldef fekttransistor aufweist und den Stromfluß zwischen dem Empfangsanschluß und dem Sende- und Empfangsanschluß in Abhängigkeit von einer positiven Versorgungsspannung steuert, die dem Gate des Feldeffekttransistors zuge führt wird. Dieser IC besitzt darüber hinaus eine Vorrichtung zum Anlegen einer Massespannung an das Gate des Feldeffekttransistors des Empfangsschalters und zum Anlegen einer gegenüber der Versorgungsspannung größeren Span nung an eine Source und eine Drain des Feldeffekttransistors des Empfangs schalters, wenn der Feldeffekttransistor des Sendeschalters leitend ist. In die sem IC ist eine Differenz zwischen der Gate-Sourcespannung und der Gate- Drainspannung des Feldeffekttransistors im Empfangsschalter, der sich im AUS-Zustand befindet, gleich einer Differenz zwischen der gegenüber der Ver sorgungsspannung größeren Spannung und der Massespannung, d. h. sie ist größer als eine Differenz zwischen der Versorgungsspannung und der Masse spannung. Selbst wenn die Versorgungsspannung gering ist, wird daher der Einfügungsverlust des SPDT-Schalters verringert und die Isolierung zwischen dem SPDT-Schalter und einem variablen Dämpfungsglied für den Empfang verbessert, wodurch der Widerstand des ICs für eine hohe Sendeleistung ver bessert wird.

Gemäß einem vierten Teilaspekt der vorliegenden Erfindung besitzt eine integrierte Schaltung einen SPDT-Schalter mit einem Sende- und Empfangs anschluß, einem Sendeanschluß, einem Empfangsanschluß, einem Sende schalter, der zwischen dem Sendeanschluß und dem Sende- und Empfangs anschluß angeordnet ist, und einem Empfangsschalter, der zwischen dem Empfangsanschluß und dem Sende- und Empfangsanschluß angeordnet ist. Der Sendeschalter besitzt einen Feldeffekttransistor und steuert den Stromfluß zwischen dem Sendeanschluß und dem Sende- und Empfangsanschluß in Ab hängigkeit von einer positiven Versorgungsspannung, die dem Gate des Feld effekttransistors zugeführt wird, während der Empfangsschalter einen Feldef fekttransistor aufweist und den Stromfluß zwischen dem Empfangsanschluß und dem Sende- und Empfangsanschluß in Abhängigkeit von einer dem Gate des Feldeffekttransistors zugeführten positiven Versorgungsspannung steuert. Dieser IC besitzt ferner eine Vorrichtung zum Anlegen einer gegenüber der Massespannung geringeren Spannung an das Gate des Feldeffekttransistors des Empfangsschalters und zum Anlegen einer gegenüber der Versorgungs spannung größeren Spannung an eine Source und eine Drain des Feldeffekt transistors des Empfangsschalters, wenn der Feldeffekttransistor des Sende schalters leitend ist. In diesem IC ist eine Differenz zwischen der Gate-Source spannung und der Gate-Drainspannung des Feldeffekttransistors im Emp fangsschalter, der sich im AUS-Zustand befindet, gleich einer Differenz zwi schen der gegenüber der Versorgungsspannung größeren Spannung und der gegenüber der Massespannung geringeren Spannung, d. h. sie ist größer als eine Differenz zwischen der Versorgungsspannung und der Massespannung. Selbst wenn die Versorgungsspannung gering ist, wird daher der Einfügungs verlust des SPDT-Schalters verringert und die Isolierung zwischen dem SPDT- Schalter und einem variablen Dämpfungsglied für den Empfang verbessert, wodurch der Widerstand des ICs für eine hohe Sendeleistung verbessert wird.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben.

Es zeigen:

Fig. 1 ein Blockschaltbild, das einen Aufbau eines ICs gemäß einem er sten erfindungsgemäßen Ausführungsbeispiel darstellt,

Fig. 2 ein Blockschaltbild, das einen Teil des ICs gemäß dem ersten er findungsgemäßen Ausführungsbeispiel darstellt,

Fig. 3(a) und 3(b) Schaltbilder, die jeweils einen Aufbau eines Ausga bepuffers darstellen, wie ihn der IC gemäß dem ersten erfindungsgemäßen Ausführungsbeispiel aufweist,

Fig. 4 ein Schaltbild, das ein variables Dämpfungsglied für den Empfang darstellt, wie es der IC gemäß dem ersten erfindungsgemäßen Ausführungs beispiel aufweist,

Fig. 5 ein Blockschaltbild, das einen Aufbau eines negativen Span nungsgenerators darstellt, wie ihn der IC gemäß dem ersten erfindungsgemä ßen Ausführungsbeispiel aufweist,

Fig. 6 ein Schaltbild, das einen Aufbau einer Schaltung zum Ladungs pumpen darstellt, wie sie der IC gemäß dem ersten erfindungsgemäßen Aus führungsbeispiel aufweist,

Fig. 7(a) und 7(b) Darstellungen, die den Einfügungsverlust und die Isolierung im IC gemäß dem ersten erfindungsgemäßen Ausführungsbeispiel erläutern,

Fig. 8 ein Blockschaltbild, das einen Teil eines ICs gemäß einem zwei ten erfindungsgemäßen Ausführungsbeispiel darstellt,

Fig. 9 ein Blockschaltbild, das einen Teil eines ICs gemäß einem dritten erfindungsgemäßen Ausführungsbeispiels darstellt,

Fig. 10 ein Blockschaltbild, das einen Aufbau eines Doppelspan nungs/Negativspannungs-Generators darstellt, wie ihn der IC gemäß dem drit ten erfindungsgemäßen Ausführungsbeispiel aufweist,

Fig. 11 ein Schaltbild, das einen Aufbau einer Doppelspan nungs/Generator-Ladungspumpe darstellt, wie ihn der IC gemäß dem dritten erfindungsgemäßen Ausführungsbeispiel aufweist,

Fig. 12 ein Blockschaltbild, das einen Teil eines ICs gemäß einem vier ten erfindungsgemäßen Ausführungsbeispiel darstellt,

Fig. 13 ein Blockschaltbild, das einen Aufbau eines HF-Eingangsab schnitts eines tragbaren Telefons bzw. Handys gemäß dem Stand der Technik darstellt,

Fig. 14 ein Schaltbild, das einen Aufbau eines SPDT-Schalters gemäß dem Stand der Technik darstellt, und

Fig. 15 ein Schaltbild, das einen SPDT-Schalter gemäß dem Stand der Technik darstellt.

Die Fig. 1 zeigt ein Blockschaltbild, das schematisch einen IC gemäß ei nem ersten erfindungsgemäßen Ausführungsbeispiel darstellt. In der Figur be zeichnet das Bezugszeichen 100 einen auf einem Substrat hergestellten IC. Der IC 100 besitzt ein variables Dämpfungsglied 1 für das Senden (nachfolgend als TX-ATT bezeichnet), ein variables Dämpfungsglied 6 für den Empfang (nachfolgend als RX-ATT bezeichnet), einen Leistungsverstärker mit einem GaAs-FET 2 (nachfolgend als PA bezeichnet), einen SPDT-Schalter 4a (nachfolgend als SPDT-SW bezeichnet), einen rauscharmen Verstärker 7 für den Empfang (nachfolgend als LNA bezeichnet), eine logische Steuerschal tung 10 zum Steuern des TX-ATT 1, des RX-ATT 6 und des SPDT-SW 4a in Abhängigkeit von einem Steuersignal CONT, und einen negativen Spannungs generator 9 (nachfolgend als NVG bezeichnet) zum Zuführen einer negativen Gatevorspannung V_GB an den PA 2 mit seinem GaAs-FET. Gemäß diesem ersten Ausführungsbeispiel wird eine negative Spannung V_SS, die als Mittel wert bei der Erzeugung der negativen Spannung V_GB im NVG 9 erzeugt wird, der logischen Steuerschaltung 10 zugeführt. Ferner besitzt der IC 100 einen Eingangsanschluß 11 für ein gesendetes HF-Signal (RF-Signal) (nachfolgend als TX-IN bezeichnet), einen Ausgangsanschluß 14 für ein empfangenes HF- Signal (nachfolgend als RX-OUT bezeichnet), einen Antennenanschluß 5 (nachfolgend als ANT bezeichnet), der mit einer außerhalb des ICs 100 ange ordneten Antenne 5a verbunden ist, einem V_NVG-Eingangsanschluß 12 (nachfolgend als V_NVG-IN bezeichnet), der eine positive Versorgungsspan nung V_NVG zum Steuern einer Ausgangsspannung vom NVG 9 empfängt, und einem Eingangsanschluß 13 für ein Steuersignal (nachfolgend als CONT-IN bezeichnet) zum Empfangen des Steuersignals CONT mit dem die logische Steuerschaltung 10 gesteuert wird. Als positive Versorgungsspannung V_NVG wird eine Versorgungsspannung V_DD verwendet, die dem IC 100 zugeführt wird. Das Steuersignal CONT wird von einem (nicht dargestellten) Basisband- IC zugeführt, der sich außerhalb des ICs 100 befindet. Die Bezugszeichen 3a und 3b bezeichnen Bandpaßfilter (nachfolgend als BPFs bezeichnet), die sich außerhalb des ICs 100 befinden.

Die Fig. 2 zeigt ein Blockschaltbild, das einen Teil des ICs 100 darstellt, der in Fig. 1 mit A bezeichnet ist. Im einzelnen zeigt die Fig. 2 den SPDT- SW 4a, das RX-ATT 6, ein Schnittstellenteil der logischen Steuerschaltung 10 und den NVG 9. In der Figur bezeichnen gleiche Bezugszeichen wie in Fig. 1 gleiche oder entsprechende Teile. Der SPDT-SW 4a besitzt einen sendeseiti gen Schalterabschnitt 4b und einen empfangsseitigen Schalterabschnitt 4c. Der sendeseitige Schalterabschnitt 4b besitzt einen Feldeffekttransistor vom Verarmungstyp (nachfolgend als D-FET bezeichnet) 70 sowie Widerstände 72 und 74 zum Anlegen einer Vorspannung. Der empfangsseitige Schalterab schnitt 4c besitzt einen D-FET 71 und Widerstände 73 und 75 zum Anlegen ei ner Vorspannung. Ein Widerstand 76 zum Anheben der Potentiale der Sende leitungen, d. h. der Potentiale von Source und Drain der D-FETs 70 und 71 in Abhängigkeit von der Versorgungsspannung V_DD ist zwischen den D-FETs 70 und 71 angeordnet. Darüber hinaus besitzt der SPDT-SW 4a einen sendeseiti gen Eingangsanschluß 62 (nachfolgend als SW-TX bezeichnet), einen emp fangsseitigen Ausgangsanschluß 63 (nachfolgend als SW-RX bezeichnet), Steuersignaleingangsanschlüsse 64 und 65 sowie einen Anschluß 66 zum An legen einer hohen Spannung. Das Bezugszeichen 6a bezeichnet einen Signal ausgangsanschluß des RX-ATT 6. Das Bezugszeichen 10a bezeichnet einen Teil der logischen Steuerschaltung 10 in der Nähe des Ausgangs, wobei dieser Teil 10a Ausgabepuffer 18a und 18b zum Zuführen von Steuersignalen V_G1 und V_G2 an den Steuersignal-Eingangsanschluß 64 und 65 des SPDT-SW 4a aufweist, während ein Ausgabepuffer 19 ein Steuersignal V_G3 und ein inver tiertes Signal an das RX-ATT 6 liefert. Darüber hinaus bezeichnet das Bezugszeichen 15 einen Hochspannungsanschluß zum Zuführen einer hohen Spannung V_H an die Ausgabepuffer 18a, 18b und 19. Da dieser Anschluß 15 mit der Spannungsversorgung verbunden ist, ist V_H gleich V_DD. Die Bezugs zeichen 16a, 16b und 16c bezeichnen Ausgabepuffer-Steueranschlüsse zum Empfangen der Steuersignale V_C1, V_C2 und V_C3, die jeweils die Ausgabepuf fer 18a, 18b und 19 steuern. Diese Steuersignale V_C1, V_C2 und V_C3 werden einem vom Abschnitt bzw. Teil 10a verschiedenen Teil der Steuerschaltung 10 zugeführt. Die Bezugszeichen 17a, 17b und 17c bezeichnen Anschlüsse für ei ne niedere Spannung zum Zuführen von niederen Spannungen V_L1, V_L2 und V_L3 an die Ausgabepuffer 18a, 18b und 19. Da die Anschlüsse 17a und 17c für die niedrigen bzw. geringen Spannungen auf Masse liegen, liegen V_L1 und V_L3 ca. auf 0 V. Eine unterhalb von 0 V liegende negative Spannung V_SS wird an den Niederspannungsanschluß 17b von NVG 9 zugeführt.

Die Fig. 3(a) zeigt ein Schaltbild, das den Ausgabepuffer 18a (18b) dar stellt, während die Fig. 3(b) ein Schaltbild zeigt, das den Ausgabepuffer 19 darstellt. In diesen Figuren bezeichnen die Bezugszeichen 80, 81, 82, 83, 84, 85 und 97 Feldeffekttransistoren vom Anreicherungstyp (nachfolgend als E- FETs bezeichnet), die Bezugszeichen 86, 87, 88, 89 und 98 D-FETs, die Be zugszeichen 90a, 90b, 90c, 91a und 91b Dioden, die Bezugszeichen 92 und 92a Widerstände, das Bezugszeichen 92b einen Hochfrequenz-Sendekonden sator, das Bezugszeichen 93 einen Ausgabepuffer-Steueranschluß zum Emp fangen der Ausgabepuffer-Steuersignale V_C1, V_C2 und V_C3, das Bezugszei chen 94 einen Steuersignal-Ausgangsanschluß zum Ausgeben der Steuersi gnale V_G1, V_G2 und V_G3 in Richtung des SPDT-SW 4a und des RX-ATT 6, und das Bezugszeichen 96 einen Hochspannungs-Anlegeanschluß, der mit dem Hochspannungsanschluß 15 verbunden ist und die große Spannung bzw. hohe Spannung V_H empfängt.

Darüber hinaus bezeichnet das Bezugszeichen 17 einen Niederspan nungsanschluß zum Zuführen der niederen Spannungen V_L1, V_L2 und V_L3. Dieser Niederspannungsanschluß 17 entspricht den Niederspannungsan schlüssen 17a, 17b und 17c gemäß Fig. 2. Das Bezugszeichen 94a bezeich net einen Steuersignal-Ausgangsanschluß zum Ausgeben des invertierten Si gnals in Richtung zum RX-ATT 6 hin.

Die Fig. 4 zeigt ein Schaltbild, das ein π-Stufenschalter-Dämpfungsglied als Beispiel für das TX-ATT 1 und das RX-ATT 6 gemäß Fig. 1 darstellt. In der Figur bezeichnen die Bezugszeichen 31, 32 und 33 D-FETs, die Bezugs zeichen 34, 35 und 36 Widerstände zum Bestimmen des Dämpfungsbetrages, Bezugszeichen 37, 38, 39, 40, 41 und 42 Widerstände zum Anlegen einer Vor spannung, Bezugszeichen 44 einen Signaleingangsanschluß, Bezugszei chen 45 einen Signalausgangsanschluß, und die Bezugszeichen 46 und 47 Steuersignal-Eingangsanschlüsse. Die Steuersignal-Eingangsanschlüsse 46 und 47 sind mit dem Ausgabepuffer 19 der logischen Steuerschaltung 10 ge mäß Fig. 2 verbunden und empfangen das Steuersignal V_G3 und das inver tierte Signal von der logischen Steuerschaltung 10. Das Bezugszei chen 48 bezeichnet einen Versorgungsspannungsanschluß zum Zuführen der Versorgungsspannung V_DD, während das Bezugszeichen 43 einen Kondensa tor zum wechselweisen Erden des FETs 32 und des FETs 33 über den Wider stand 36 bezeichnet.

Die Fig. 5 zeigt ein Blockschaltbild, das einen typischen Aufbau des ne gativen Spannungsgenerators 9 darstellt. In der Figur bezeichnen die gleichen Bezugszeichen wie in Fig. 1 gleiche oder entsprechende Teile. Das Bezugs zeichen 21 bezeichnet einen Oszillator bzw. Schwingkreis. Anstelle des Oszil lators 21 kann auch ein Puffer zum Übertragen eines kleinen Signals von einer externen Schaltung an die nächste Stufe verwendet werden. Das Bezugszei chen 22 bezeichnet eine Treiberschaltung zum Verstärken eines Ausgangssi gnals des Oszillators bzw. Schwingkreises 21 bis zu einer geeigneten Aus gangssignalamplitude. Das Bezugszeichen 23 bezeichnet eine Schaltung zum Ladungspumpen mit der eine am negativen Spannungsgenerator 9 eingege bene positive Spannung V_NVG in eine negative Spannung V_SS umgewandelt wird. Das Bezugszeichen 24 bezeichnet eine Pegelsteuerschaltung zur Pegel- Umwandlung der negativen Spannung V_SS auf eine geeignete Gate-Vorspan nung V_GB (V_SS < V_GB < 0 V). Das Bezugszeichen 25 bezeichnet einen V_SS- Ausgangsanschluß zum Abnehmen der negativen Spannung V_SS von der La dungspumpe 23. Der Ausgangsanschluß 25 ist mit dem Niederspannungsan schluß 17b des Ausgabepuffers 18b der logischen Steuerschaltung 10 verbun den. Dieser negative Spannungsgenerator 9 besteht aus einem Ladungspum pensystem-DC-DC-Wandler.

Die Fig. 6 zeigt ein Schaltbild, das die Schaltung 23 zum Ladungspum pen gemäß Fig. 5 darstellt. In der Figur bezeichnen die Bezugszeichen 102 und 103 Eingangsanschlüsse, die mit der Treiberschaltung 5 verbunden sind. Die Eingangsanschlüsse 102 und 103 empfangen jeweils ein Signal IN und ein invertiertes Signal .

Die Bezugszeichen 105, 106, 107 und 108 bezeichnen E-FETs, das Be zugszeichen 109 bezeichnet einen Kondensator, das Bezugszeichen 101 be zeichnet einen Spannungsversorgungsanschluß zum Empfangen der Versor gungsspannung V_DD und das Bezugszeichen 104 bezeichnet einen negativen Ausgangsspannungsanschluß zum Ausgeben der negativen Spannung V_SS.

Nachfolgend wird die Arbeitsweise des ICs gemäß dem ersten erfin dungsgemäßen Ausführungsbeispiel beschrieben. Beim Senden verbindet der SPDT-SW 4a den ANT 5 mit dem TX-IN 11, wodurch ein am TX-IN 11 einge gebenes HF-Signal einer Frequenzumwandlung in einem (nicht dargestellten) Frequenzwandler unterworfen und am TX-ATT 1 angelegt wird. Im TX-ATT 1 wird das Signal nach Wunsch in Abhängigkeit von der Signalleistung gedämpft. Das gedämpfte Signal wird durch den PA 2 verstärkt und die nicht benötigten Frequenzkomponenten durch den BPF 3a aus dem Signal eliminiert. Daraufhin wird das Signal durch den SPDT-SW 4a und den ANT 5 gesendet und von der Antenne 5a abgegeben.

Beim Empfangen verbindet der SPDT-SW 4a den ANT 5 mit dem RX- OUT 14, wodurch ein von der Antenne 5a empfangenes HF-Signal durch den ANT 5 und SPDT-SW 4a an das RX-ATT 6 übertragen wird. Im RX-ATT 6 wird das Signal nach Wunsch in Abhängigkeit von der Signalleistung gedämpft. Daraufhin werden nicht benötigte Frequenzkomponenten durch den BPF 6 aus dem gedämpften Signal eliminiert. Anschließend wird das Signal durch den LNA 7 verstärkt und von einem (nicht dargestellten) Frequenzwandler hinsicht lich seiner Frequenz umgewandelt. Schließlich wird das Signal am RX-OUT 14 ausgegeben.

Als nächstes wird die Arbeitsweise des negativen Spannungsgenerators (NVG) 9 in Abhängigkeit von den Fig. 5 und 6 beschrieben. Ein vom Schwingkreis bzw. Oszillator 21 erzeugtes Signal wird auf eine geeignete Aus gangssignalamplitude in der Treiberschaltung 22 verstärkt und die Signale IN und den Anschlüssen 102 und 103 der Ladungspumpe 23 entsprechend zugeführt bzw. eingegeben. Wenn der FET 105 eingeschaltet und der FET 106 ausgeschaltet ist, fließt in der Ladungspumpe 23 in Abhängigkeit von der Ver sorgungsspannung V_DD ein Strom durch den FET 105, den Kondensator 110 und den FET 107, wodurch im Kondensator 110 elektrische Ladungen derart gespeichert werden, daß die Seite des Kondensators 110 am Versorgungs spannungsanschluß 101 positiv wird. Wenn der FET 105 ausgeschaltet und der FET 106 eingeschaltet wird, fließt ein Strom durch den FET 106, den Kon densator 109 und den FET 108, wodurch elektrische Ladungen im Kondensa tor 109 derart gespeichert werden, daß die auf der Seite des Ausgangsan schluß 104 der Ladungspumpe 23 negativ wird. Der Umschaltvorgang zwi schen dem FET 105 und dem FET 106 wird in Abhängigkeit von Signalen IN und von der Treiberschaltung 22 wiederholt, wodurch eine negative Span nung V_SS vom Ausgangsanschluß 104 ausgegeben wird. Man erhält ein Aus gangssignal von ca. -2 V als negative Spannung V_SS, wenn die Versorgungs spannung V_DD 3 V ist. Daraufhin wird die negative Spannung V_SS an der Pe gelsteuerschaltung 24 eingegeben, wobei die negative Spannung V_SS auf eine Gate-Vorspannung V_GB eingestellt wird, die man für den PA 2 benötigt, wäh rend die Gate-Vorspannung V_GB dem PA 2 eingegeben wird. In diesem ersten Ausführungsbeispiel wird die negative Spannung V_SS vom V_SS Ausgangsan schluß 25 ausgegeben und dem Niederspannungsanschluß 17b des Ausgabe puffers 18b der logischen Steuerschaltung 10 zugeführt.

Nachfolgend wird eine Beschreibung der Arbeitsweise der Ausgabepuffer anhand der Fig. 3(a) und 3(b) gegeben. Im Ausgabepuffer 18a (18b) ge mäß Fig. 3(a) wird der FET 80 ausgeschaltet, wenn der FET 80 in Abhängig keit vom am Ausgabepuffer-Steueranschluß 93 eingegebenen Ausgabepuffer- Steuersignal eingeschaltet wird, da der FET 81 eingeschaltet wird, wodurch die FETs 83 und 85 eingeschaltet und der FET 84 ausgeschaltet wird. Folglich wird eine niedrige Spannung am Niederspannungsanschluß 95 vom Steuersi gnalausgangsanschluß 94 ausgegeben. Wenn andererseits der FET 80 in Ab hängigkeit vom Ausgabepuffer-Steuersignal ausgeschaltet wird, wird der FET 82 eingeschaltet, da der FET 81 ausgeschaltet wird, wodurch die FETs 83 und 85 ausgeschaltet und der FET 84 eingeschaltet wird. Folglich wird eine hohe Spannung am Hochspannungsanschluß 96 vom Steuersignalausgangs anschluß 94 ausgegeben.

Im Ausgabepuffer 18c gemäß Fig. 3(b) wird eine Schaltung bestehend aus E-FETs 81 bis 85, D-FETs 87 bis 89 und Dioden 91a und 91b, die denen gemäß Fig. 3(a) ähnlich sind, zu einem Ausgabepuffer addiert, der ähnlich dem Ausgabepuffer gemäß Fig. 3(a) ist, wobei ferner ein Invertierer beste hend aus einem D-FET 98 und E-FET 97 in der hinzugefügten Schaltung vor gesehen ist. In diesem Ausgabepuffer 18c wird, wenn der FET 80 eingeschaltet ist, eine niedrige Spannung vom Steuersignal-Ausgangsanschluß 94 ausgege ben und, wenn der FET 80 ausgeschaltet ist, entsprechend der gleichen Ar beitsweise wie sie bereits anhand der Fig. 3(a) beschrieben wurde eine hohe Spannung vom Steuersignal-Ausgangsanschluß 94 ausgegeben. Darüber hin aus wird ein invertiertes Steuersignal, d. h. ein dem Steuersignal-Ausgangsan schluß 94 entgegengesetztes Signal am Steuersignal-Ausgangsanschluß 94a ausgegeben.

Nachfolgend wird die Arbeitsweise des RX-ATT 6 anhand der Fig. 4 be schrieben. Das RX-ATT 6 wird durch die Steuersignale V_G3 und gesteu ert, die einander entgegengesetzt sind und jeweils an den Steuersignal-Ein gangsanschlüssen 46 und 47 eingegeben werden. Da die Widerstände 40 bis 42 parallel miteinander verbunden sind ist zunächst das Potential der Drain und der Source der FETs 31 bis 33 genauso hoch wie das Potential der Ver sorgungsspannung V_DD. Wenn daher das dem Steuersignal-Eingangsan schluß 46 zugeführte Steuersignal ein hochpegeliges Signal, d. h. "H", ist und das dem Steuersignal-Eingangsanschluß 47 zugeführte Steuersignal ein nie derpegeliges Signal, d. h. "L", ist, wird der FET 31 eingeschaltet und die FETs 32 und 33 ausgeschaltet, wodurch das am Signaleingangsanschluß 44 eingegebene HF-Signal in den Sendezustand gelangt. Wenn andererseits das dem Steuersignal-Eingangsanschluß 46 eingegebene Steuersignal "L" ist und das dem Steuersignal-Eingangsanschluß 47 eingegebene Steuersignal "H" ist, wird der FET 31 ausgeschaltet und die FETs 32 und 33 eingeschaltet, wodurch eine π-Widerstandsschaltung erzeugt wird und das dem Signal-Eingangsan schluß 44 eingegebene HF-Signal in den gedämpften Zustand gelangt. Beim Senden, d. h., wenn RX-ATT 6 nicht benötigt wird, werden die Pegel "L" und "H" den Steuersignal-Eingangsanschlüssen 46 und 47 des RX-ATT 6 von der logi schen Steuerschaltung 10 entsprechend zugeführt.

Als nächstes wird die Arbeitsweise der Schaltung gemäß Fig. 2, d. h. der SPDT-SW 4a, das RX-ATT 6 und der Schnittstellenteil der logischen Steuer schaltung 10 beschrieben. Im Betrieb beträgt die Versorgungsspannung V_DD 3 V und die vom NVG 9 erzeugte negative Spannung V_SS -2 V.

Beim Senden wird in Abhängigkeit von den Puffer-Steuersignalen V_C1 und V_C2 eine Spannung mit hohem Pegel vom Ausgabepuffer 18a als "H" des Steuersignals V_G1 und eine Spannung mit niedrigem Pegel vom Ausgabepuf fer 18b als "L" des Steuersignals V_G2 zugeführt. Daraufhin wird der auf dem sendeseitigen Schalterabschnitt 4b des SPDT-SW 4a befindliche FET 70 durch das Potential mit hohem Pegel "H" des Steuersignals V_G1 eingeschaltet und der FET 71 im empfangsseitigen Schalterabschnitt 4c des SPDT-SW 4a durch das Potential mit niedrigem Pegel "L" des Steuersignals V_G2 ausgeschaltet, wodurch ein dem SW-TX 62 eingegebenes HF-Signal vom Antennenan schluß 5 ausgegeben wird. Das eingegebene HF-Signal wird nicht vom SW- RX 63 ausgegeben.

Beim Empfangen wird in Abhängigkeit von den Puffer-Steuersignalen V_C1 und V_C2 eine Spannung mit niedrigem Pegel vom Ausgabepuffer 18a als "L" des Steuersignals V_G1 ausgegeben, während eine Spannung mit hohem Pegel vom Ausgabepuffer 18b als "H" des Steuersignals V_G2 ausgegeben wird. Dar aufhin wird der FET 70 im SPDT-SW 4a durch das Potential mit niedrigem Pe gel "L" des Steuersignals V_G1 ausgeschaltet und der FET 71 durch das Poten tial mit hohem Pegel "H" des Steuersignals V_G2 eingeschaltet, wodurch ein am Antennenanschluß 5 eingegebenes HF-Signal vom SW-RX 63 ausgegeben wird. Das eingegebene HF-Signal wird nicht vom SW-TX 62 ausgegeben.

Die Ausgabepuffer 18a, 18b und 19 besitzen einen derartigen Schal tungsaufbau, daß die Spannung mit hohem Pegel V_H, die dem Ausgabepuffer eingegeben wird, als Spannungssteuersignal mit hohem Pegel ausgegeben wird, während die Spannungen mit niedrigem Pegel V_L1, V_L2 und V_L3, die den Ausgabepuffern eingegeben werden, als Spannungssteuersignale mit gerin gem Pegel ausgegeben werden. In diesem ersten Ausführungsbeispiel wird die Versorgungsspannung V_DD (= 3 V) an den Ausgabepuffern 18a und 19 als Spannung mit hohem Pegel V_H angelegt, während die Massespannung (= 0 V) diesen Ausgabepuffern als Spannungen V_L1 und V_L3 mit niedrigem Pegel zu geführt wird. Während der Sendeoperation erzeugt darüber hinaus der NVG 9 die negative Spannung V_SS zum Betreiben des PA 2 mit der negativen Span nung V_SS, wobei diese negative Spannung V_SS (= -2 V) dem Ausgabepuf fer 18b als Spannung mit niedrigem Pegel V_L2 zugeführt wird. Während der Sendeoperation wird daher die negative Spannung V_SS, die kleiner als die Massespannung ist, als "L" des Steuersignals V_G3 vom Ausgabepuffer 18b zur Gateelektrode des FETs 71 zugeführt, wodurch dieser ausgeschaltet wird und die Gate-Sourcespannung (Gate-Drainspannung) des FETs 71 beim Senden - 5 V (= V_SS-V_DD) beträgt. Da beim herkömmlichen IC gemäß Fig. 13 die den niederen Pegel des Ausgabepuffers bestimmenden Spannungen mit niedrigem Pegel V_L1, V_L2 und V_L3 auf Masse liegen und das Potential mit niedrigem Pe gel "L" des Steuersignals gleich der Massespannung, d. h. 0 V, ist, liegt die Ga te-Sourcespannung (Gate-Drainspannung) des FETs 71, auf -3 V (= 0 V-V_DD), wenn die Versorgungsspannung V_DD auf einem niederen Pegel von 3 V liegt, so daß der AUS-Zustand des FETs 71 nicht ausreicht, wodurch sich ein Leck vorgang eines Signals ergibt, der den Widerstand eines Teiles in der Nähe des SPDT-SW 4 zur Sendespannung negativ beeinflußt. Im IC gemäß dem ersten Ausführungsbeispiel wird jedoch ein ausreichender AUS-Zustand des FETs 71 realisiert, da die Gate-Sourcespannung des FETs 71 im empfangsseitigen Schalterabschnitt 4c -5 V beträgt, wodurch ein unerwünschter Leckvorgang des Signals vermieden wird.

Die Fig. 7(a) und 7(b) zeigen die Charakteristika des Einfügungsver lustes zwischen dem ANT 5 und dem SW-TX 62 sowie die Isolierungscharak teristika zwischen dem ANT 5 und dem Signalausgangsanschluß 6a des RX- ATT 6, während der Sendeoperation des ICs, der den SPDT-SW 4a gemäß Fig. 2 aufweist. In der Fig. 7(a) zeigt die Ordinate den Einfügungsverlust (dB) zwischen dem NT 5 und dem SW-TX 62, während die Abszisse die Eingangs leistung (dBm) beim Senden darstellt. In Fig. 7(b) zeigt die Ordinate die Isolie rung (dB) zwischen dem ANT 5 und dem Signalausgangsanschluß 6a des RX- ATT 6, während die Abszisse die Eingangsleistung (dBm) beim Senden dar stellt. In diesen Figuren ist "H" des Steuersignals V_G1, welches der Gateelek trode des FETs 70 zugeführt wird, gleich der Versorgungsspannung V_DD (= 3 V), wobei die durchgezogene Linie den Fall darstellt, bei dem das dem Steu erspannungsanschluß 65 eingegebene Potential mit niedrigem Pegel "L" 0 V beträgt, während die strichlierte Linie den Fall darstellt, bei dem das Potential mit niedrigem Pegel "L" ausreichend geringer als 0 V ist.

Wenn gemäß Fig. 7(a) das Potential mit niedrigem Pegel "L" des am Steuersignal-Eingangsanschluß 65 eingegebenen Steuersignals 0 V beträgt, steigt zwischen dem SW-TX 62 und dem ANT 5 der Einfügungsverlust, da die Gate-Sourcespannung (Gate-Drainspannung) des FETs 71 nicht ausreichend ist, wenn die Eingangsleistung 15 dBm übersteigt. Wenn andererseits das Po tential mit niedrigem Pegel "L" des Steuersignals ausreichend geringer als 0 V ist, wird der Einfügungsverlust zwischen ANT 5 im SPDT-SW 4a und SW- TX 62 bei einem geringen Wert beibehalten, da die Gate-Sourcespannung (Gate-Drainspannung) des FETs 2 ausreichend ist, selbst wenn eine hohe Leistung oberhalb 24 dBm eingegeben wird. Wenn das inländische "Persönliches Handytelefonsystem" (PHS) als Beispiel für ein tragbares Tele fonsystem verwendet wird, ist der Verlust der Sendeleistung bemerkenswert, wenn das Potential mit niedrigem Pegel "L" des Steuersignals 0 V ist, wie es durch die durchgezogene Linie in Fig. 7(a) dargestellt ist, da ein Ausgangssi gnal eines Leistungsverstärkers im PHS 21 bis 22 dBm beträgt. Daher kann im PHS ein IC mit dem Steuersignal "L" = 0 V nicht verwendet werden.

Wenn andererseits, wie durch die durchgezogene Linie in Fig. 7(b) dar gestellt, das Potential mit niedrigem Pegel "L" des Steuersignals 0 V beträgt, verringert sich die Isolierung zwischen ANT 5 im SPDT-SW 4a und dem Si gnalausgangsanschluß 6a des RX-ATT 6, wenn die Eingangsleistung 15 dBm übersteigt. Wenn jedoch, wie durch die strichlierte Linie in der Figur dargestellt, das Potential mit niedrigem Pegel "L" des Steuersignals ausreichend unterhalb von 0 V liegt, wird die Isolierung beibehalten, selbst wenn eine hohe Sendelei stung oberhalb von 24 dBm eingegeben wird.

Aus den Fig. 7(a) und 7(b) ergibt sich, daß ein geringer Einfügungs verlust des SPDT-SW 4a und eine hohe Isolierung zwischen dem SPDT- SW 4a und dem RX-ATT 6 beibehalten werden kann, wenn das Potential mit niedrigem Pegel "L" der Gateelektrode des dem FET 71 im empfangsseitigen Schalterabschnitt 4c des SPDT-SW 4a zugeführten Steuersignals ausreichend unterhalb von 0 V liegt. Da im ersten erfindungsgemäßen Ausführungsbeispiel das Potential mit niedrigem Pegel "L" des Steuersignals auf -2 V liegt, d. h. aus reichend unterhalb von 0 V liegt, wird der Einfügungsverlust des SPDT-SW 4a verringert und die Isolierung zwischen dem SPDT-SW 4a und dem RX-ATT 6 verbessert.

Wie vorstehend beschrieben wird gemäß dem ersten erfindungsgemäßen Ausführungsbeispiel die Gate-Sourcespannung (Gate-Drainspannung) des FETs 71 angehoben, da eine Spannung unterhalb einer Massespannung als Spannungssteuersignal mit niedrigem Pegel der Gateelektrode des FETs 71 im empfangsseitigen Schalterabschnitt 4c zugeführt wird, wodurch der Einfü gungsverlust des SPDT-SW 4a verringert und die Isolierung zwischen dem SPDT-SW 4a und dem RX-ATT 6 verbessert wird. Folglich wird der Widerstand des ICs bei einer hohen Sendeleistung verbessert.

Ausführungsbeispiel 2

Die Fig. 8 zeigt ein Blockschaltbild, das einen Teil eines ICs gemäß ei nem zweiten erfindungsgemäßen Ausführungsbeispiel darstellt. In der Figur bezeichnen gleiche Bezugszeichen wie in Fig. 2 gleiche oder entsprechende Teile.

Der IC gemäß diesem zweiten Ausführungsbeispiel ist identisch mit dem IC gemäß dem ersten Ausführungsbeispiel mit Ausnahme, daß zur weiteren Verbesserung der Isolierung zwischen dem SW-TX 62 des SPDT-SW 4a und dem Ausgangsanschluß 6a des RX-ATT 6 der Niederspannungsanschluß 17c des Ausgabepuffers 19 zum Steuern des RX-ATT 6 mit dem V_SS-Ausgangsan schluß 25 des NVG 9 derart verbunden ist, daß die im NVG 9 erzeugte negati ve Spannung V_SS während der Sendeoperation dem Ausgabepuffer 19 als Spannung mit niedrigem Pegel V_L3 zugeführt wird.

Im RX-ATT 6 gemäß Fig. 4 werden beim Senden eines HF-Signals (RF- Signals) die Pegel "L" und "H" den jeweiligen Steuersignal-Eingangsanschlüs sen 46 und 47 als Steuersignale V_G3 und zugeführt, wodurch der FET 31 ausgeschaltet und die FETs 32 und 33 eingeschaltet werden und sich der RX- ATT 6 in einem gedämpften Zustand befindet.

Gemäß Fig. 8 ist in diesem zweiten erfindungsgemäßen Ausführungs beispiel das Potential mit niedrigem Pegel "L" des vom Ausgabepuffers 19 ausgegebenen Steuersignals die negative Spannung V_SS beim Senden, da die negative Spannung V_SS ausreichend unterhalb der Massespannung liegt, die dem Niederspannungsanschluß 17c des Ausgabepuffers 19 zugeführt wird. Daher entspricht das dem Gate des FET 31 im RX-ATT 6 zugeführte Signal V_G3 der negativen Spannung V_SS. Wenn die Versorgungsspannung V_DD 3 V ist und die in NVG 9 erzeugte negative Spannung V_SS -2 V beträgt, werden die Potentiale der Sendeleitungen im RX-ATT 6 auf das Potential der Versor gungsspannung V_DD angehoben, da das Massepotential, das heißt 0 V als Potential mit niedrigem Pegel "L" im herkömmlichen IC verwendet wird, wo durch die Gate-Sourcespannung (Gate-Drainspannung) des FETs 31 -3 V (= 0 V -V_DD) beträgt. In diesem zweiten Ausführungsbeispiel kann jedoch die Gate- Sourcespannung (Gate-Drainspannung) des FETs 31 auf -5 V (= V_SS-V_DD) angehoben werden.

Da beim herkömmlichen IC der AUS-Zustand des FETs 31 nicht ausrei chend ist, fließt ein Lecksignal aus dem SPDT-SW 4a beim Senden durch den FET 31, so daß man eine hohe Isolierung nur sehr schwer erhält. Im erfin dungsgemäßen zweiten Ausführungsbeispiel wird jedoch ein Lecksignal des SPDT-SW 4a, welches in den RX-ATT 6 fließt durch den FET 31 abgeschnit ten, da der AUS-Zustand des FETs 31 ausreichend ist, wodurch man bei einer hohen Sendeleistung eine befriedigende Isolierung zwischen dem SW-TX 62 und dem Signalausgangsanschluß 6a des RX-ATT 6 erhält.

Ausführungsbeispiel 3

Die Fig. 9 zeigt ein Blockschaltbild, das einen Teil eines ICs gemäß ei nem dritten erfindungsgemäßen Ausführungsbeispiel darstellt. In der Figur be zeichnen die gleichen Bezugszeichen wie in Fig. 2 gleiche oder entspre chende Teile. Der IC gemäß diesem dritten Ausführungsbeispiel verwendet ei nen negativen Spannungsgenerator 9a, der anstelle des NVG 9 gemäß dem ersten Ausführungsbeispiel einen Doppelspannungsgenerator (nachfolgend als Doppelspannungs/Negativspannungsgenerator bezeichnet) aufweist. Der Dop pelspannungsgenerator erzeugt eine doppelt so hohe Ausgangsspannung wie die Versorgungsspannung V_DD (nachfolgend als eine Doppelspannung V_2DD bezeichnet). Eine in dieser Schaltung 9a erzeugte negative Spannung V_GB wird dem PA 2 und die Doppelspannung V_2DD dem Hochspannungsan schluß 15 zugeführt, wodurch dem SPDT-SW 4a und den Ausgabepuffern 18a, 18b und 19 eine hohe Spannung zugeführt wird. Der Niederspannungsan schluß 17b des Ausgabepuffers 18b liegt auf Masse.

Die Fig. 10 zeigt ein Blockschaltbild, das den Doppelspan nungs/Negativspannungsgenerator 9a darstellt. In dieser Figur bezeichnen gleiche Bezugszeichen wie in der Fig. 5 gleiche oder entsprechende Teile. Das Bezugszeichen 26 bezeichnet eine Treiberschaltung an der Doppelspan nungs-Ausgangsseite, während das Bezugszeichen 27 eine Ladungspumpen schaltung zum Erzeugen einer doppelten Spannung bezeichnet. Obwohl die Figur dies nicht zeigt, wird die Versorgungsspannung V_DD der Treiberschal tung 26 und der Ladungspumpenschaltung 27 zugeführt.

Die Fig. 11 zeigt ein Schaltbild, das die Doppelspannungsgenerator-La dungspumpenschaltung 27 darstellt. In der Figur bezeichnen gleiche Bezugs zeichen wie in Fig. 6 gleiche oder entsprechende Teile. Das Bezugszei chen 104a bezeichnet einen Doppelspannungs-V_2DD-Ausgangsanschluß. Die Eingangsanschlüsse 102 und 103 sind mit dem Ausgang der Treiberschal tung 26 verbunden. Ein Signal IN und ein invertiertes Signal wird den Ein gangsanschlüssen 102 und 103 entsprechend zugeführt.

Im Doppelspannungs/Negativspannungsgenerator 9a wird durch den Schwingkreis bzw. Oszillator 21, die Treiberschaltung 22, die Ladungspum penschaltung 23 und die Pegelsteuerspannung 24 wie im Negativspannungs generator gemäß Fig. 5 die negative Spannung V_SS erzeugt. Darüber hinaus wird eine Doppelspannung V_2DD vom Oszillator 21, der Treiberschaltung 26 und der Doppelspannungsgenerator-Ladungspumpenschaltung 27 erzeugt.

In der Doppelspannungsgenerator-Ladungspumpenschaltung 27 fließt in Abhängigkeit von der Versorgungsspannung V_DD vom Spannungsversor gungsanschluß 101 ein Strom durch den FET 107, den Kondensator 110 und den FET 106, wenn durch die Eingangssignale IN und , die durch die Ver stärkung eines Ausgangssignals des Oszillators 21 in der Treiberschaltung 26 erzeugt werden, der FET 105 ausgeschaltet und der FET 106 eingeschaltet wird, wodurch elektrische Ladungen mit einer Spannung, die der Spannungs versorgung äquivalent sind im Kondensator 110 derart gespeichert werden, daß die Seite beim FET 107 positiv wird. Wenn durch Inversion bzw. Umkeh rung der Eingangssignale der FET 105 eingeschaltet und der FET 106 ausge schaltet wird, fließt ein Strom vom Spannungsversorgungsanschluß 101 durch den FET 107, den FET 108 und den Kondensator 109, da das Potential des FETs 105 gleich dem Potential des FETs 107 ist, wodurch elektrische Ladun gen mit einer der Versorgungsspannung äquivalenten Spannung im Kondensa tor 109 derart gespeichert werden, daß die Seite beim FET 108 positiv wird. Der Umschaltvorgang zwischen dem FET 105 und dem FET 106 wird wieder holt, wodurch am Doppelspannungs-Ausgangsanschluß 104a eine Doppel spannung V_2DD ausgegeben wird, die ungefähr zweimal so groß ist wie die Versorgungsspannung V_DD. Der Schaltungsaufbau der Doppelspannungsge nerator-Ladungspumpenschaltung 27 ist nicht auf den Schaltungsaufbau ge mäß Fig. 11 beschränkt.

Im ersten erfindungsgemäßen Ausführungsbeispiel wird dem Ausgabepuf fer 18b eine in NVG 9 erzeugte negative Spannung V_SS als Spannung mit niedrigem Pegel zugeführt, wodurch dem sendeseitigen Schalterabschnitt 9c des SPDT-SW 4a ein Steuersignal zugeführt wird, mit dem die Gate-Source spannung (Gate-Drainspannung) des FETs 71 im SPDT-SW 4a angehoben wird, der sich beim Senden in einem AUS-Zustand befindet, wodurch man eine Verringerung des Einfügungsverlusts des SPDT-SW 4a und einen Anstieg bei der Isolierung zwischen den SPDT-SW 4a und dem RX-ATT 6 erhält. Anderer seits wird in diesem dritten erfindungsgemäßen Ausführungsbeispiel der Dop pelspannungs/Negativspannungsgenerator 9a gemäß Fig. 10 anstelle des NVG 9 eingesetzt, wodurch eine Spannung zum Anheben der Potentiale der Sendeleitungen im SPDT-SW 4a beim Senden auf eine Spannung V_2DD an gehoben wird, die ungefähr zweimal so groß ist wie die Versorgungsspannung V_DD innerhalb des ICs 100, der den Doppelspan nungs/Negativspannungsgenerator 9a verwendet. Wenn beispielsweise V_DD 3 V ist, beträgt V_2DD 5 bis 6 V. Auch in diesem Fall können die gleichen Effekte realisiert werden, wie sie beim ersten Ausführungsbeispiel auftreten.

Zurückkehrend zu Fig. 9 wird die vom Doppelspan nungs/Negativspannungsgenerator 9a ausgegebene Doppelspannung V_2DD als Spannung mit hohem Pegel V_H dem Hochspannungsanschluß 15 zuge führt, während der Niederspannungsanschluß 17b des Ausgabepuffers 18b auf Masse liegt, wodurch beim Senden die Potentiale der Sendeleitungen im SPDT-SW4a an die Doppelspannung V_2DD angeglichen werden, während das Potential mit niedrigem Pegel "L" des Steuersignals, das der Gateelektrode des FETs 71 im sendeseitigen Schaltungsabschnitt 4c zugeführt wird, auf die Massespannung gezogen wird, das heißt 0 V. Dadurch wird die Gate-Source spannung (Gate-Drainspannung) des FETs 71 im sendeseitigen Schaltungsab schnitt 4c, der sich beim Senden in einem AUS-Zustand befindet, auf -5 bis -6 V (= 0 V-V_2DD) angehoben, wohingegen diese Spannung -3 V (= 0 V-V_DD) beim herkömmlichen IC beträgt. Obwohl in der Schaltung gemäß Fig. 9 die Dop pelspannung V_2DD dem Hochspannungsanschluß 15 als Spannung mit hohem Pegel V_H angelegt wird, kann sie direkt an der Source und Drain des FETs 71 im sendeseitigen Schalterabschnitt 4c angelegt werden.

Wie vorstehend beschrieben kann gemäß dem dritten erfindungsgemä ßen Ausführungsbeispiel die Gate-Sourcespannung (Gate-Drainspannung) des FETs 71, der sich beim Senden im AUS-Zustand befindet, gegenüber dem her kömmlichen IC angehoben werden, da die im Doppelspan nungs/Negativspannungsgenerator 9a erzeugte Doppelspannung V_SS den Sendeleitungen des SPDT-SW 4a zugeführt wird, wodurch die gleichen Effekte wie beim ersten erfindungsgemäßen Ausführungsbeispiel erreicht werden kön nen.

Ausführungsbeispiel 4

Die Fig. 12 zeigt ein Blockschaltbild, daß einen Teil eines ICs gemäß ei nem vierten erfindungsgemäßen Ausführungsbeispiel darstellt. In der Figur be zeichnen die gleichen Bezugszeichen wie in Fig. 9 gleiche oder entspre chende Teile.

In diesem vierten Ausführungsbeispiel der Erfindung wird in einem dem IC gemäß dem dritten Ausführungsbeispiel ähnlichem IC der Niederspannungs anschluß 17b des Ausgabepuffers 18b mit dem Ausgangsanschluß 25 zum Ausgeben der negativen Spannung V_SS des Doppelspan nungs/Negativspannungsgenerators 9a verbunden, während er im dritten Ausführungsbeispiel auf Masse gelegt wird, so daß die von der Ladungspum penschaltung 23 ausgegebene negative Spannung V_SS dem Ausgabepuf fer 18b als Spannung mit niedrigem Pegel V_L2 zugeführt wird. Da das Potential mit niedrigem Pegel "L" des vom Ausgabepuffer 18b beim Senden ausgegebe nen Steuersignals in dieser Schaltung gleich der negativen Spannung V_SS ist, kann, wenn die Versorgungsspannung V_DD auf 3 V liegt und die negative Spannung V_SS auf -2 V liegt, die Gate-Sourcespannung (Gate-Drainspannung) des FETs 71 im SPDT-SW 4a, der sich beim Senden im AUS-Zustand befindet, auf -7 bis -8 V (= V_SS-V_2DD) angehoben werden, das heißt es kann eine wei tere Anhebung der Gate-Sourcespannung realisiert werden. Folglich erhält man eine weitere Verringerung des Einfügungsverlusts des SPDT-SW 4a und einen weiteren Anstieg bei der Isolierung zwischen dem SPDT-SW 4a und dem RX-ATT 6 gegenüber den Werten beim IC gemäß dem dritten Ausführungsbei spiel.

Im ersten bis vierten erfindungsgemäßen Ausführungsbeispiel wurde der Schwerpunkt auf einen IC mit einem eine einfache Struktur aufweisenden SPDT-Schalter 4a gelegt, wobei gemäß Fig. 2 sowohl ein sendeseitiger Schalterabschnitt 4b als auch ein empfangsseitiger Schalterabschnitt 4c einen einzelnen FET aufweist. Unter den Schutzbereich der Erfindung fällt jedoch auch ein ähnlicher IC mit einem SPDT-Schalter, bei dem ein sendeseitiger Schalterabschnitt oder ein empfangsseitiger Schalterabschnitt mehrere Tran sistoren aufweist, die leitende EIN und AUS-Schalter von Signalen darstellen, oder einen SPDT-Schalter, der einen ähnlichen Aufbau besitzt wie der her kömmliche SPDT-Schalter gemäß Fig. 14. Auch in diesem Fall erhält man die gleichen Effekte wie beim ersten bis vierten erfindungsgemäßen Ausführungs beispiel, wobei die Gate-Drainspannung (Gate-Sourcespannung) des Transi stors im empfangsseitigen Schalterabschnitt, der sich beim Senden im AUS- Zustand befindet, angehoben wird.

Eine integrierte Schaltung besitzt einen SPDT-Schalter mit einem Sende- und Empfangsanschluß, einem Sendeanschluß, einem Empfangsanschluß, ei nem Sendeschalter, der zwischen dem Sendeanschluß und dem Sende- und Empfangsanschluß liegt, und einem Empfangsschalter, der zwischen dem Em pfangsanschluß und dem Sende- und Empfangsanschluß angeordnet ist. Der Sendeschalter besitzt einen Feldeffekttransistor und steuert den Stromfluß zwi schen dem Sendeanschluß und dem Sende- und Empfangsanschluß in Ab hängigkeit von einer dem Gate des Feldeffekttransistors zugeführten positiven Versorgungsspannung, während der Empfangsschalter einen Feldeffekttransi stor aufweist und den Stromfluß zwischen dem Empfangsanschluß und dem Sende- und Empfangsanschluß in Abhängigkeit von einer einem Gate des Feldeffekttransistors zugeführten positiven Versorgungsspannung steuert. Der IC besitzt darüber hinaus eine Vorrichtung zum Anlegen einer gegenüber der Massespannung geringeren Spannung an das Gate des Feldeffekttransistors des Empfangsschalters, wenn die Versorgungsspannung an das Gate des Feldeffekttransistors des Sendeschalters angelegt wird. In diesem IC ist die Differenz zwischen der Gate-Sourcespannung und der Gate-Drainspannung des Feldeffekttransistors des Empfangsschalters im AUS-Zustand gleich einer Differenz zwischen der Versorgungsspannung und der gegenüber der Masse spannung geringeren Spannung, d. h. sie ist größer als eine Differenz zwischen der Versorgungsspannung und der Massespannung. Selbst wenn die Versor gungsspannung niedrig ist kann daher der Einfügungsverlust des SPDT- Schalters (4b) verringert und die Isolierung zwischen dem SPDT-Schalter (4b) und einem variablen Dämpfungsglied für den Empfang (6) verbessert werden, wodurch man einen IC erhält, der gegenüber einer hohen Sendeleistung einen Widerstand aufweist.

Claims

1. Integrierte Schaltung (Fig. 2) mit:
einem SPDT (Single Pole Double Throw)-Schalter (4a) bestehend aus
einem Sende- und Empfangsanschluß (5), einem Sendeanschluß (62), und einem Empfangsanschluß (63),
einem Sendeschalter (4b), der zwischen dem Sendeanschluß (62) und dem Sende- und Empfangsanschluß (5) liegt, wobei der Sendeschalter (4b) ei nen Feldeffekttransistor (70) mit einem Gate aufweist und den Stromfluß zwi schen dem Sendeanschluß (62) und dem Sende- und Empfangsanschluß (5) in Abhängigkeit von einer am Gate des Feldeffekttransistors (70) anliegenden positiven Versorgungsspannung steuert, und
einem Empfangsschalter (4c), der zwischen einem Empfangsan schluß (63) und dem Sende- und Empfangsanschluß (5) liegt, wobei der Emp fangsschalter (4c) einen Feldeffekttransistor (71) mit einem Gate aufweist und den Stromfluß zwischen dem Empfangsanschluß (63) und dem Sende- und Empfangsanschluß (5) in Abhängigkeit von einer am Gate des Feldeffekttran sistors (71) angelegten positiven Versorgungsspannung steuert; und
einer Vorrichtung (10a, 9) zum Anlegen einer gegenüber der Masse spannung geringeren Spannung an das Gate des Feldeffekttransistors (71) des Empfangsschalters (4c), wenn die Versorgungsspannung dem Gate des Feld effekttransistors (70) des Sendeschalters (4b) zugeführt wird.

2. Integrierte Schaltung nach Patentanspruch 1 (Fig. 4 und 8) mit:
einem Empfangs-Dämpfungsglied (6), das einen Feldeffekttransi stor (31) mit einem Gate aufweist und mit dem Empfangsanschluß (63) des SPDT-Schalters (4a) verbunden ist, wobei das Empfangs-Dämpfungsglied (6) sich im ungedämpften Zustand befindet, wenn die Versorgungsspannung dem Gate des Feldeffekttransistors (31) zugeführt wird, während es sich im ge dämpften Zustand befindet, wenn eine Spannung unterhalb der Versorgungs spannung dem Gate des Transistors (31) zugeführt wird; und
einer Vorrichtung (10a, 9) zum Anlegen der unterhalb der Massespan nung liegenden Spannung an das Gate des Feldeffekttransistors (31) des Empfangs-Dämpfungsglieds (6), wodurch man den gedämpften Zustand des Empfangs-Dämpfungsglieds (6) erhält, wenn die Versorgungsspannung dem Gate des Feldeffekttransistors (71) des Sendeschalters (4b) zugeführt wird.

3. Integrierte Schaltung (9) mit:
einem SPDT (Single Pole Double Throw)-Schalter (4a) bestehend aus;
einem Sende- und Empfangsanschluß (5), einem Sendeanschluß (62), und einem Empfangsanschluß (63),
einem Sendeschalter (4b), der zwischen dem Sendeanschluß (62) und dem Sende- und Empfangsanschluß (5) liegt, wobei der Sende-Schalter (4b) einen Feldeffekttransistor (70) mit einem Gate aufweist und den Stromfluß zwi schen dem Sendeanschluß (62) und dem Sende- und Empfangsanschluß (5) in Abhängigkeit von einer dem Gate des Feldeffekttransistors (70) zugeführten positiven Versorgungsspannung steuert, und
einem Empfangsschalter (4c), der zwischen dem Empfangsan schluß (63) und dem Sende- und Empfangsanschluß (5) liegt, wobei der Emp fangsschalter (4c) einen Feldeffekttransistor (71) mit einem Gate, einer Source und einem Drain aufweist, und den Stromfluß zwischen dem Empfangsanschluß (63) und dem Sende- und Empfangsanschluß (5) in Abhängigkeit von einer dem Gate des Feldeffekttransistors (71) zugeführten positiven Versor gungsspannung steuert; und
einer Vorrichtung (9a, 10a) zum Anlegen der Massespannung an das Gate des Feldeffekttransistors (71) des Empfangsschalters (4c) und zum Anle gen einer gegenüber der Versorgungsspannung größeren Spannung an die Source und Drain des Feldeffekttransistors (71) des Empfangsschalters (4c), wenn der Feldeffekttransistor (70) des Sendeschalters (4b) leitend ist.

4. Integrierte Schaltung (12) mit:
einem SPDT (Single Pole Double Throw)-Schalter (4a) bestehend aus;
einem Sende- und Empfangsanschluß (5), einem Sendeanschluß (62) und einem Empfangsanschluß (63),
einem Sendeschalter (4b), der zwischen dem Sendeanschluß (62) und dem Sende- und Empfangsanschluß (5) liegt, wobei der Sendeanschluß (4b) einen Feldeffekttransistor (70) mit einem Gate aufweist, und den Stromfluß zwischen dem Sendeanschluß (62) und dem Sende- und Empfangsan schluß (5) in Abhängigkeit von der dem Gate des Feldeffekttransistors (70) zu geführten positiven Versorgungsspannung steuert, und
einem Empfangsschalter (4c), der zwischen dem Empfangsan schluß (63) und dem Sende- und Empfangsanschluß (5) liegt, wobei der Emp fangsschalter (4c) einen Feldeffekttransistor (71) mit einem Gate, einer Source und einem Drain aufweist, und den Stromfluß zwischen dem Empfangsan schluß (63) und dem Sende- und Empfangsanschluß (5) in Abhängigkeit von der dem Gate des Feldeffekttransistors (71) zugeführten positiven Versor gungsspannung steuert; und
einer Vorrichtung (9a, 10a) zum Anlegen einer gegenüber der Masse spannung kleineren Spannung an das Gate des Feldeffekttransistors (71) des Empfangsschalters (4c) und zum Anlegen einer gegenüber der Versorgungs spannung größeren Spannung an die Source und Drain des Feldeffekttransi stors (71) des Empfangsschalters (4c), wenn der Feldeffekttransistor (70) des Sendeschalters (4b) leitend ist.