DE10105942A1 - Einpoliger Umschalter und Kommunikationseinheit unter Verwendung desselben - Google Patents
Einpoliger Umschalter und Kommunikationseinheit unter Verwendung desselbenInfo
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Abstract
Ein einpoliger Umschalter, der für eine Kommunikationseinheit verwendet wird, umfaßt einen ersten Anschluß und einen zweiten Anschluß, einen gemeinsamen Anschluß, einen ersten FET und einen zweiten FET mit Schottky-Verbindungsgates. Der Drain-Anschluß des ersten FET ist mit dem ersten Anschluß verbunden, und der Source-Anschluß des zweiten FET ist mit dem zweiten Anschluß verbunden. Der Source-Anschluß des ersten FET und der Drain-Anschluß des zweiten FET sind direkt miteinander verbunden und sind mit dem gemeinsamen Anschluß verbunden. Die Abschnürspannung V¶p1¶ des ersten FET ist eingestellt, um 0 > V¶p1¶ > alpha - gamma zu erfüllen, und die Abschnürspannung V¶p2¶ des zweiten FET ist eingestellt, um 0 > V¶p2¶ > gamma - beta zu erfüllen, wobei alpha < gamma < beta. An den Gate-Anschluß des zweiten FET wird ein feststehendes Potential gamma angelegt, und an den Gate-Anschluß des ersten FET wird eines der Potentiale alpha und gamma angelegt, so daß einer von dem ersten Anschluß und dem zweiten Anschluß mit dem gemeinsamen Anschluß elektrisch verbunden werden kann. Zusätzliche Resonanz- und/oder Schaltelemente können ebenfalls enthalten sein.
Description
Die vorliegende Erfindung bezieht sich auf einen einpoliger
Umschalter (SPDT-Schalter; SPDT = single pole double throw)
und auf eine Kommunikationseinheit, die denselben verwen
det. Insbesondere bezieht sich die vorliegende Erfindung
auf einen SPDT-Schalter zur Verwendung als ein Antennen
schalter in einer mobilen Kommunikationseinheit und auf ei
ne Kommunikationseinheit, die denselben verwendet.
Neue Anforderungen, die Größe und die Kosten von mobilen
Kommunikationseinheiten zu reduzieren, erfordern, daß die
Größe und die Kosten von SPDT-Schaltern, die als Antennen
schalter verwendet werden, reduziert werden. Ein SPDT-
Schalter ist ein Schalter mit drei Anschlüssen, von denen
einer mit einem der beiden anderen Anschlüsse verbindbar
ist.
Fig. 7 ist ein Schaltungsdiagramm, das einen herkömmlichen
SPDT-Schalter zeigt, welcher in der ungeprüften japanischen
Patentanmeldung Nr. 9-23101 offenbart ist.
Wie es in Fig. 7 zu sehen ist, umfaßt ein SPDT-Schalter 1
einen ersten Anschluß P1, einen zweiten Anschluß P2, einen
gemeinsamen Anschluß P3, einen ersten Feldeffekttransistor
(FET) Q1, einen zweiten FET Q2, ein erstes induktives Bau
element L1, ein zweites induktives Bauelement L2, Wider
stände R1, R2 und R3, einen ersten Steueranschluß P4, einen
zweiten Steueranschluß P5 und einen dritten Steueranschluß
P6. Der Source-Anschluß des ersten FET Q1 ist mit dem ersten
Anschluß P1 verbunden und der Source-Anschluß des zwei
ten FET Q2 ist mit dem zweiten Anschluß P2 verbunden. Der
Drain-Anschluß des ersten FET Q1 und der Drain-Anschluß des
zweiten FET Q2 sind miteinander verbunden und sind mit dem
gemeinsamen Anschluß P3 verbunden. Das erste induktive Bau
element L1 ist zwischen den Drain-Anschluß und den Source-
Anschluß des ersten FET Q1 geschaltet, und das zweite in
duktive Bauelement L2 ist zwischen den Drain-Anschluß und
den Source-Anschluß des zweiten FET Q2 geschaltet. Der Ga
te-Anschluß des ersten FET Q1 ist über den Widerstand R1
mit dem ersten Steueranschluß P4 verbunden, und der Gate-
Anschluß des zweiten FET Q2 ist über den Widerstand R2 mit
dem zweiten Steueranschluß P5 verbunden. Der Drain-Anschluß
des ersten FET Q1 und der Drain-Anschluß des zweiten FET Q2
sind über den Widerstand R3 mit dem dritten Steueranschluß
P6 verbunden. Sowohl der erste FET Q1 als auch der zweite
FET Q2 weisen eine Abschnürspannung auf, die bei -0,5 V
eingestellt ist. Das Symbol "D" in Fig. 7 stellt den Drain-
Anschluß dar.
Bei dem SPDT-Schalter 1 mit einem solchen Aufbau werden Po
tentiale 0 V, 0 V bzw. -3 V an den ersten Steueranschluß
P4, den zweiten Steueranschluß P5 bzw. den dritten Steue
ranschluß P6 angelegt. Dann weist der erste FET Q1 ein Po
tential von 0 V an dem Drain-Anschluß und dem Source-
Anschluß auf, und die Gate-Drain- (oder Gate-Source-)Span
nung beträgt 0 V, wodurch der erste FET Q1 angeschaltet
wird. Der zweite FET Q2 weist ebenfalls ein Potential von 0 V
an dem Drain-Anschluß und dem Source-Anschluß auf, und
die Gate-Drain- (oder Gate-Source-)Spannung beträgt -3 V,
was weniger als die Abschnürspannung ist, somit wird der
zweite FET Q2 ausgeschaltet. In dem Aus-Zustand weist der
zweite FET Q2 einen Aus-Kapazität zwischen Drain und Source
auf. Die Induktivität des zweiten induktiven Bauelementes
L2 ist so eingestellt, daß das zweite induktive Bauelement
L2 eine Parallelresonanz mit der Aus-Kapazität des zweiten
FET Q2 bilden kann, die eine Resonanzfrequenz aufweist, die
mit der Frequenz des unerwünschten Signales synchron ist.
Theoretisch wird somit eine unendliche Impedanz zwischen
dem Drain-Anschluß und dem Source-Anschluß des zweiten FET
Q2 bei der Frequenz eines solchen unerwünschten Signales
erhalten. Deshalb wird eine elektrische Verbindung zwischen
dem ersten Anschluß P1 und dem gemeinsamen Anschluß P3 über
den ersten FET Q1 festgestellt, und zwischen dem zweiten
Anschluß P2 und dem gemeinsamen Anschluß P3 tritt keine
elektrische Verbindung auf, weil eine unendliche Impedanz
bei der Parallelresonanz zwischen der Aus-Kapazität des
zweiten FET Q2 und des zweiten induktiven Bauelementes L2
erhalten wird.
Andererseits sei angenommen, daß Potentiale von 3 V, 0 V
bzw. 0 V an den ersten Steueranschluß P4, den zweiten Steu
eranschluß P5 bzw. den dritten Steueranschluß P6 angelegt
werden. Im Gegensatz zu der vorhergehenden Beschreibung
wird eine elektrische Verbindung zwischen dem zweiten
Anschluß P2 und dem gemeinsamen Anschluß P3 über den zwei
ten FET Q2 festgestellt, und zwischen dem ersten Anschluß
P1 und dem gemeinsamen Anschluß P3 tritt keine elektrische
Verbindung auf, weil durch die Parallelresonanz zwischen
der Aus-Kapazität des ersten FET Q1 und dem ersten indukti
ven Bauelement L1 eine unendliche Impedanz erhalten wird.
Der SPDT-Schalter 1 ermöglicht es deshalb entweder den ers
ten Anschluß P1 oder den zweiten Anschluß P2 mit dem ge
meinsamen Anschluß P3 zu verbinden, indem die Spannungen
geändert werden, die an den ersten Steueranschluß P4 und
den zweiten Steueranschluß P5 angelegt werden.
Der in Fig. 7 gezeigte SPDT-Schalter 1 hat jedoch den Nach
teil, daß zwei Potentiale von 0 V und -3 V wechselweise an
den ersten Steueranschluß P4 und den zweiten Steueranschluß
P5 angelegt werden müssen. In anderen Worten, während 0 V
oder -3 V an den ersten Steueranschluß P4 angelegt werden
müssen gleichzeitig -3 V oder 0 V an den zweiten Steue
ranschluß P5 angelegt werden. Insbesondere sind zwei Steu
erleitungen erforderlich, die angepaßt sind, um die an die
jeweiligen Anschlüsse anzulegenden Potentiale zu ändern,
oder andernfalls ist eine einzelne Steuerleitung erforder
lich, die in zwei verzweigt ist und so konfiguriert ist,
daß jedes Signal invertiert werden kann.
In solchen Fällen kann eine vergrößerte Fläche für (eine)
solche Steuerleitung(en) erforderlich sein. Andernfalls
kann ein zusätzliches Steuertor, wie z. B. eine CPU (CPU =
central processing unit = zentrale Prozessoreinheit) oder
eine Logik, erforderlich sein, um zu ermöglichen, daß ein
Steuersignal invertiert wird, womit es schwierig gemacht
wird, die Größe und die Kosten des Schalters zu reduzieren.
Die Aufgabe der vorliegenden Erfindung besteht darin, einen
einpoligen Umschalter zu schaffen, der leicht gesteuert
werden kann und kompakt ist, sowie eine Kommunikationsein
heit, die denselben verwendet.
Diese Aufgabe wird durch einen einpoligen Umschalter gemäß
Anspruch 1 bzw. eine Kommunikationseinheit gemäß Anspruch 5
gelöst.
Gemäß einem Aspekt der vorliegenden Erfindung umfaßt ein
SPDT-Schalter bzw. einpoliger Umschalter zu diesem Zweck
einen ersten und einen zweiten Anschluß und einen ersten
und einen zweiten FET mit Schottky-Verbindungsgates. Der
Drain-Anschluß des ersten FET und der Source-Anschluß des
zweiten FET sind mit dem ersten Anschluß bzw. dem zweiten
Anschluß verbunden, und der Source-Anschluß des ersten FET
und der Drain-Anschluß des zweiten FET sind mit dem gemein
samen Anschluß verbunden. An den Gate-Anschluß des zweiten
FET wird ein festes Potential γ angelegt, und eines der Po
tentiale α und β wird an den Gate-Anschluß des ersten FET
angelegt, wobei α < γ < β ist, um zu ermöglichen, daß der
erste oder der zweite Anschluß mit dem gemeinsamen Anschluß
elektrisch verbunden wird. Die Abschnürspannung Vp1 des
ersten FET ist eingestellt, um die Gleichung 0 < Vp1 < α -
γ zu erfüllen, und die Abschnürspannung Vp2 des zweiten FET
ist eingestellt, um die Ungleichung 0 < Vp2 < γ - β zu er
füllen.
Der SPDT-Schalter kann ferner ein erstes induktives Bauele
ment, das parallel zu dem ersten FET geschaltet ist, und
ein zweites induktives Bauelement, das parallel zu dem
zweiten FET geschaltet ist, umfassen.
Der SPDT-Schalter kann ferner ein erstes induktives Bauele
ment, das in Serie mit dem ersten FET geschaltet ist, einen
ersten Kondensator, der parallel zu der Serienschaltung des
ersten FET und des ersten induktiven Bauelementes geschal
tet ist, ein zweites induktives Bauelement das in Serie mit
dem zweiten FET geschaltet ist, und einen zweiten Kondensa
tor, der parallel zu der Serienschaltung des zweiten FET
und des zweiten induktiven Bauelementes geschaltet ist, um
fassen.
Der SPDT-Schalter kann ferner einen dritten FET mit einem
Schottky-Verbindungsgate und einer Abschnürspannung Vp3 um
fassen, die eingestellt ist, um 0 < Vp3 < γ - β zu erfüllen,
und einen vierten FET mit einem Schottky-Verbindungsgate
und einer Abschnürspannung Vp4 umfassen, die eingestellt
ist, um 0 < Vp4 < α - γ zu erfüllen. Der dritte FET kann
einen Drain-Anschluß, der mit dem Drain-Anschluß des ersten
FET verbunden ist, einen Source-Anschluß, der über einen
ersten Masse-Kondensator mit Masse verbunden ist, und einen
Gate-Anschluß, der mit dem Gate-Anschluß des zweiten FET
verbunden ist, aufweisen. Der vierte FET kann einen Drain-
Anschluß, der mit dem Source-Anschluß des zweiten FET ver
bunden ist, einen Source-Anschluß, der über einen zweiten
Masse-Kondensator mit Masse verbunden ist, und einen Gate-
Anschluß, der mit dem Gate-Anschluß des ersten FET verbun
den ist, aufweisen.
Bei einem anderen Aspekt der vorliegenden Erfindung umfaßt
eine Kommunikationseinheit einen SPDT-Schalter, wie z. B.
den oben beschriebenen.
Ein SPDT-Schalter gemäß der vorliegenden Erfindung kann
leicht gesteuert werden und seine Größe und Kosten können
reduziert werden. Außerdem können auch Größe und Kosten ei
ner Kommunikationseinheit, die einen solchen SPDT-Schalter
verwendet, reduziert werden.
Andere Merkmale und Vorteile der vorliegenden Erfindung
werden aus der folgenden Beschreibung der Erfindung offen
sichtlich. Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend Bezug nehmend auf die beilie
genden Zeichnungen detaillierter beschrieben. Es zeigen:
Fig. 1 ein Schaltungsdiagramm eines SPDT-Schalters gemäß
einem Ausführungsbeispiel der vorliegenden Erfin
dung;
Fig. 2 ein äquivalentes Schaltungsdiagramm des SPDT-
Schalters, der in Fig. 1 gezeigt ist;
Fig. 3 ein Schaltungsdiagramm einer Modifikation des
SPDT-Schalters gemäß der vorliegenden Erfindung;
Fig. 4 ein Schaltungsdiagramm einer weiteren Modifikati
on des SPDT-Schalters gemäß der vorliegenden Erfindung;
Fig. 5 ein Schaltungsdiagramm einer weiteren Modifikati
on des SPDT-Schalters gemäß der vorliegenden Er
findung;
Fig. 6 eim Blockdiagramm einer Kommunikationseinheit ge
mäß einem Ausführungsbeispiel der vorliegenden
Erfindung; und
Fig. 7 ein Schaltungsdiagramm eines herkömmlichen SPDT-
Schalters.
Fig. 1 zeigt einen SPDT-Schalter gemäß einem Ausführungs
beispiel der vorliegenden Erfindung. In Fig. 1 werden glei
che oder ähnliche Bezugszeichen verwendet, um die gleichen
oder ähnlichen Elemente und Komponenten wie in Fig. 7 zu
bezeichnen.
In Fig. 1 ist ein SPDT-Schalter 10 gezeigt, der einen ers
ten Anschluß P1, einen zweiten Anschluß P2, einen gemeinsa
men Anschluß P3, einen ersten Feldeffekttransistor (FET) Q3
mit einem Schottky-Verbindungsgate, einen zweiten FET Q4
mit einem Schottky-Verbindungsgate, Kondensatoren C1, C2
und C3, einen ersten Steueranschluß P7 und einen zweiten
Steueranschluß P8 umfaßt. Der Drain-Anschluß des ersten FET
Q3 ist über den Kondensator C1 mit dem ersten Anschluß P1
verbunden, und der Source-Anschluß des zweiten FET Q4 ist
über den zweiten Kondensator C2 mit dem zweiten Anschluß P2
verbunden. Der Source-Anschluß des ersten FET Q3 und der
Drain-Anschluß des zweiten FET Q4 sind direkt miteinander
verbunden und sind dann über den Kondensator C3 mit dem ge
ureinsamen Anschluß P3 verbunden. Der Gate-Anschluß des ers
ten FET Q3 ist mit dem ersten Steueranschluß P7 verbunden,
und der Gate-Anschluß des zweiten FET Q4 ist mit dem zwei
ten Steueranschluß P8 verbunden. Die Kondensatoren C1, C2
und C3 sind Koppelkondensatoren bzw. kapazitive Koppelbau
elemente, von denen jedes bei einer Signalfrequenz eine
niedrige Impedanz aufweist.
Es sei nun angenommen, daß es drei Potentiale α, β und γ
für den Betrieb des SPDT-Schalters 10 gibt, wobei α < γ <
β. Außerdem sei angenommen, daß die Abschnürspannung Vp1
des ersten FET Q3 eingestellt ist, um 0 < Vp1 < α - γ zu
erfüllen, und daß die Abschnürspannung Vp2 des zweiten FET
Q4 eingestellt ist, um 0 < Vp2 < γ - β zu erfüllen. Als ein
spezifisches Beispiel sei angenommen, daß α = 0 V, γ = 3 V
und β = 6 V. Die Abschnürspannung Vp1 des ersten FET Q3
liegt dann in dem Bereich 0 < Vp1 < -3 V, und die Abschnür
spannung Vp2 des zweiten FET Q4 liegt in dem Bereich 0 < Vp2
< -3 V. Die Abschnürspannungen Vp1 und Vp2 werden nun bei Vp1
= Vp2 = -0,5 V eingestellt.
Im Betrieb wird zuerst ein Potential von 3 V (γ) an den
zweiten Steueranschluß P8 angelegt. Dann wird ein Potential
von 0 V (α) an den ersten Steueranschluß P7 angelegt. Da
der Source-Anschluß des ersten FET Q3 und der Drain-
Anschluß des zweiten FET Q4 direkt miteinander verbunden
sind, und da das Gate-Potential (3 V) des zweiten FET Q4
höher ist, als das Gate-Potential (0 V) des ersten FET Q3,
wird ein Potential von 3 V, das dem Gate-Potential des
zweiten FET Q4 gleich ist, an dem Source-Anschluß des ers
ten FET Q3 und an dem Drain-Anschluß des zweiten FET Q4 er
halten. Der Drain-Anschluß des ersten FET Q3, der für einen
direkten Strom offen ist, weist ein Potential von 0 V auf,
das dem zugeordneten Gate-Potential gleich ist. Der Source-
Anschluß des zweiten FET Q4, der ebenfalls für einen direk
ten Strom offen ist, weist ein Potential von 3 V auf, das
dem zugeordneten Gate-Potential gleich ist. Deshalb beträgt
die Gate-Source-Spannung des ersten FET Q3 -3 V. Da der
erste FET Q3 eine Abschnürspannung Vp1 = -0,5 V aufweist,
ist der erste FET Q3 ausgeschaltet. Andererseits beträgt
die Gate-Source-(Gate-Drain-)Spannung des zweiten FET Q4
0 V. Da der zweite FET Q4 ebenfalls eine Abschnürspannung
Vp2 = -0.5 V aufweist, ist der zweite FET Q4 angeschaltet.
Folglich wird eine elektrische Verbindung zwischen dem
zweiten Anschluß P2 und den gemeinsamen Anschluß P3 bei der
Signalfrequenz festgestellt, während keine elektrische Ver
bindung zwischen dem ersten Anschluß P1 und dem gemeinsamen
Anschluß P3 bei der Signalfrequenz auftritt.
Zur Klarstellung zeigt Fig. 2 eine äquivalente Schaltung
des ersten und des zweiten FET Q2 und Q4 unter Verwendung
von Dioden, die die Potentiale an jeder der Elektroden des
ersten FETs Q3 und des zweiten FETs Q4 darstellt.
Wie es in Fig. 2 gezeigt ist, ist jeder FET mit einem
Schottky-Verbindungsgate äquivalent zu einer Kombination
von zwei Dioden mit Anoden, die miteinander verbunden sind
und das Gate darstellen, und mit Kathoden, die den Drain-
Anschluß und den Source-Anschluß darstellen. Wenn ein Po
tential von 0 V an den ersten Steueranschluß P7 angelegt
wird, weist der Drain-Anschluß des ersten FET Q3 ebenfalls
ein Potential von 0 V auf, das dem Gate-Potential gleich
ist. Wenn ein Potential von 3 V an den zweiten Steuer
anschluß P8 angelegt wird, weist der Source-Anschluß des
zweiten FET Q4 ebenfalls ein Potential von 3 V auf, das dem
Gate-Potential gleich ist. Die Potentiale des Source-
Anschlusses des ersten FET Q3 und des Drain-Anschlusses des
zweiten FET Q4, deren entsprechenden Dioden 0 V bzw. 3 V
zugeführt wird, sind 3 V, was dem höheren Gate-Potential
gleich ist.
Es wird wieder auf Fig. 1 Bezug genommen. Als eine Alterna
tive wird ein Potential von 6 V (β) an den ersten Steuer
anschluß P7 angelegt, während weiterhin ein Potential von
3 V (γ) an den zweiten Steueranschluß P8 angelegt wird. Da
das Gate-Potential (6 V) des ersten FET Q3 höher ist als
das Gate-Potential (3 V) des zweiten FET Q4, wird in diesem
Fall ein Potential von 6 V an dem Drain-Anschluß und dem
Source-Anschluß des ersten FET Q3 und an dem Drain-Anschluß
des zweiten FET Q4 erhalten, das dem Gate-Potential des
ersten FET Q3 gleich ist. Es wird angenommen, daß der Sour
ce-Anschluß des zweiten FET Q4 weiterhin ein Potential von
3 V aufweist, das dem zugeordneten Gate-Potential gleich
ist. Deshalb beträgt die Gate-Source-(Gate-Drain-)Span
nung des ersten FET Q3 0 V. Da der erste FET Q3 weiterhin
eine Abschnürspannung Vp1 = -0,5 V aufweist ist der erste
FET Q3 angeschaltet. Andererseits ist die Gate-Drain-
Spannung des zweiten FET Q4 -3 V. Da auch der zweite FET Q4
eine Abschnürspannung Vp2 = -0,5 V aufweist, ist der zweite
FET Q4 ausgeschaltet. Folglich wird im Gegensatz zu oben
eine elektrische Verbindung zwischen dem ersten Anschluß P1
und dem gemeinsamen Anschluß P3 bei der Signalfrequenz
festgestellt, während keine elektrische Verbindung zwischen
dem zweiten Anschluß P2 und dem gemeinsamen Anschluß P3 bei
der Signalfrequenz auftritt.
Während das Potential, das an den Steueranschluß P8 anzule
gen ist, auf 3 V (γ) festgelegt ist, wird auf diese Weise
eines der Potentiale von 0 V (α) und 6 V (β) an den ersten
Steueranschluß P7 angelegt, so daß der SPDT-Schalter 10 er
möglicht, daß zumindest entweder der erste Anschluß P1 oder
der zweite Anschluß P2 mit dem gemeinsamen Anschluß P3
elektrisch verbunden wird.
Folglich erfordert der SPDT-Schalter 10 nur eine Steuer
schaltung, durch die Spannungen alternativ an einen der
beiden Steueranschlüsse angelegt werden. Dies kann einen
für Steuerleitungen erforderlichen Bereich kleiner machen
als bei dem konventionellen SPDT-Schalter, der erfordert,
daß an zwei Steueranschlüsse bestimmte Potentiale alterna
tiv angelegt werden. Außerdem erfordert der Schalter 10 nur
ein Steuertor, wie z. B. eine CPU und eine Logik, die es
ermöglicht, daß ein Steuersignal invertiert wird, ist nicht
länger notwendig. Deshalb erhält man einen SPDT-Schalter
mit reduzierter Größe und reduzierten Kosten, der ohne wei
teres gesteuert werden kann.
Wenn sich der SPDT-Schalter 10 in dem Aus-Zustand befindet,
weisen bei ihm der erste FET Q3 und der zweite FET Q4 wei
terhin Aus-Kapazitäten zwischen den Drain-Anschlüssen und
den Source-Anschlüssen auf, obwohl sie klein sind. Selbst
wenn der erste FET Q3 oder der zweite FET Q4 ausgeschaltet
ist, fließen somit schwach Signale über die Aus-Kapazität,
was die Isolierung verringern kann.
Fig. 3 zeigt eine Modifikation des SPDT-Schalters gemäß der
vorliegenden Erfindung. In Fig. 3 sind gleiche oder ähnli
che Elemente oder Komponenten wie in Fig. 1 mit gleichen
oder ähnlichen Bezugszeichen versehen, und demgemäß wird
die Beschreibung derselben unterlassen.
Wie es in Fig. 3 zu sehen ist, umfaßt ein SPDT-Schalter 20
ferner ein erstes induktives Bauelement L3, das zwischen
den Drain-Anschluß und den Source-Anschluß des ersten FET
Q3 geschaltet ist, und ein zweites induktives Bauelement
L4, das zwischen den Drain-Anschluß und den Source-Anschluß
des zweiten FET Q4 geschaltet ist. Die Induktivität des er
sten induktiven Bauelementes L3 ist so eingestellt, daß das
erste induktive Bauelement L3 mit der Aus-Kapäzität des
ersten FET Q3 eine Parallelresonanz mit einer Resonanzfre
quenz bilden kann, die synchron mit der Frequenz eines un
erwünschten Signales ist. Die Induktivität des zweiten in
duktiven Bauelementes L4 ist so eingestellt, daß das zweite
induktive Bauelement L4 mit der Aus-Kapazität des zweiten
FET Q4 eine Parallelresonanz mit einer Resonanzfrequenz
bilden kann, die synchron mit der Frequenz eines uner
wünschten Signales ist.
Bei dem SPDT-Schalter 20 mit einem solchen Aufbau ist die
Impedanz extrem niedrig, wenn die FETs angeschaltet sind.
Wenn die FETs ausgeschaltet, sind wird durch eine Parallel
resonanz zwischen der Aus-Kapazität und den zugeordneten
induktiven Bauelementen eine im wesentlichen unendliche
Impedanz erhalten.
Insbesondere wenn der erste FET Q3 angeschaltet ist, ist
der erste Anschluß P1 über den ersten FET Q3 mit dem ge
ureinsamen Anschluß P3 verbunden. Aufgrund der unendlichen
Impedanz durch die Parallelresonanz zwischen der Aus-
Kapazität des zweiten FET Q4 und des zweiten induktiven
Bauelementes L4 tritt zwischen dem zweiten Anschluß P2 und
den gemeinsamen Anschluß P3 keine elektrische Verbindung
auf.
Wenn der zweite FET Q4 angeschaltet ist, ist der zweite An
schluß P2 über den zweiten FET Q4 mit dem gemeinsamen
Anschluß P3 elektrisch verbunden. Aufgrund der unendlichen
Impedanz durch die Parallelresonanz zwischen der Aus-
Kapazität des ersten FET Q3 und des ersten induktiven Bau
elementes L3 tritt zwischen dem ersten Anschluß P1 und dem
gemeinsamen Anschluß P3 keine elektrische Verbindung auf.
Deshalb kann die verringerte Isolation aufgrund eines Le
ckens von Signalen durch die Aus-Kapazität des ersten FET
Q3 oder des zweiten FET Q4 verhindert werden.
Bei dem SPDT-Schalter 10 oder 20, der in Verbindung mit den
Fig. 1 bis 3 beschrieben ist, werden Signale über den
Drain-Anschluß und den Source-Anschluß des ersten FET Q3
durchgelassen, wenn der erste FET Q3 angeschaltet ist, und
werden Signale über den Drain-Anschluß und den Source-
Anschluß des zweiten FET Q4 durchgelassen, wenn der zweite
FET Q4 angeschaltet ist. Die FETs weisen jedoch weiterhin
in den An-Zuständen einen extrem niedrigen Widerstand über
den Drain-Anschluß und den Source-Anschluß auf, der einen
Signalverlust bewirken kann.
Fig. 4 zeigt eine Modifikation des SPDT-Schalters gemäß der
vorliegenden Erfindung. In Fig. 4 sind gleiche oder ähnli
che Elemente oder Komponenten wie in Fig. 1 mit gleichen
oder ähnlichen Bezugszeichen versehen, und folglich wird
die Beschreibung derselben unterlassen.
Wie es in Fig. 4 zu sehen ist, umfaßt ein SPDT-Schalter 30
ferner ein erstes induktives Bauelement L5, das mit dem
Source-Anschluß des ersten FET Q3 in Serie verbunden ist,
und ein zweites induktives Bauelement L6, das mit dem
Drain-Anschluß des zweiten FET Q4 in Serie verbunden ist.
Der SPDT-Schalter 30 umfaßt ferner einen ersten Kondensator
C4, der mit der Serienschaltung des ersten FET Q3 und des
ersten induktiven Bauelementes L5 parallel geschaltet ist,
und einen zweiten Kondensator C6, das mit der Serienschal
tung des zweiten FET Q4 und des zweiten induktiven Bauele
mentes L6 parallel geschaltet ist. Die Induktivität des
ersten induktiven Bauelementes L5 ist so eingestellt, daß
das erste induktive Bauelement L5 eine Serienresonanz mit
der Aus-Kapazität des ersten FET Q3 mit einer Resonanzfre
quenz bilden kann, die mit der Frequenz eines erwünschten
Signales synchron ist. Die Kapazität des ersten Kondensa
tors C4 ist eingestellt, um mit der Aus-Kapazität des ers
ten FET Q3 übereinzustimmen, und ist ferner so eingestellt,
daß der erste Kondensator C4 mit dem induktiven Bauelement
L5 eine Parallelresonanz mit einer Resonanzfrequenz bilden
kann, die mit der Frequenz eines unerwünschten Signales
synchron ist. Die Induktivität des zweiten induktiven Bau
elementes L6 ist so eingestellt, daß das zweite induktive
Bauelement L6 mit der Aus-Kapazität des zweiten FET Q4 eine
Serienresonanz mit einer Resonanzfrequenz bilden kann, die
mit der Frequenz eines erwünschten Signales synchron ist.
Die Kapazität des zweiten Kondensators C5 ist eingestellt,
um mit der Aus-Kapazität des zweiten FET Q4 übereinzustim
men, und ist ferner so eingestellt, daß der zweite Konden
sator C5 mit dem zweiten induktiven Bauelement L6 eine Pa
rallelresonanz mit einer Resonanzfrequenz bilden kann, die
mit der Frequenz eines unerwünschten Signales synchron ist.
Wenn der erste FET Q3 angeschaltet ist, tritt eine Paral
lelresonanz zwischen dem ersten Kondensator C4 und dem ers
ten induktiven Bauelement L5 auf und tritt eine Serienreso
nanz zwischen der Aus-Kapazität des zweiten FET Q4 und dem
zweiten induktiven Bauelement L6 auf.
Wenn der zweite FET Q4 angeschaltet ist, tritt eine Paral
lelresonanz zwischen dem zweiten Kondensator C3 und dem
zweiten induktiven Bauelement L5 auf, und tritt eine Se
rienresonanz zwischen der Aus-Kapazität des ersten FET Q3
und dem ersten induktiven Bauelement L5 auf.
Eine durch die Serienresonanz erzeugte Impedanz ist im we
sentlichen nicht vorhanden, während eine durch die Paral
lelresonanz erzeugte Impedanz im wesentlich unendlich ist.
Deshalb ist der Schalter 30 in diesem Punkt von den Schal
tern 10 und 20, die in den Fig. 1 bis 3 gezeigt sind, ver
schieden.
Insbesondere wenn der erste FET Q3 ausgeschaltet ist, wird
eine elektrische Verbindung zwischen dem ersten Anschluß P1
und dem gemeinsamen Anschluß P3 festgestellt, weil eine
durch die Serienresonanz zwischen der Aus-Kapazität des
ersten FET Q3 und dem ersten induktiven Bauelement L5 er
zeugte Impedanz im wesentlichen nicht vorhanden ist. Zwi
schen dem zweiten Anschluß P2 und dem gemeinsamen Anschluß
P3 tritt keine elektrische Verbindung auf, weil eine durch
die Parallelresonanz zwischen dem zweiten Kondensator C5,
und dem zweiten induktiven Bauelement L6 erzeugte Impedanz
im wesentlichen unendlich ist.
Wenn der zweite FET Q4 ausgeschaltet ist, wird eine elekt
rische Verbindung zwischen dem zweiten Anschluß P2 und dem
gemeinsamen Anschluß P3 festgestellt, weil eine durch die
Serienresonanz zwischen der Aus-Kapazität des zweiten FET
Q4 und dem zweiten induktiven Bauelement L6 erzeugte Impe
danz im wesentlichen nicht vorhanden ist. Zwischen dem ers
ten Anschluß P1 und dem gemeinsamen Anschluß P3 tritt keine
elektrische Verbindung auf, weil eine durch die Parallelre
sonanz zwischen dem ersten Kondensator C4 und dem ersten
induktiven Bauelement L5 erzeugte Impedanz im wesentlichen
unendlich ist.
Da eine Impedanz wegen der Verwendung einer Serienresonanz
zwischen der Aus-Kapazität der FETs und der zugeordneten
induktiven Bauelemente im wesentlichen nicht vorhanden ist,
wenn eine elektrische Verbindung besteht, kann der Signal
verlust während einer elektrischen Verbindung reduziert
werden.
Fig. 5 zeigt eine weitere Modifikation des SPDT-Schalters
gemäß der vorliegenden Erfindung. In Fig. 5 sind gleiche
oder ähnliche Elemente oder Komponenten wie in Fig. 1 mit
gleichen oder ähnlichen Bezugszeichen versehen, und folg
lich wird eine Beschreibung derselben unterlassen.
Wie es in Fig. 5 zu sehen ist, umfaßt ein SPDT-Schalter 14
zusätzlich einen dritten FET Q5 mit einem Schottky
Verbindungsgate, einen vierten FET Q6 mit einem Schottky-
Verbindungsgate, einen ersten Masse-Kondensator C6 und ei
nem zweiten Masse-Kondensator C7. Der dritte FET Q5 umfaßt
einen Drain-Anschluß, der mit dem Drain-Anschluß des ersten
FET Q3 verbunden ist, und einen Source-Anschluß, der über
den ersten Masse-Kondensator C6 mit Masse verbunden ist.
Der Gate-Anschluß des dritten FET Q5 ist mit dem Gate-
Anschluß des zweiten FET Q4 verbunden. Der vierte FET Q6,
umfaßt einen Drain-Anschluß, der mit dem Source-Anschluß
des zweiten FET Q4 verbunden ist, und einen Source-
Anschluß, der über den zweiten Masse-Kondensator C7 mit
Masse verbunden ist. Der Gate-Anschluß des vierten FET Q6
ist mit dem Gate-Anschluß des ersten FET Q3 verbunden. Die
Abschnürspannung Vp3 ist eingestellt, um 0 < Vp3 < γ - β zu
erfüllen, wie es auch die Abschnürspannung Vp2 des zweiten
FET Q4 ist, und die Abschnürspannung Vp4 des vierten FET Q6
ist eingestellt, um 0 < Vp4 < α - γ zu erfüllen, wie es
auch die Abschnürspannung Vp1 des ersten FET Q3 ist. Ferner
kann Vp3 = Vp4 = -0,5 V eingestellt sein, was den Abschnür
spannungen Vp1 und Vp2 des ersten FET Q3 und des zweiten FET
Q4 des in den Fig. 1 und 2 gezeigten SPDT-Schalters 10 ent
spricht. Der erste Masse-Kondensator C6 und den zweiten
Masse-Kondensator C7 sind Koppelkondensatoren, die jeweils
bei Signalfrequenzen eine niedrige Impedanz aufweisen.
Wenn bei dem SPDT-Schalter 40 mit einem solchen Aufbau an
genommen wird, daß ein Potential von 3 V (γ) an den zweiten
Steueranschluß P6 angelegt wird und ein Potential von 0 V
(α) an den ersten Steueranschluß P7 angelegt wird, weist
der erste FET Q3 Potentiale von 0 V, 3 V bzw. 3 V an dem
Gate-Anschluß, dem Drain-Anschluß bzw. dem Source-Anschluß
auf und ist ausgeschaltet. Der zweite FET Q4 weist Potenti
ale von 3 V, 3 V bzw. 3 V an dem Gate-Anschluß, dem Drain-
Anschluß bzw. dem Source-Anschluß auf und ist angeschaltet.
Der dritte FET Q5 weist Potentiale von 3 V, 3 V bzw. 3 V an
dem Gate-Anschluß, dem Drain-Anschluß bzw. dem Source-
Anschluß auf und ist angeschaltet. Der vierte FET Q6 weist
Potentiale von 0 V, 3 V bzw. 0 V an dem Gate-Anschluß, dem
Drain-Anschluß bzw. dem Source-Anschluß auf und ist ausge
schaltet. Kurz gesagt sind der erste FET Q3 und der vierte
FET Q6 ausgeschaltet, und sind der zweite FET Q4 und der
dritte FET Q5 angeschaltet. In diesem Zusammenhang besteht
eine elektrische Verbindung zwischen dem zweiten Anschluß
P2 und dem gemeinsamen Anschluß P3, da der zweite FET Q4 an
geschaltet ist, und zwischen dem ersten Anschluß P1 und dem
gemeinsamen Anschluß P3 tritt keine elektrische Verbindung
auf, da der erste FET Q3 ausgeschaltet ist. Da der dritte
FET Q5 leitet, ist der Drain-Anschluß des dritten FET Q5
oder der Drain-Anschluß des ersten FET Q3 bei hohen Fre
quenzen geerdet. Dies hindert Signale daran, über die Aus-
Kapazität des ersten FET Q3 zwischen dem ersten Anschluß P1
und dem gemeinsamen Anschluß P3 durchzugehen, womit die
Isolation erhöht wird.
Wenn nun angenommen wird, daß ein Potential von 3 V (γ) an
den zweiten Steueranschluß P8 angelegt wird und ein Poten
tial von 6 V (β) an den ersten Steueranschluß P7 angelegt
wird, weist der FET Q3 Potentiale von 6 V, 6 V bzw. 6 V an
dem Gate-Anschluß, dem Drain-Anschluß bzw. dem Source-
Anschluß auf und ist angeschaltet. Der zweite FET Q4 weist
Potentiale von 3 V, 6 V bzw. 6 V an dem Gate-Anschluß, dem
Drain-Anschluß bzw. dem Source-Anschluß auf und ist ausge
schaltet. Der dritte FET Q5 weist Potentiale von 3 V, 6 V
bzw. 3 V an dem Gate-Anschluß, dem Drain-Anschluß bzw. dem
Source-Anschluß auf und ist ausgeschaltet. Der vierte FET
Q6 weist Potentiale von 6 V, 6 V bzw. 6 V an dem Gate-
Anschluß, dem Drain-Anschluß bzw. dem Source-Anschluß auf
und ist angeschaltet. Kurz gesagt sind der erste FET Q3 und
der vierte FET Q6 angeschaltet, und der zweite FET Q4 und
der dritte FET Q5 sind ausgeschaltet. In diesem Zusammen
hang besteht eine elektrische Verbindung zwischen dem ers
ten Anschluß P1 und dem gemeinsamen Anschluß P3, da der
erste FET Q3 angeschaltet ist, und zwischen dem zweiten
Anschluß P2 und dem gemeinsamen Anschluß P3 tritt keine e
lektrische Verbindung auf, da der FET C4 ausgeschaltet ist.
Da der vierte FET Q6 leitet, ist der Drain-Anschluß des
vierten FET Q6 oder der Source-Anschluß des zweiten FET Q4
bei hohen Frequenzen geerdet. Dies hindert Signale daran,
durch die Aus-Kapazität des zweiten FET Q4 zwischen dem
zweiten Anschluß P2 und dem gemeinsamen Anschluß P3 durch
zugehen, womit die Isolation erhöht wird.
Demgemäß ist der SPDT-Schalter 40 dadurch vorteilhaft, daß
die Isolation erhöht ist.
Bei FETs mit Schottky-Verbindungsgates sind die Drain-
Anschlüsse und die Source-Anschlüsse typischerweise in der
Struktur in Bezug auf die Gate-Anschlüsse im wesentlichen
symmetrisch, und Drain-Anschlüsse und Source-Anschlüsse
können vertauschbar verwendet werden. Bei dem dargestellten
Ausführungsbeispiel sind die Drain-Anschlüsse und Source-
Anschlüsse der FETs nicht nötigerweise fixiert, sondern
können vertauschbar sein, wodurch ähnliche Betriebsvorteile
erzielt werden. Es ist erkennbar, daß die Verbindungen der
Drain-Anschlüsse und der Source-Anschlüsse der FETs bei der
vorliegenden Erfindung nicht erschöpfend sind, und daß auch
andere Typen in den Bereich der Erfindung fallen können.
Da die Drain-Anschlüsse und die Source-Anschlüsse der FETs
vertauscht werden können, ist die vorliegende Erfindung
nicht auf den Fall beschränkt, in dem ein bestimmtes fest
stehendes Potential an den zweiten Steueranschluß P8 ange
legt ist und eines von zwei Potentialen an den ersten Steu
eranschluß P7 angelegt ist. Es kann auch ein bestimmtes
feststehendes Potential an den ersten Steueranschluß P7
angelegt werden, während eines von zwei Potentialen an den
zweiten Steueranschluß P8 angelegt wird. Jeder Fall liefert
die gleichen Betriebsvorteile.
Wie aus dem vorangehenden Ausführungsbeispiel zu erwarten
ist, werden sowohl der erste Steueranschluß P7 als auch der
zweite Steueranschluß P8 mit den Gate-Anschlüssen des ers
ten FET Q3 bzw. des zweiten FET Q4 verbunden, und kein
Strom fließt. Potentiale, die an FETs anzulegen sind, kön
nen durch eine Möglichkeit erhalten werden, bei der mehr
als eine Gleichstromleistungszuführung in Serie verbunden
ist, so daß Potentiale α, γ und β erhalten werden können.
Bei einer weiteren Möglichkeit können Spannungen von einer
Gleichstromleistungszuführung mit einem Potential, das β
übersteigt, durch einen Widerstand geteilt werden, um die
Potentiale α, γ und β zu erhalten.
Fig. 6 ist ein Blockdiagramm, das eine Kommunikationsein
heit gemäß einem Ausführungsbeispiel der vorliegenden Er
findung zeigt.
Wie es in Fig. 6 zu sehen ist, umfaßt eine Kommunikations
einheit 50 eine Antenne 51, den in Fig. 1 gezeigten SPDT-
Schalter 10, eine Senderschaltung 53, eine Empfängerschal
tung 53 und eine Steuerschaltung 54. Die Antenne 51 ist mit
dem gemeinsamen Anschluß P3 des SPDT-Schalters 10 verbun
den, der als Antennenschalter verwendet wird. Der erste An
schluß P1 und der zweite Anschluß P2 des SPDT-Schalters 10
sind mit der Senderschaltung 52 bzw. der Empfängerschaltung
53 verbunden. Die Senderschaltung 52 und die Empfän
gerschaltung 53 sind mit der Steuerschaltung 54 verbunden,
und die Steuerschaltung 54 ist mit dem ersten Steue
ranschluß P7 des SPDT-Schalters 10 verbunden. Obwohl es
nicht gezeigt ist, ist an den zweiten Steueranschluß P8 des
SPDT-Schalters 10 ein vorbestimmtes festgelegtes Potential
angelegt.
Die Steuerschaltung 54 in der Kommunikationseinheit 50
schaltet die Potentiale, die an den ersten Steueranschluß
P7, des SPDT-Schalters 10 anzulegen sind, so daß die Antenne
51 zum Senden mit der Senderschaltung 52 gekoppelt sein
kann oder zum Empfangen mit der Empfängerschaltung 53 ge
koppelt sein kann.
Der SPDT-Schalter 10 der vorliegenden Erfindung, der als
Antennenschalter verwendet wird, kann die Größe und die
Kosten der Kommunikationseinheit 50 reduzieren.
Eine Kommunikationseinheit erfordert typischerweise weniger
elektrische Leistung zum Empfangen als zum Senden. Der
SPDT-Schalter, der als ein Antennenschalter für eine Kommu
nikationseinheit verwendet wird, ist folglich so einge
stellt, daß der FET, durch den Sendesignale durchgehen, in
seinem An-Zustand eine höhere Leistungstoleranz als die des
FET aufweist, durch den in seinem An-Zustand Empfangssigna
le durchgehen. Dies kann eine Über-Spezifikation des SPDT-
Schalters verhindern, wodurch die Kosten der gesamten Kom
munikationseinheit weiter reduziert werden.
Während die in Fig. 6 gezeigte Kommunikationseinheit 50 den
SPDT-Schalter 10 umfaßt, können statt dessen die SPDT-
Schalter 20, 30 oder 40, die in den Fig. 3, 4 oder 5 ge
zeigt sind, in der Kommunikationseinheit 50 enthalten sein.
Einige dieser SPDT-Schalter können die Isolation erhöhen
und den Signalverlust oder den Verbrauch elektrische Lei
tung reduzieren, während die gleichen Betriebsvorteile er
halten werden.
Claims (5)
1. Einpoliger Umschalter (10) mit folgenden Merkmalen:
einem ersten Anschluß (P1);
einem zweiten Anschluß (P2);
einem gemeinsamen Anschluß (P3); und
einem ersten FET (Q3) und einem zweiten FET (Q4), wo bei jeder zwei jeweilige Hauptanschlüsse und jeweilige Schottky-Verbindungsgate-Anschlüsse aufweist,
wobei ein Hauptanschluß des ersten FET (Q3) und ein Hauptanschluß des zweiten FET (Q4) mit dem ersten An schluß (P1) bzw. dem zweiten Anschluß (P2) verbunden sind,
wobei der andere Hauptanschluß des ersten FET (Q3) und der andere Hauptanschluß des zweiten FET (Q4) mit dem gemeinsamen Anschluß (P3) verbunden sind,
wobei ein festes Potential γ an den Gate-Anschluß des zweiten FET (Q4) angelegt wird, und ein Potential von Potentialen α und β an den Gate-Anschluß des ersten FET (Q3) angelegt wird, wobei die Bedingung α < y < β gilt, um zu ermöglichen, daß der erste Anschluß (P1) oder der zweite Anschluß (P2) mit dem gemeinsamen Anschluß (P3) elektrisch verbunden ist, und
wobei die Abschnürspannung Vp1 des ersten FET (Q3) ein gestellt ist, um die Bedingung 0 < Vp1 < α - γ zu er füllen, und wobei die Abschnürspannung Vp2 des zweiten FET (Q4) eingestellt ist, um die Bedingung 0 < Vp2 < γ - β zu erfüllen.
einem ersten Anschluß (P1);
einem zweiten Anschluß (P2);
einem gemeinsamen Anschluß (P3); und
einem ersten FET (Q3) und einem zweiten FET (Q4), wo bei jeder zwei jeweilige Hauptanschlüsse und jeweilige Schottky-Verbindungsgate-Anschlüsse aufweist,
wobei ein Hauptanschluß des ersten FET (Q3) und ein Hauptanschluß des zweiten FET (Q4) mit dem ersten An schluß (P1) bzw. dem zweiten Anschluß (P2) verbunden sind,
wobei der andere Hauptanschluß des ersten FET (Q3) und der andere Hauptanschluß des zweiten FET (Q4) mit dem gemeinsamen Anschluß (P3) verbunden sind,
wobei ein festes Potential γ an den Gate-Anschluß des zweiten FET (Q4) angelegt wird, und ein Potential von Potentialen α und β an den Gate-Anschluß des ersten FET (Q3) angelegt wird, wobei die Bedingung α < y < β gilt, um zu ermöglichen, daß der erste Anschluß (P1) oder der zweite Anschluß (P2) mit dem gemeinsamen Anschluß (P3) elektrisch verbunden ist, und
wobei die Abschnürspannung Vp1 des ersten FET (Q3) ein gestellt ist, um die Bedingung 0 < Vp1 < α - γ zu er füllen, und wobei die Abschnürspannung Vp2 des zweiten FET (Q4) eingestellt ist, um die Bedingung 0 < Vp2 < γ - β zu erfüllen.
2. Einpoliger Umschalter gemäß Anspruch 1, der ferner
folgende Merkmale aufweist:
ein erstes induktives Bauelement (L3), das zu dem ers ten FET (Q3) parallel geschaltet ist; und
ein zweites induktives Bauelement (L4), das zu dem zweiten FET (Q4) parallel geschaltet ist.
ein erstes induktives Bauelement (L3), das zu dem ers ten FET (Q3) parallel geschaltet ist; und
ein zweites induktives Bauelement (L4), das zu dem zweiten FET (Q4) parallel geschaltet ist.
3. Einpoliger Umschalter gemäß Anspruch 1, der ferner
folgende Merkmale aufweist:
ein erstes induktives Bauelement (L5), das zu dem ers ten FET (Q3) in Serie geschaltet ist;
einen ersten Kondensator (C4), der zu der Serienschal tung des ersten FET (Q3) und des ersten induktiven Bauelementes (L5) parallel geschaltet ist;
ein zweites induktives Bauelement (L6), das zu dem zweiten FET (Q4) in Serie geschaltet ist; und
einen zweiten Kondensator (C5), der zu der Serien schaltung des zweiten FET (Q4) und des zweiten induk tiven Bauelementes (L6) parallel geschaltet ist.
ein erstes induktives Bauelement (L5), das zu dem ers ten FET (Q3) in Serie geschaltet ist;
einen ersten Kondensator (C4), der zu der Serienschal tung des ersten FET (Q3) und des ersten induktiven Bauelementes (L5) parallel geschaltet ist;
ein zweites induktives Bauelement (L6), das zu dem zweiten FET (Q4) in Serie geschaltet ist; und
einen zweiten Kondensator (C5), der zu der Serien schaltung des zweiten FET (Q4) und des zweiten induk tiven Bauelementes (L6) parallel geschaltet ist.
4. Einpoliger Umschalter gemäß Anspruch 1, der ferner
folgende Merkmale aufweist:
einen dritten FET (Q5) mit zwei Hauptanschlüssen und einem Schottky-Verbindungsgate-Anschluß, der eine Ab schnürspannung Vp3 aufweist, die eingestellt ist, um die Bedingung 0 < Vp3 < γ - β zu erfüllen; und
einen vierten FET (Q6) mit zwei Hauptanschlüssen und einem Schottky-Verbindungsgate-Anschluß, der eine Ab schnürspannung Vp4 aufweist, die eingestellt ist, um die Bedingung 0 < Vp4 < α - γ zu erfüllen,
wobei der dritte FET (Q5) einen Hauptanschluß auf weist, der mit dem einen Hauptanschluß des ersten FET (Q3) verbunden ist, wobei der andere Hauptanschluß über einen ersten Masse-Kondensator (C6) mit Masse verbunden ist, und wobei ein Gate-Anschluß mit dem Ga te-Anschluß des zweiten FET (Q4) verbunden ist, und
wobei der vierte FET (Q6) einen Hauptanschluß auf weist, der mit dem einen Hauptanschluß des zweiten FET (Q4) verbunden ist, wobei der andere Hauptanschluß über einen zweiten Masse-Kondensator (C7) mit Masse verbunden ist, und wobei ein Gate-Anschluß mit dem Ga te-Anschluß des ersten FET (Q3) verbunden ist.
einen dritten FET (Q5) mit zwei Hauptanschlüssen und einem Schottky-Verbindungsgate-Anschluß, der eine Ab schnürspannung Vp3 aufweist, die eingestellt ist, um die Bedingung 0 < Vp3 < γ - β zu erfüllen; und
einen vierten FET (Q6) mit zwei Hauptanschlüssen und einem Schottky-Verbindungsgate-Anschluß, der eine Ab schnürspannung Vp4 aufweist, die eingestellt ist, um die Bedingung 0 < Vp4 < α - γ zu erfüllen,
wobei der dritte FET (Q5) einen Hauptanschluß auf weist, der mit dem einen Hauptanschluß des ersten FET (Q3) verbunden ist, wobei der andere Hauptanschluß über einen ersten Masse-Kondensator (C6) mit Masse verbunden ist, und wobei ein Gate-Anschluß mit dem Ga te-Anschluß des zweiten FET (Q4) verbunden ist, und
wobei der vierte FET (Q6) einen Hauptanschluß auf weist, der mit dem einen Hauptanschluß des zweiten FET (Q4) verbunden ist, wobei der andere Hauptanschluß über einen zweiten Masse-Kondensator (C7) mit Masse verbunden ist, und wobei ein Gate-Anschluß mit dem Ga te-Anschluß des ersten FET (Q3) verbunden ist.
5. Kommunikationseinheit (50) mit einem einpoligen Um
schalter gemäß einem der Ansprüche 1 bis 4, mit fol
genden Merkmalen:
einer Senderschaltung (52), die mit dem erstere Anschluß (P1) oder dem zweiten Anschluß (P2) verbunden ist;
einer Empfängerschaltung (53), die mit dem anderen Anschluß (P2, P1) verbunden ist; und
einer Steuerschaltung (54), die mit dem Gate-Anschluß des ersten FET (Q3) verbunden ist, um an diesen eines der Potentiale α und β anzulegen.
einer Senderschaltung (52), die mit dem erstere Anschluß (P1) oder dem zweiten Anschluß (P2) verbunden ist;
einer Empfängerschaltung (53), die mit dem anderen Anschluß (P2, P1) verbunden ist; und
einer Steuerschaltung (54), die mit dem Gate-Anschluß des ersten FET (Q3) verbunden ist, um an diesen eines der Potentiale α und β anzulegen.
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