JP2001237682A - Ｓｐｄｔスイッチおよびそれを用いた通信機 - Google Patents
Ｓｐｄｔスイッチおよびそれを用いた通信機Info
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- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
- H04B1/44—Transmit/receive switching
- H04B1/48—Transmit/receive switching in circuits for connecting transmitter and receiver to a common transmission path, e.g. by energy of transmitter
Abstract
(57)【要約】
【課題】 小型化、低コスト化の可能なＳＰＤＴスイッ
チを提供する。 【解決手段】 第１のＦＥＴＱ３のドレインが第１の端
子Ｐ１に接続され、第２のＦＥＴＱ４のソースが第２の
端子Ｐ２に接続され、第１のＦＥＴＱ３のソースと第２
のＦＥＴＱ４のドレインは互いに直接接続されるととも
に共通端子Ｐ３に接続されている。第１のＦＥＴＱ３の
ピンチオフ電圧Ｖｐ１は０＞Ｖｐ１＞α−γの範囲に、
第２のＦＥＴＱ４のピンチオフ電圧Ｖｐ２は０＞Ｖｐ２
＞γ−βの範囲に設定されている。そして、第２の制御
端子Ｐ８に固定電位γを印加し、第１の制御端子Ｐ７に
電位αとβを切り換えて印加して、第１および第２の端
子Ｐ１、Ｐ２のいずれか一方のみを共通端子Ｐ３と導通
させる。 【効果】 １つの制御端子に印加する電位を変えるだけ
でスイッチの切換ができるため、小型化と低コスト化が
実現できる。
チを提供する。 【解決手段】 第１のＦＥＴＱ３のドレインが第１の端
子Ｐ１に接続され、第２のＦＥＴＱ４のソースが第２の
端子Ｐ２に接続され、第１のＦＥＴＱ３のソースと第２
のＦＥＴＱ４のドレインは互いに直接接続されるととも
に共通端子Ｐ３に接続されている。第１のＦＥＴＱ３の
ピンチオフ電圧Ｖｐ１は０＞Ｖｐ１＞α−γの範囲に、
第２のＦＥＴＱ４のピンチオフ電圧Ｖｐ２は０＞Ｖｐ２
＞γ−βの範囲に設定されている。そして、第２の制御
端子Ｐ８に固定電位γを印加し、第１の制御端子Ｐ７に
電位αとβを切り換えて印加して、第１および第２の端
子Ｐ１、Ｐ２のいずれか一方のみを共通端子Ｐ３と導通
させる。 【効果】 １つの制御端子に印加する電位を変えるだけ
でスイッチの切換ができるため、小型化と低コスト化が
実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＰＤＴスイッチ
およびそれを用いた通信機、特に移動体通信機のアンテ
ナスイッチとして用いられるＳＰＤＴスイッチおよびそ
れを用いた通信機に関する。
およびそれを用いた通信機、特に移動体通信機のアンテ
ナスイッチとして用いられるＳＰＤＴスイッチおよびそ
れを用いた通信機に関する。
【０００２】
【従来の技術】近年の移動体通信機の小型化、低コスト
化にともなって、アンテナスイッチとして用いられるＳ
ＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｕａｌ Ｔｈｒｏ
ｕｇｈ）スイッチ（３つの端子を持ち、１つの端子に対
して残り２つの端子のいずれか一方を接続するスイッ
チ）においても小型化、低コスト化が求められている。
化にともなって、アンテナスイッチとして用いられるＳ
ＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｕａｌ Ｔｈｒｏ
ｕｇｈ）スイッチ（３つの端子を持ち、１つの端子に対
して残り２つの端子のいずれか一方を接続するスイッ
チ）においても小型化、低コスト化が求められている。
【０００３】図７に、従来のＳＰＤＴスイッチとして、
特開平９−２３１０１号公報にその基本構成が開示され
ているＳＰＤＴスイッチの回路図を示す。
特開平９−２３１０１号公報にその基本構成が開示され
ているＳＰＤＴスイッチの回路図を示す。
【０００４】図７において、ＳＰＤＴスイッチ１は、第
１の端子Ｐ１、第２の端子Ｐ２、共通端子Ｐ３、第１の
ＦＥＴＱ１、第２のＦＥＴＱ２、第１のインダクタンス
素子Ｌ１、第２のインダクタンス素子Ｌ２、抵抗Ｒ１、
Ｒ２、Ｒ３、第１の制御端子Ｐ４、第２の制御端子Ｐ
５、第３の制御端子Ｐ６から構成されている。ここで、
第１のＦＥＴＱ１のソースは第１の端子Ｐ１に接続さ
れ、第２のＦＥＴＱ２のソースは第２の端子Ｐ２に接続
され、第１のＦＥＴＱ１のドレインと第２のＦＥＴＱ２
のドレインは互いに接続されるとともに共通端子Ｐ３に
接続されている。また、第１のＦＥＴＱ１のドレイン−
ソース間には第１のインダクタンス素子Ｌ１が接続さ
れ、第２のＦＥＴＱ２のドレイン−ソース間には第２の
インダクタンス素子Ｌ２が接続されている。そして、第
１のＦＥＴＱ１のゲートは抵抗Ｒ１を介して第１の制御
端子Ｐ４に、第２のＦＥＴＱ２のゲートは抵抗Ｒ２を介
して第２の制御端子Ｐ５に、第１のＦＥＴＱ１のドレイ
ンおよび第２のＦＥＴＱ２のドレインは抵抗Ｒ３を介し
て第３の制御端子Ｐ６にそれぞれ接続されている。ま
た、第１のＦＥＴＱ１および第２のＦＥＴＱ２のピンチ
オフ電圧は、いずれも−０．５Ｖに設定されているもの
とする。なお、図７において、Ｄはドレインの位置を示
している。
１の端子Ｐ１、第２の端子Ｐ２、共通端子Ｐ３、第１の
ＦＥＴＱ１、第２のＦＥＴＱ２、第１のインダクタンス
素子Ｌ１、第２のインダクタンス素子Ｌ２、抵抗Ｒ１、
Ｒ２、Ｒ３、第１の制御端子Ｐ４、第２の制御端子Ｐ
５、第３の制御端子Ｐ６から構成されている。ここで、
第１のＦＥＴＱ１のソースは第１の端子Ｐ１に接続さ
れ、第２のＦＥＴＱ２のソースは第２の端子Ｐ２に接続
され、第１のＦＥＴＱ１のドレインと第２のＦＥＴＱ２
のドレインは互いに接続されるとともに共通端子Ｐ３に
接続されている。また、第１のＦＥＴＱ１のドレイン−
ソース間には第１のインダクタンス素子Ｌ１が接続さ
れ、第２のＦＥＴＱ２のドレイン−ソース間には第２の
インダクタンス素子Ｌ２が接続されている。そして、第
１のＦＥＴＱ１のゲートは抵抗Ｒ１を介して第１の制御
端子Ｐ４に、第２のＦＥＴＱ２のゲートは抵抗Ｒ２を介
して第２の制御端子Ｐ５に、第１のＦＥＴＱ１のドレイ
ンおよび第２のＦＥＴＱ２のドレインは抵抗Ｒ３を介し
て第３の制御端子Ｐ６にそれぞれ接続されている。ま
た、第１のＦＥＴＱ１および第２のＦＥＴＱ２のピンチ
オフ電圧は、いずれも−０．５Ｖに設定されているもの
とする。なお、図７において、Ｄはドレインの位置を示
している。
【０００５】このように構成されたＳＰＤＴスイッチ１
において、まず、第１の制御端子Ｐ４に０Ｖを、第２の
制御端子Ｐ５に−３Ｖを、第３の制御端子Ｐ６に０Ｖを
印加する。これによって第１のＦＥＴＱ１のドレイン、
ソースの電位は０Ｖとなり、ゲート−ドレイン（ソー
ス）間の電圧が０Ｖとなって第１のＦＥＴＱ１がオン状
態となる。一方、第２のＦＥＴＱ２のドレイン、ソース
の電位も０Ｖとなり、ゲート−ドレイン（ソース）間は
−３Ｖでピンチオフ電圧以下となって第２のＦＥＴＱ２
はオフ状態となる。第２のＦＥＴＱ２は、オフ状態にお
いてドレイン−ソース間にオフ容量を持つ。そこで、第
２のインダクタンス素子Ｌ２のインダクタンス値を、第
２のＦＥＴＱ２のオフ容量と並列共振し、しかもその共
振周波数が通過を阻止したい信号の周波数に一致するよ
うに設定しておく。これによって第２のＦＥＴＱ２のド
レイン−ソース間は、理論的には阻止したい信号の周波
数において無限大のインピーダンスを持つようになる。
その結果、第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥ
ＴＱ１を介して導通し、第２の端子Ｐ２と共通端子Ｐ３
は第２のＦＥＴＱ２のオフ容量と第２のインダクタンス
素子Ｌ２との並列共振による無限大のインピーダンスに
よって遮断される。
において、まず、第１の制御端子Ｐ４に０Ｖを、第２の
制御端子Ｐ５に−３Ｖを、第３の制御端子Ｐ６に０Ｖを
印加する。これによって第１のＦＥＴＱ１のドレイン、
ソースの電位は０Ｖとなり、ゲート−ドレイン（ソー
ス）間の電圧が０Ｖとなって第１のＦＥＴＱ１がオン状
態となる。一方、第２のＦＥＴＱ２のドレイン、ソース
の電位も０Ｖとなり、ゲート−ドレイン（ソース）間は
−３Ｖでピンチオフ電圧以下となって第２のＦＥＴＱ２
はオフ状態となる。第２のＦＥＴＱ２は、オフ状態にお
いてドレイン−ソース間にオフ容量を持つ。そこで、第
２のインダクタンス素子Ｌ２のインダクタンス値を、第
２のＦＥＴＱ２のオフ容量と並列共振し、しかもその共
振周波数が通過を阻止したい信号の周波数に一致するよ
うに設定しておく。これによって第２のＦＥＴＱ２のド
レイン−ソース間は、理論的には阻止したい信号の周波
数において無限大のインピーダンスを持つようになる。
その結果、第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥ
ＴＱ１を介して導通し、第２の端子Ｐ２と共通端子Ｐ３
は第２のＦＥＴＱ２のオフ容量と第２のインダクタンス
素子Ｌ２との並列共振による無限大のインピーダンスに
よって遮断される。
【０００６】一方、第１の制御端子Ｐ４に−３Ｖを、第
２の制御端子Ｐ５に０Ｖを、第３の制御端子Ｐ６に０Ｖ
を印加すると、上記の説明とは全く逆になり、第２の端
子Ｐ２と共通端子Ｐ３は第２のＦＥＴＱ２を介して導通
し、第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴＱ１
のオフ容量と第１のインダクタンス素子Ｌ１との並列共
振による無限大のインピーダンスによって遮断される。
２の制御端子Ｐ５に０Ｖを、第３の制御端子Ｐ６に０Ｖ
を印加すると、上記の説明とは全く逆になり、第２の端
子Ｐ２と共通端子Ｐ３は第２のＦＥＴＱ２を介して導通
し、第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴＱ１
のオフ容量と第１のインダクタンス素子Ｌ１との並列共
振による無限大のインピーダンスによって遮断される。
【０００７】このように、ＳＰＤＴスイッチ１において
は、第１の制御端子Ｐ４と第２の制御端子Ｐ５に印加す
る電圧を変えることによって、第１の端子Ｐ１と第２の
端子Ｐ２のいずれか一方を共通端子Ｐ３と導通させるこ
とができる。
は、第１の制御端子Ｐ４と第２の制御端子Ｐ５に印加す
る電圧を変えることによって、第１の端子Ｐ１と第２の
端子Ｐ２のいずれか一方を共通端子Ｐ３と導通させるこ
とができる。
【０００８】
【発明が解決しようとする課題】しかしながら、図７に
示したＳＰＤＴスイッチ１においては、第１の制御端子
Ｐ４に０Ｖもしくは−３Ｖを印加する時には、同時に第
２の制御端子Ｐ５には−３Ｖもしくは０Ｖを印加する必
要がある。すなわち、第１の制御端子Ｐ４と第２の制御
端子Ｐ５のいずれに対しても０Ｖと−３Ｖの２系統の電
位を交互に印加できるようにしておく必要がある。具体
的にはその電位を変化させられる２本の制御線を用意し
たり、あるいは１本の制御線を途中で２つに分岐すると
ともに、さらにいずれか一方の信号を反転させるような
構成を用意する必要がある。
示したＳＰＤＴスイッチ１においては、第１の制御端子
Ｐ４に０Ｖもしくは−３Ｖを印加する時には、同時に第
２の制御端子Ｐ５には−３Ｖもしくは０Ｖを印加する必
要がある。すなわち、第１の制御端子Ｐ４と第２の制御
端子Ｐ５のいずれに対しても０Ｖと−３Ｖの２系統の電
位を交互に印加できるようにしておく必要がある。具体
的にはその電位を変化させられる２本の制御線を用意し
たり、あるいは１本の制御線を途中で２つに分岐すると
ともに、さらにいずれか一方の信号を反転させるような
構成を用意する必要がある。
【０００９】そして、この場合は制御線を引き回すため
の面積が大きくなったり、ＣＰＵなどの制御ポートが余
計に必要となったり、制御信号を反転させるためのロジ
ックが必要となったりして、小型化や低コスト化の妨げ
になるという問題がある。
の面積が大きくなったり、ＣＰＵなどの制御ポートが余
計に必要となったり、制御信号を反転させるためのロジ
ックが必要となったりして、小型化や低コスト化の妨げ
になるという問題がある。
【００１０】本発明は上記の問題点を解決することを目
的とするもので、制御が容易で小型化の可能なＳＰＤＴ
スイッチおよびそれを用いた通信機を提供する。
的とするもので、制御が容易で小型化の可能なＳＰＤＴ
スイッチおよびそれを用いた通信機を提供する。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＳＰＤＴスイッチは、第１および第２の端
子と、共通端子と、ショットキー接続構造のゲートを備
えた第１および第２のＦＥＴとを有し、前記第１のＦＥ
Ｔのドレインを前記第１の端子に接続し、前記第２のＦ
ＥＴのソースを前記第２の端子に接続し、前記第１のＦ
ＥＴのソースと前記第２のＦＥＴのドレインを前記共通
端子に接続してなり、前記第２のＦＥＴのゲートにγの
固定電位を印加し、前記第１のＦＥＴのゲートにαもし
くはβ（α＜γ＜β）の電位を切り換えて印加すること
によって、前記第１および第２の端子のいずれか一方の
みを前記共通端子と導通させるＳＰＤＴスイッチであっ
て、前記第１のＦＥＴのピンチオフ電圧Ｖｐ１を ０＞
Ｖｐ１＞α−γ の範囲に設定し、前記第２のＦＥＴの
ピンチオフ電圧Ｖｐ２を ０＞Ｖｐ２＞γ−β の範囲
に設定してなることを特徴とする。
に、本発明のＳＰＤＴスイッチは、第１および第２の端
子と、共通端子と、ショットキー接続構造のゲートを備
えた第１および第２のＦＥＴとを有し、前記第１のＦＥ
Ｔのドレインを前記第１の端子に接続し、前記第２のＦ
ＥＴのソースを前記第２の端子に接続し、前記第１のＦ
ＥＴのソースと前記第２のＦＥＴのドレインを前記共通
端子に接続してなり、前記第２のＦＥＴのゲートにγの
固定電位を印加し、前記第１のＦＥＴのゲートにαもし
くはβ（α＜γ＜β）の電位を切り換えて印加すること
によって、前記第１および第２の端子のいずれか一方の
みを前記共通端子と導通させるＳＰＤＴスイッチであっ
て、前記第１のＦＥＴのピンチオフ電圧Ｖｐ１を ０＞
Ｖｐ１＞α−γ の範囲に設定し、前記第２のＦＥＴの
ピンチオフ電圧Ｖｐ２を ０＞Ｖｐ２＞γ−β の範囲
に設定してなることを特徴とする。
【００１２】また、本発明のＳＰＤＴスイッチは、前記
第１のＦＥＴに並列に第１のインダクタンス素子を接続
し、前記第２のＦＥＴに並列に第２のインダクタンス素
子を接続してなることを特徴とする。
第１のＦＥＴに並列に第１のインダクタンス素子を接続
し、前記第２のＦＥＴに並列に第２のインダクタンス素
子を接続してなることを特徴とする。
【００１３】また、本発明のＳＰＤＴスイッチは、前記
第１のＦＥＴに直列に第１のインダクタンス素子を接続
し、前記直列接続された第１のＦＥＴおよび第１のイン
ダクタンス素子に並列に第１の容量素子を接続し、前記
第２のＦＥＴに直列に第２のインダクタンス素子を接続
し、前記直列接続された第２のＦＥＴおよび第２のイン
ダクタンス素子に並列に第２の容量素子を接続してなる
ことを特徴とする。
第１のＦＥＴに直列に第１のインダクタンス素子を接続
し、前記直列接続された第１のＦＥＴおよび第１のイン
ダクタンス素子に並列に第１の容量素子を接続し、前記
第２のＦＥＴに直列に第２のインダクタンス素子を接続
し、前記直列接続された第２のＦＥＴおよび第２のイン
ダクタンス素子に並列に第２の容量素子を接続してなる
ことを特徴とする。
【００１４】また、本発明のＳＰＤＴスイッチは、ショ
ットキー接続構造のゲートを備えるとともにピンチオフ
電圧Ｖｐ３を ０＞Ｖｐ３＞γ−β の範囲に設定した
第３のＦＥＴと、ショットキー接続構造のゲートを備え
るとともにピンチオフ電圧Ｖｐ４を ０＞Ｖｐ４＞α−
γ の範囲に設定した第４のＦＥＴを有し、前記第３の
ＦＥＴのドレインを前記第１のＦＥＴのドレインに接続
し、前記第３のＦＥＴのソースを第１の接地コンデンサ
を介して接地し、前記第３のＦＥＴのゲートを前記第２
のＦＥＴのゲートに接続し、前記第４のＦＥＴのドレイ
ンを前記第２のＦＥＴのソースに接続し、前記第４のＦ
ＥＴのソースを第２の接地コンデンサを介して接地し、
前記第４のＦＥＴのゲートを前記第１のＦＥＴのゲート
に接続したことを特徴とする。
ットキー接続構造のゲートを備えるとともにピンチオフ
電圧Ｖｐ３を ０＞Ｖｐ３＞γ−β の範囲に設定した
第３のＦＥＴと、ショットキー接続構造のゲートを備え
るとともにピンチオフ電圧Ｖｐ４を ０＞Ｖｐ４＞α−
γ の範囲に設定した第４のＦＥＴを有し、前記第３の
ＦＥＴのドレインを前記第１のＦＥＴのドレインに接続
し、前記第３のＦＥＴのソースを第１の接地コンデンサ
を介して接地し、前記第３のＦＥＴのゲートを前記第２
のＦＥＴのゲートに接続し、前記第４のＦＥＴのドレイ
ンを前記第２のＦＥＴのソースに接続し、前記第４のＦ
ＥＴのソースを第２の接地コンデンサを介して接地し、
前記第４のＦＥＴのゲートを前記第１のＦＥＴのゲート
に接続したことを特徴とする。
【００１５】また、本発明の通信機は、上記のＳＰＤＴ
スイッチを用いたことを特徴とする。
スイッチを用いたことを特徴とする。
【００１６】このように構成することにより、本発明の
ＳＰＤＴスイッチにおいては、制御が容易となり、小型
化と低コスト化を実現することができる。
ＳＰＤＴスイッチにおいては、制御が容易となり、小型
化と低コスト化を実現することができる。
【００１７】また、本発明の通信機においても小型化と
低コスト化を図ることができる。
低コスト化を図ることができる。
【００１８】
【発明の実施の形態】図１に、本発明のＳＰＤＴスイッ
チの一実施例を示す。図１において、図Ｘと同一もしく
は同等の部分には同じ記号を付す。
チの一実施例を示す。図１において、図Ｘと同一もしく
は同等の部分には同じ記号を付す。
【００１９】図１において、ＳＰＤＴスイッチ１０は、
第１の端子Ｐ１、第２の端子Ｐ２、共通端子Ｐ３、ショ
ットキー接続構造のゲートを備えた第１のＦＥＴＱ３、
ショットキー接続構造のゲートを備えた第２のＦＥＴＱ
４、コンデンサＣ１、Ｃ２、Ｃ３、第１の制御端子Ｐ
７、第２の制御端子Ｐ８から構成されている。ここで、
第１のＦＥＴＱ３のドレインはコンデンサＣ１を介して
第１の端子Ｐ１に接続され、第２のＦＥＴＱ４のソース
はコンデンサＣ２を介して第２の端子Ｐ２に接続され、
第１のＦＥＴＱ３のソースと第２のＦＥＴＱ４のドレイ
ンは互いに直接接続されるとともにコンデンサＣ３を介
して共通端子Ｐ３に接続されている。そして、第１のＦ
ＥＴＱ３のゲートは第１の制御端子Ｐ７に、第２のＦＥ
ＴＱ４のゲートは第２の制御端子Ｐ８にそれぞれ接続さ
れている。なお、コンデンサＣ１、Ｃ２、Ｃ３はいずれ
も信号周波数において低いインピーダンスを有するカッ
プリングコンデンサである。
第１の端子Ｐ１、第２の端子Ｐ２、共通端子Ｐ３、ショ
ットキー接続構造のゲートを備えた第１のＦＥＴＱ３、
ショットキー接続構造のゲートを備えた第２のＦＥＴＱ
４、コンデンサＣ１、Ｃ２、Ｃ３、第１の制御端子Ｐ
７、第２の制御端子Ｐ８から構成されている。ここで、
第１のＦＥＴＱ３のドレインはコンデンサＣ１を介して
第１の端子Ｐ１に接続され、第２のＦＥＴＱ４のソース
はコンデンサＣ２を介して第２の端子Ｐ２に接続され、
第１のＦＥＴＱ３のソースと第２のＦＥＴＱ４のドレイ
ンは互いに直接接続されるとともにコンデンサＣ３を介
して共通端子Ｐ３に接続されている。そして、第１のＦ
ＥＴＱ３のゲートは第１の制御端子Ｐ７に、第２のＦＥ
ＴＱ４のゲートは第２の制御端子Ｐ８にそれぞれ接続さ
れている。なお、コンデンサＣ１、Ｃ２、Ｃ３はいずれ
も信号周波数において低いインピーダンスを有するカッ
プリングコンデンサである。
【００２０】このようなＳＰＤＴスイッチ１０を動作さ
せる前提として、まず３つの電位α、β、γを考える。
この３つの電位の大小関係は、 α＜γ＜β とする。さらに、第１のＦＥＴＱ３のピンチオフ電圧Ｖ
ｐ１は ０＞Ｖｐ１＞α−γ の範囲に、第２のＦＥＴＱ４のピンチオフ電圧Ｖｐ２は ０＞Ｖｐ２＞γ−β の範囲に設定されているものとする。なお、ここではよ
り具体的にするために、例えば α＝０Ｖ、γ＝３Ｖ、β＝６Ｖ に設定する。この場合、第１のＦＥＴＱ３のピンチオフ
電圧Ｖｐ１は ０Ｖ＞Ｖｐ１＞−３Ｖ の範囲、第２のＦＥＴＱ４のピンチオフ電圧Ｖｐ２は ０Ｖ＞Ｖｐ２＞−３Ｖ の範囲となるので、ここでは Ｖｐ１＝Ｖｐ２＝−０．５Ｖ に設定する。
せる前提として、まず３つの電位α、β、γを考える。
この３つの電位の大小関係は、 α＜γ＜β とする。さらに、第１のＦＥＴＱ３のピンチオフ電圧Ｖ
ｐ１は ０＞Ｖｐ１＞α−γ の範囲に、第２のＦＥＴＱ４のピンチオフ電圧Ｖｐ２は ０＞Ｖｐ２＞γ−β の範囲に設定されているものとする。なお、ここではよ
り具体的にするために、例えば α＝０Ｖ、γ＝３Ｖ、β＝６Ｖ に設定する。この場合、第１のＦＥＴＱ３のピンチオフ
電圧Ｖｐ１は ０Ｖ＞Ｖｐ１＞−３Ｖ の範囲、第２のＦＥＴＱ４のピンチオフ電圧Ｖｐ２は ０Ｖ＞Ｖｐ２＞−３Ｖ の範囲となるので、ここでは Ｖｐ１＝Ｖｐ２＝−０．５Ｖ に設定する。
【００２１】このように構成されたＳＰＤＴスイッチ１
０において、まず、第２の制御端子Ｐ８に３Ｖ（γ）を
印加する。次に第１の制御端子Ｐ７に０Ｖ（α）を印加
する。このとき、第１のＦＥＴＱ３のソースと第２のＦ
ＥＴＱ４のドレインは直結されており、しかも、第１の
ＦＥＴＱ３のゲートの電位（０Ｖ）よりも第２のＦＥＴ
Ｑ４のゲートの電位（３Ｖ）の方が高くなっているた
め、第１のＦＥＴＱ３のソースおよび第２のＦＥＴＱ４
のドレインの電位は第２のＦＥＴＱ４のゲートの電位に
等しい３Ｖとなる。また、第１のＦＥＴＱ３のドレイン
は直流的にオープンなので、そのゲート電位と等しい０
Ｖとなる。そして、第２のＦＥＴＱ４のソースも直流的
にオープンなので、そのゲート電位と等しい３Ｖとな
る。その結果、第１のＦＥＴＱ３においては、ゲート−
ソース間電圧が−３Ｖとなる。第１のＦＥＴＱ３はピン
チオフ電圧Ｖｐ１＝−０．５Ｖに設定されているため、
第１のＦＥＴＱ３はオフ状態となる。一方、第２のＦＥ
ＴＱ４においては、ゲート−ソース（ドレイン）間電圧
が０Ｖとなる。第２のＦＥＴＱ４もピンチオフ電圧Ｖｐ
２＝−０．５Ｖに設定されているため、第２のＦＥＴＱ
４はオン状態となる。この結果、第２の端子Ｐ２と共通
端子Ｐ３が信号周波数において導通し、第１の端子Ｐ１
と共通端子Ｐ３が信号周波数において遮断する。
０において、まず、第２の制御端子Ｐ８に３Ｖ（γ）を
印加する。次に第１の制御端子Ｐ７に０Ｖ（α）を印加
する。このとき、第１のＦＥＴＱ３のソースと第２のＦ
ＥＴＱ４のドレインは直結されており、しかも、第１の
ＦＥＴＱ３のゲートの電位（０Ｖ）よりも第２のＦＥＴ
Ｑ４のゲートの電位（３Ｖ）の方が高くなっているた
め、第１のＦＥＴＱ３のソースおよび第２のＦＥＴＱ４
のドレインの電位は第２のＦＥＴＱ４のゲートの電位に
等しい３Ｖとなる。また、第１のＦＥＴＱ３のドレイン
は直流的にオープンなので、そのゲート電位と等しい０
Ｖとなる。そして、第２のＦＥＴＱ４のソースも直流的
にオープンなので、そのゲート電位と等しい３Ｖとな
る。その結果、第１のＦＥＴＱ３においては、ゲート−
ソース間電圧が−３Ｖとなる。第１のＦＥＴＱ３はピン
チオフ電圧Ｖｐ１＝−０．５Ｖに設定されているため、
第１のＦＥＴＱ３はオフ状態となる。一方、第２のＦＥ
ＴＱ４においては、ゲート−ソース（ドレイン）間電圧
が０Ｖとなる。第２のＦＥＴＱ４もピンチオフ電圧Ｖｐ
２＝−０．５Ｖに設定されているため、第２のＦＥＴＱ
４はオン状態となる。この結果、第２の端子Ｐ２と共通
端子Ｐ３が信号周波数において導通し、第１の端子Ｐ１
と共通端子Ｐ３が信号周波数において遮断する。
【００２２】第１のＦＥＴＱ３と第２のＦＥＴＱ４の各
端子の電位について、より具体的に説明するために、図
２に、第１のＦＥＴＱ３と第２のＦＥＴＱ４をダイオー
ドを用いた等価回路で置き換えたものを示す。図２より
分かるように、ショットキー接続構造のゲートを備えた
ＦＥＴは、２つのダイオードのアノードを接続してゲー
トとし、２つのダイオードのカソードをそれぞれドレイ
ンおよびソースとしたものと等価となる。そのため、第
１の制御端子Ｐ７に０Ｖを印加し、第２の制御端子Ｐ８
に３Ｖを印加すると、第１のＦＥＴＱ３のドレインはゲ
ートと同じ０Ｖに、第２のＦＥＴＱ４のソースもゲート
と同じ３Ｖになる。そして、第１のＦＥＴＱ３のソース
と第２のＦＥＴＱ４のドレインは、２つのダイオードを
介して０Ｖおよび３Ｖに接続されているために、高い方
の電位である３Ｖになる。
端子の電位について、より具体的に説明するために、図
２に、第１のＦＥＴＱ３と第２のＦＥＴＱ４をダイオー
ドを用いた等価回路で置き換えたものを示す。図２より
分かるように、ショットキー接続構造のゲートを備えた
ＦＥＴは、２つのダイオードのアノードを接続してゲー
トとし、２つのダイオードのカソードをそれぞれドレイ
ンおよびソースとしたものと等価となる。そのため、第
１の制御端子Ｐ７に０Ｖを印加し、第２の制御端子Ｐ８
に３Ｖを印加すると、第１のＦＥＴＱ３のドレインはゲ
ートと同じ０Ｖに、第２のＦＥＴＱ４のソースもゲート
と同じ３Ｖになる。そして、第１のＦＥＴＱ３のソース
と第２のＦＥＴＱ４のドレインは、２つのダイオードを
介して０Ｖおよび３Ｖに接続されているために、高い方
の電位である３Ｖになる。
【００２３】図１に戻り、上記の場合とは逆に、第１の
制御端子Ｐ７に６Ｖ（β）を印加することもできる。こ
のとき、第２の制御端子Ｐ８には３Ｖ（γ）を印加した
ままである。この状態においては、第２のＦＥＴＱ４の
ゲートの電位（３Ｖ）よりも第１のＦＥＴＱ３のゲート
の電位（６Ｖ）の方が高くなっているため、上記の説明
とは逆に、第１のＦＥＴＱ３のドレイン、ソースおよび
第２のＦＥＴＱ４のドレインの電位は第１のＦＥＴＱ３
のゲートの電位に等しい６Ｖになる。なお、第２のＦＥ
ＴＱ４のソースの電位は、そのゲートの電位に等しい３
Ｖのままである。その結果、第１のＦＥＴＱ３において
は、ゲート−ソース（ドレイン）間電圧が０Ｖとなる。
第１のＦＥＴＱ３はピンチオフ電圧Ｖｐ１＝−０．５Ｖ
に設定されているため、第１のＦＥＴＱ３はオン状態と
なる。一方、第２のＦＥＴＱ４においては、ゲート−ド
レイン間電圧が−３Ｖとなる。第２のＦＥＴＱ４はピン
チオフ電圧Ｖｐ２＝−０．５Ｖに設定されているため、
第２のＦＥＴＱ４はオフ状態となる。この結果、上記の
場合とは逆に、第１の端子Ｐ１と共通端子Ｐ３が信号周
波数において導通し、第２の端子Ｐ２と共通端子Ｐ３が
信号周波数において遮断する。
制御端子Ｐ７に６Ｖ（β）を印加することもできる。こ
のとき、第２の制御端子Ｐ８には３Ｖ（γ）を印加した
ままである。この状態においては、第２のＦＥＴＱ４の
ゲートの電位（３Ｖ）よりも第１のＦＥＴＱ３のゲート
の電位（６Ｖ）の方が高くなっているため、上記の説明
とは逆に、第１のＦＥＴＱ３のドレイン、ソースおよび
第２のＦＥＴＱ４のドレインの電位は第１のＦＥＴＱ３
のゲートの電位に等しい６Ｖになる。なお、第２のＦＥ
ＴＱ４のソースの電位は、そのゲートの電位に等しい３
Ｖのままである。その結果、第１のＦＥＴＱ３において
は、ゲート−ソース（ドレイン）間電圧が０Ｖとなる。
第１のＦＥＴＱ３はピンチオフ電圧Ｖｐ１＝−０．５Ｖ
に設定されているため、第１のＦＥＴＱ３はオン状態と
なる。一方、第２のＦＥＴＱ４においては、ゲート−ド
レイン間電圧が−３Ｖとなる。第２のＦＥＴＱ４はピン
チオフ電圧Ｖｐ２＝−０．５Ｖに設定されているため、
第２のＦＥＴＱ４はオフ状態となる。この結果、上記の
場合とは逆に、第１の端子Ｐ１と共通端子Ｐ３が信号周
波数において導通し、第２の端子Ｐ２と共通端子Ｐ３が
信号周波数において遮断する。
【００２４】このように、ＳＰＤＴスイッチ１０におい
ては、第２の制御端子Ｐ８に印加する電位を３Ｖ（γ）
に固定した状態で、第１の制御端子Ｐ７に印加する電位
を０Ｖ（α）もしくは６Ｖ（β）に切り換えることによ
って、第１の端子Ｐ１と第２の端子Ｐ２のいずれか一方
を共通端子に導通させることができる。
ては、第２の制御端子Ｐ８に印加する電位を３Ｖ（γ）
に固定した状態で、第１の制御端子Ｐ７に印加する電位
を０Ｖ（α）もしくは６Ｖ（β）に切り換えることによ
って、第１の端子Ｐ１と第２の端子Ｐ２のいずれか一方
を共通端子に導通させることができる。
【００２５】その結果、ＳＰＤＴスイッチ１０において
は、切換制御に関しては１つの制御端子に印加する電圧
を切り換えるだけでよくなり、２つの制御端子に電圧を
切り換えて印加しなければならない従来のＳＰＤＴスイ
ッチに比べて、制御線を引き回すための面積を小さくす
ることができ、ＣＰＵなどの制御ポートも１つで済み、
しかも制御信号を反転させるためのロジックが必要にな
るということもなくなるため、ＳＰＤＴスイッチの制御
が容易になり、さらに小型化や低コスト化を実現するこ
とができる。
は、切換制御に関しては１つの制御端子に印加する電圧
を切り換えるだけでよくなり、２つの制御端子に電圧を
切り換えて印加しなければならない従来のＳＰＤＴスイ
ッチに比べて、制御線を引き回すための面積を小さくす
ることができ、ＣＰＵなどの制御ポートも１つで済み、
しかも制御信号を反転させるためのロジックが必要にな
るということもなくなるため、ＳＰＤＴスイッチの制御
が容易になり、さらに小型化や低コスト化を実現するこ
とができる。
【００２６】ところで、ＳＰＤＴスイッチ１０におい
て、第１のＦＥＴＱ３や第２のＦＥＴＱ４は、オフの時
にドレイン−ソース間に小さいながらもオフ容量を持
つ。そのため、第１のＦＥＴＱ３や第２のＦＥＴＱ４が
オフの時にも、このオフ容量を介して微小な信号が流れ
ることが考えられ、アイソレーションの劣化の原因にな
る。
て、第１のＦＥＴＱ３や第２のＦＥＴＱ４は、オフの時
にドレイン−ソース間に小さいながらもオフ容量を持
つ。そのため、第１のＦＥＴＱ３や第２のＦＥＴＱ４が
オフの時にも、このオフ容量を介して微小な信号が流れ
ることが考えられ、アイソレーションの劣化の原因にな
る。
【００２７】そこで、図３に、本発明のＳＰＤＴスイッ
チの別の実施例を示す。図３において、図１と同一もし
くは同等の部分には同じ記号を付し、その説明を省略す
る。
チの別の実施例を示す。図３において、図１と同一もし
くは同等の部分には同じ記号を付し、その説明を省略す
る。
【００２８】図３において、ＳＰＤＴスイッチ２０は、
第１のＦＥＴＱ３のドレイン−ソース間に第１のインダ
クタンス素子Ｌ３が接続され、第２のＦＥＴＱ４のドレ
イン−ソース間に第２のインダクタンス素子Ｌ４が接続
されている。そして、第１のインダクタンス素子Ｌ３の
インダクタンス値は、第１のＦＥＴＱ３のオフ容量と並
列共振し、その共振周波数が通過を阻止したい信号の周
波数に一致するように設定してある。また、第２のイン
ダクタンス素子Ｌ４のインダクタンス値は、第２のＦＥ
ＴＱ４のオフ容量と並列共振し、その共振周波数が通過
を阻止したい信号の周波数に一致するように設定してあ
る。
第１のＦＥＴＱ３のドレイン−ソース間に第１のインダ
クタンス素子Ｌ３が接続され、第２のＦＥＴＱ４のドレ
イン−ソース間に第２のインダクタンス素子Ｌ４が接続
されている。そして、第１のインダクタンス素子Ｌ３の
インダクタンス値は、第１のＦＥＴＱ３のオフ容量と並
列共振し、その共振周波数が通過を阻止したい信号の周
波数に一致するように設定してある。また、第２のイン
ダクタンス素子Ｌ４のインダクタンス値は、第２のＦＥ
ＴＱ４のオフ容量と並列共振し、その共振周波数が通過
を阻止したい信号の周波数に一致するように設定してあ
る。
【００２９】このように構成することによって、ＳＰＤ
Ｔスイッチ２０においては、第１のＦＥＴＱ３がオンの
時には、第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴ
Ｑ３を介して接続し、第２の端子Ｐ２と共通端子Ｐ３は
第２のＦＥＴＱ４のオフ容量と第２のインダクタンス素
子Ｌ４との並列共振のインピーダンスを介して接続す
る。
Ｔスイッチ２０においては、第１のＦＥＴＱ３がオンの
時には、第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴ
Ｑ３を介して接続し、第２の端子Ｐ２と共通端子Ｐ３は
第２のＦＥＴＱ４のオフ容量と第２のインダクタンス素
子Ｌ４との並列共振のインピーダンスを介して接続す
る。
【００３０】一方、第２のＦＥＴＱ４がオンの時には、
第２の端子Ｐ２と共通端子Ｐ３は第２のＦＥＴＱ４を介
して接続し、第１の端子Ｐ２と共通端子Ｐ３は第１のＦ
ＥＴＱ３のオフ容量と第１のインダクタンス素子Ｌ３と
の並列共振のインピーダンスを介して接続する。
第２の端子Ｐ２と共通端子Ｐ３は第２のＦＥＴＱ４を介
して接続し、第１の端子Ｐ２と共通端子Ｐ３は第１のＦ
ＥＴＱ３のオフ容量と第１のインダクタンス素子Ｌ３と
の並列共振のインピーダンスを介して接続する。
【００３１】このとき、ＦＥＴのオン時のインピーダン
スは非常に小さく、逆にＦＥＴのオフ容量とインダクタ
ンス素子との並列共振のインピーダンスはほぼ無限大と
なる。したがって、ＳＰＤＴスイッチ２０においては、
第１の端子Ｐ１および第２の端子Ｐ２と共通端子Ｐ３と
は、オン時には第１もしくは第２のＦＥＴを介して導通
し、オフ時にはＦＥＴのオフ容量とインダクタンス素子
との並列共振による無限大のインピーダンスによって遮
断される。そのため、第１もしくは第２のＦＥＴのオフ
容量を介して信号が漏れることによるアイソレーション
の劣化を防止することができる。
スは非常に小さく、逆にＦＥＴのオフ容量とインダクタ
ンス素子との並列共振のインピーダンスはほぼ無限大と
なる。したがって、ＳＰＤＴスイッチ２０においては、
第１の端子Ｐ１および第２の端子Ｐ２と共通端子Ｐ３と
は、オン時には第１もしくは第２のＦＥＴを介して導通
し、オフ時にはＦＥＴのオフ容量とインダクタンス素子
との並列共振による無限大のインピーダンスによって遮
断される。そのため、第１もしくは第２のＦＥＴのオフ
容量を介して信号が漏れることによるアイソレーション
の劣化を防止することができる。
【００３２】上記に示したＳＰＤＴスイッチ１０や２０
においては、オン時には第１もしくは第２のＦＥＴのド
レイン−ソース間をそのまま信号が通過する。しかしな
がら、ＦＥＴはオン時においてもドレイン−ソース間に
微小な抵抗を持つため、これが信号の損失の原因にな
る。
においては、オン時には第１もしくは第２のＦＥＴのド
レイン−ソース間をそのまま信号が通過する。しかしな
がら、ＦＥＴはオン時においてもドレイン−ソース間に
微小な抵抗を持つため、これが信号の損失の原因にな
る。
【００３３】そこで、図４に、本発明のＳＰＤＴスイッ
チのさらに別の実施例を示す。図４において、図１と同
一もしくは同等の部分には同じ記号を付し、その説明を
省略する。
チのさらに別の実施例を示す。図４において、図１と同
一もしくは同等の部分には同じ記号を付し、その説明を
省略する。
【００３４】図４において、ＳＰＤＴスイッチ３０は、
第１のＦＥＴＱ３のソースに直列に第１のインダクタン
ス素子Ｌ５が接続され、第２のＦＥＴＱ４のドレインに
直列に第２のインダクタンス素子Ｌ６が接続されてい
る。また、直列接続された第１のＦＥＴＱ３および第１
のインダクタンス素子Ｌ５に並列に第１の容量素子Ｃ４
が接続され、直列接続された第２のＦＥＴＱ４および第
２のインダクタンス素子Ｌ６に並列に第２の容量素子Ｃ
５が接続されている。そして、第１のインダクタンス素
子Ｌ５のインダクタンス値は、第１のＦＥＴＱ３のオフ
容量と直列共振し、その共振周波数が通過させたい信号
の周波数に一致するように設定してある。また、第１の
容量素子Ｃ４の容量値は、第１のＦＥＴＱ３のオフ容量
と一致し、第１のインダクタンス素子Ｌ５と並列共振し
て、その共振周波数が通過を阻止したい信号の周波数に
一致するように設定してある。また、第２のインダクタ
ンス素子Ｌ４のインダクタンス値は、第２のＦＥＴＱ４
のオフ容量と直列共振し、その共振周波数が通過を阻止
したい信号の周波数に一致するように設定してある。ま
た、第２の容量素子Ｃ５の容量値は、第２のＦＥＴＱ４
のオフ容量と一致し、第２のインダクタンス素子Ｌ６と
並列共振して、その共振周波数が通過を阻止したい信号
の周波数に一致するように設定してある。
第１のＦＥＴＱ３のソースに直列に第１のインダクタン
ス素子Ｌ５が接続され、第２のＦＥＴＱ４のドレインに
直列に第２のインダクタンス素子Ｌ６が接続されてい
る。また、直列接続された第１のＦＥＴＱ３および第１
のインダクタンス素子Ｌ５に並列に第１の容量素子Ｃ４
が接続され、直列接続された第２のＦＥＴＱ４および第
２のインダクタンス素子Ｌ６に並列に第２の容量素子Ｃ
５が接続されている。そして、第１のインダクタンス素
子Ｌ５のインダクタンス値は、第１のＦＥＴＱ３のオフ
容量と直列共振し、その共振周波数が通過させたい信号
の周波数に一致するように設定してある。また、第１の
容量素子Ｃ４の容量値は、第１のＦＥＴＱ３のオフ容量
と一致し、第１のインダクタンス素子Ｌ５と並列共振し
て、その共振周波数が通過を阻止したい信号の周波数に
一致するように設定してある。また、第２のインダクタ
ンス素子Ｌ４のインダクタンス値は、第２のＦＥＴＱ４
のオフ容量と直列共振し、その共振周波数が通過を阻止
したい信号の周波数に一致するように設定してある。ま
た、第２の容量素子Ｃ５の容量値は、第２のＦＥＴＱ４
のオフ容量と一致し、第２のインダクタンス素子Ｌ６と
並列共振して、その共振周波数が通過を阻止したい信号
の周波数に一致するように設定してある。
【００３５】このように構成することによって、ＳＰＤ
Ｔスイッチ３０においては、第１のＦＥＴＱ３がオンの
時には、第１の端子Ｐ１と共通端子Ｐ３は第１の容量素
子Ｃ４と第１のインダクタンス素子Ｌ５との並列共振の
インピーダンスを介して接続し、第２の端子Ｐ２と共通
端子Ｐ３は第２のＦＥＴＱ４のオフ容量と第２のインダ
クタンス素子Ｌ６との直列共振のインピーダンスを介し
て接続する。
Ｔスイッチ３０においては、第１のＦＥＴＱ３がオンの
時には、第１の端子Ｐ１と共通端子Ｐ３は第１の容量素
子Ｃ４と第１のインダクタンス素子Ｌ５との並列共振の
インピーダンスを介して接続し、第２の端子Ｐ２と共通
端子Ｐ３は第２のＦＥＴＱ４のオフ容量と第２のインダ
クタンス素子Ｌ６との直列共振のインピーダンスを介し
て接続する。
【００３６】一方、第２のＦＥＴＱ４がオンの時には、
第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴＱ３のオ
フ容量と第１のインダクタンス素子Ｌ５との直列共振の
インピーダンスを介して接続し、第２の端子Ｐ２と共通
端子Ｐ３は第２の容量素子Ｃ５と第２のインダクタンス
素子Ｌ６との並列共振のインピーダンスを介して接続す
る。
第１の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴＱ３のオ
フ容量と第１のインダクタンス素子Ｌ５との直列共振の
インピーダンスを介して接続し、第２の端子Ｐ２と共通
端子Ｐ３は第２の容量素子Ｃ５と第２のインダクタンス
素子Ｌ６との並列共振のインピーダンスを介して接続す
る。
【００３７】このとき、ＦＥＴのオフ容量とインダクタ
ンス素子との直列共振のインピーダンスはほとんど０に
なり、逆に容量素子とインダクタンス素子との並列共振
のインピーダンスはほぼ無限大となる。したがって、Ｓ
ＰＤＴスイッチ３０においては、上記のＳＰＤＴスイッ
チ１０や２０とは異なり、ＦＥＴがオフの時に、そのオ
フ容量と直列に接続されたインダクタンス素子との直列
共振のインピーダンスによって導通し、逆にＦＥＴがオ
ンの時に、そのオフ容量と同じ容量値に設定された容量
素子とインダクタンス素子との並列共振のインピーダン
スによって遮断することができる。そして、導通時のイ
ンピーダンスがＦＥＴのオフ容量とインダクタンス素子
との直列共振を利用することによってほとんど０になる
ため、導通時の損失をより小さくし、低損失化を図るこ
とができる。
ンス素子との直列共振のインピーダンスはほとんど０に
なり、逆に容量素子とインダクタンス素子との並列共振
のインピーダンスはほぼ無限大となる。したがって、Ｓ
ＰＤＴスイッチ３０においては、上記のＳＰＤＴスイッ
チ１０や２０とは異なり、ＦＥＴがオフの時に、そのオ
フ容量と直列に接続されたインダクタンス素子との直列
共振のインピーダンスによって導通し、逆にＦＥＴがオ
ンの時に、そのオフ容量と同じ容量値に設定された容量
素子とインダクタンス素子との並列共振のインピーダン
スによって遮断することができる。そして、導通時のイ
ンピーダンスがＦＥＴのオフ容量とインダクタンス素子
との直列共振を利用することによってほとんど０になる
ため、導通時の損失をより小さくし、低損失化を図るこ
とができる。
【００３８】図５に、本発明のＳＰＤＴスイッチのさら
に別の実施例を示す。図５において、図１と同一もしく
は同等の部分には同じ記号を付し、その説明を省略す
る。
に別の実施例を示す。図５において、図１と同一もしく
は同等の部分には同じ記号を付し、その説明を省略す
る。
【００３９】図５において、ＳＰＤＴスイッチ４０は、
ＳＰＤＴスイッチ１０の構成に加えてショットキー接続
構造のゲートを備えた第３のＦＥＴＱ５と、ショットキ
ー接続構造のゲートを備えた第４のＦＥＴＱ６と、第１
の接地コンデンサＣ６と、第２の接地コンデンサＣ７か
ら構成されている。ここで、第３のＦＥＴＱ５のドレイ
ンは第１のＦＥＴＱ３のドレインに接続され、ソースは
第１の接地コンデンサＣ６を介して接地され、ゲートは
第２のＦＥＴＱ４のゲートに接続されている。また、第
４のＦＥＴＱ６のドレインは第２のＦＥＴＱ４のソース
に接続され、ソースは第２の接地コンデンサＣ７を介し
て接地され、ゲートは第１のＦＥＴＱ３のゲートに接続
されている。さらに、第３のＦＥＴＱ５のピンチオフ電
圧Ｖｐ３は第２のＦＥＴＱ４のピンチオフ電圧と同様に ０＞Ｖｐ３＞γ−β の範囲に、第４のＦＥＴＱ６のピンチオフ電圧Ｖｐ４は
第１のＦＥＴＱ３のピンチオフ電圧と同様に ０＞Ｖｐ４＞α−γ の範囲に設定されている。ここでは、ＳＰＤＴスイッチ
１０における第１のＦＥＴＱ３および第２のＦＥＴＱ４
に合わせて、 Ｖｐ３＝Ｖｐ４＝−０．５Ｖ に設定する。なお、第１の接地コンデンサＣ６と第２の
接地コンデンサＣ７は、いずれも信号周波数において低
いインピーダンスを有するカップリングコンデンサであ
る。
ＳＰＤＴスイッチ１０の構成に加えてショットキー接続
構造のゲートを備えた第３のＦＥＴＱ５と、ショットキ
ー接続構造のゲートを備えた第４のＦＥＴＱ６と、第１
の接地コンデンサＣ６と、第２の接地コンデンサＣ７か
ら構成されている。ここで、第３のＦＥＴＱ５のドレイ
ンは第１のＦＥＴＱ３のドレインに接続され、ソースは
第１の接地コンデンサＣ６を介して接地され、ゲートは
第２のＦＥＴＱ４のゲートに接続されている。また、第
４のＦＥＴＱ６のドレインは第２のＦＥＴＱ４のソース
に接続され、ソースは第２の接地コンデンサＣ７を介し
て接地され、ゲートは第１のＦＥＴＱ３のゲートに接続
されている。さらに、第３のＦＥＴＱ５のピンチオフ電
圧Ｖｐ３は第２のＦＥＴＱ４のピンチオフ電圧と同様に ０＞Ｖｐ３＞γ−β の範囲に、第４のＦＥＴＱ６のピンチオフ電圧Ｖｐ４は
第１のＦＥＴＱ３のピンチオフ電圧と同様に ０＞Ｖｐ４＞α−γ の範囲に設定されている。ここでは、ＳＰＤＴスイッチ
１０における第１のＦＥＴＱ３および第２のＦＥＴＱ４
に合わせて、 Ｖｐ３＝Ｖｐ４＝−０．５Ｖ に設定する。なお、第１の接地コンデンサＣ６と第２の
接地コンデンサＣ７は、いずれも信号周波数において低
いインピーダンスを有するカップリングコンデンサであ
る。
【００４０】このように構成されたＳＰＤＴスイッチ４
０において、まず第２の制御端子Ｐ８に３Ｖ（γ）が印
加され、第１の制御端子Ｐ７に０Ｖ（α）が印加される
と、第１のＦＥＴＱ３はゲートが０Ｖ、ドレインが３
Ｖ、ソースが３Ｖとなりオフ状態となる。また、第２の
ＦＥＴＱ４は、ゲートが３Ｖ、ドレインが３Ｖ、ソース
も３Ｖとなりオン状態となる。また、第３のＦＥＴＱ５
は、ゲートが３Ｖ、ドレインが３Ｖ、ソースが３Ｖとな
りオン状態となる。そして、第４のＦＥＴＱ６は、ゲー
トが０Ｖ、ドレインが３Ｖ、ソースが０Ｖとなりオフ状
態となる。すなわち、第１のＦＥＴＱ３と第４のＦＥＴ
Ｑ６がオフ状態となり、第２のＦＥＴＱ４と第３のＦＥ
ＴＱ５がオン状態となる。この場合、第２の端子Ｐ２と
共通端子Ｐ３が第２のＦＥＴＱ４を介して導通し、第１
の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴＱ３によって
遮断される。さらに、第３のＦＥＴＱ５が導通すること
によって第３のＦＥＴＱ５のドレイン、すなわち第１の
ＦＥＴＱ３のドレインが高周波的に接地される。これに
よって、第１のＦＥＴＱ３のオフ容量を介して第１の端
子Ｐ１と共通端子Ｐ３の間に信号が流れるのを阻止し、
アイソレーションを良くすることができる。
０において、まず第２の制御端子Ｐ８に３Ｖ（γ）が印
加され、第１の制御端子Ｐ７に０Ｖ（α）が印加される
と、第１のＦＥＴＱ３はゲートが０Ｖ、ドレインが３
Ｖ、ソースが３Ｖとなりオフ状態となる。また、第２の
ＦＥＴＱ４は、ゲートが３Ｖ、ドレインが３Ｖ、ソース
も３Ｖとなりオン状態となる。また、第３のＦＥＴＱ５
は、ゲートが３Ｖ、ドレインが３Ｖ、ソースが３Ｖとな
りオン状態となる。そして、第４のＦＥＴＱ６は、ゲー
トが０Ｖ、ドレインが３Ｖ、ソースが０Ｖとなりオフ状
態となる。すなわち、第１のＦＥＴＱ３と第４のＦＥＴ
Ｑ６がオフ状態となり、第２のＦＥＴＱ４と第３のＦＥ
ＴＱ５がオン状態となる。この場合、第２の端子Ｐ２と
共通端子Ｐ３が第２のＦＥＴＱ４を介して導通し、第１
の端子Ｐ１と共通端子Ｐ３は第１のＦＥＴＱ３によって
遮断される。さらに、第３のＦＥＴＱ５が導通すること
によって第３のＦＥＴＱ５のドレイン、すなわち第１の
ＦＥＴＱ３のドレインが高周波的に接地される。これに
よって、第１のＦＥＴＱ３のオフ容量を介して第１の端
子Ｐ１と共通端子Ｐ３の間に信号が流れるのを阻止し、
アイソレーションを良くすることができる。
【００４１】一方、第２の制御端子Ｐ８に３Ｖ（γ）が
印加され、第１の制御端子Ｐ７に６Ｖ（β）が印加され
ると、第１のＦＥＴＱ３はゲートが６Ｖ、ドレインが６
Ｖ、ソースが６Ｖとなりオン状態となる。また、第２の
ＦＥＴＱ４は、ゲートが３Ｖ、ドレインが６Ｖ、ソース
も６Ｖとなりオフ状態となる。また、第３のＦＥＴＱ５
は、ゲートが３Ｖ、ドレインが６Ｖ、ソースが３Ｖとな
りオフ状態となる。そして、第４のＦＥＴＱ６は、ゲー
トが６Ｖ、ドレインが６Ｖ、ソースが６Ｖとなりオン状
態となる。すなわち、第１のＦＥＴＱ３と第４のＦＥＴ
Ｑ６がオン状態となり、第２のＦＥＴＱ４と第３のＦＥ
ＴＱ５がオフ状態となる。この場合、第１の端子Ｐ１と
共通端子Ｐ３が第１のＦＥＴＱ３を介して導通し、第２
の端子Ｐ２と共通端子Ｐ３は第２のＦＥＴＱ４によって
遮断される。さらに、第４のＦＥＴＱ６が導通すること
によって第４のＦＥＴＱ６のドレイン、すなわち第２の
ＦＥＴＱ４のドレインが高周波的に接地される。これに
よって、第２のＦＥＴＱ４のオフ容量を介して第２の端
子Ｐ２と共通端子Ｐ３の間に信号が流れるのを阻止し、
アイソレーションを良くすることができる。
印加され、第１の制御端子Ｐ７に６Ｖ（β）が印加され
ると、第１のＦＥＴＱ３はゲートが６Ｖ、ドレインが６
Ｖ、ソースが６Ｖとなりオン状態となる。また、第２の
ＦＥＴＱ４は、ゲートが３Ｖ、ドレインが６Ｖ、ソース
も６Ｖとなりオフ状態となる。また、第３のＦＥＴＱ５
は、ゲートが３Ｖ、ドレインが６Ｖ、ソースが３Ｖとな
りオフ状態となる。そして、第４のＦＥＴＱ６は、ゲー
トが６Ｖ、ドレインが６Ｖ、ソースが６Ｖとなりオン状
態となる。すなわち、第１のＦＥＴＱ３と第４のＦＥＴ
Ｑ６がオン状態となり、第２のＦＥＴＱ４と第３のＦＥ
ＴＱ５がオフ状態となる。この場合、第１の端子Ｐ１と
共通端子Ｐ３が第１のＦＥＴＱ３を介して導通し、第２
の端子Ｐ２と共通端子Ｐ３は第２のＦＥＴＱ４によって
遮断される。さらに、第４のＦＥＴＱ６が導通すること
によって第４のＦＥＴＱ６のドレイン、すなわち第２の
ＦＥＴＱ４のドレインが高周波的に接地される。これに
よって、第２のＦＥＴＱ４のオフ容量を介して第２の端
子Ｐ２と共通端子Ｐ３の間に信号が流れるのを阻止し、
アイソレーションを良くすることができる。
【００４２】このように、ＳＰＤＴスイッチ４０におい
ては、アイソレーションを改善することができる。
ては、アイソレーションを改善することができる。
【００４３】なお、一般に、ショットキー接続構造のゲ
ートを備えたＦＥＴにおいてはドレインとソースはゲー
トに対してほぼ対称な構造となっていて、ドレインをソ
ースとして、ソースをドレインとして用いることもでき
る。そのため、上記の各実施例においても、各ＦＥＴの
ドレインとソースの接続関係は固定されるものではな
く、ドレインとソースを入れ替える構成としても構わ
ず、同様の作用効果が得られるものである。したがっ
て、本願発明においてはＦＥＴのドレインとソースの接
続関係に関しては特許請求の範囲や実施例には限定され
ないものである。
ートを備えたＦＥＴにおいてはドレインとソースはゲー
トに対してほぼ対称な構造となっていて、ドレインをソ
ースとして、ソースをドレインとして用いることもでき
る。そのため、上記の各実施例においても、各ＦＥＴの
ドレインとソースの接続関係は固定されるものではな
く、ドレインとソースを入れ替える構成としても構わ
ず、同様の作用効果が得られるものである。したがっ
て、本願発明においてはＦＥＴのドレインとソースの接
続関係に関しては特許請求の範囲や実施例には限定され
ないものである。
【００４４】また、ＦＥＴのドレインとソースを入れ換
えても構わないことからも分かるように、第２の制御端
子の固定電位を印加して第１の制御端子に２つの電位を
切り換えて印加する構成に限られるものではなく、第１
の制御端子の固定電位を印加して第２の制御端子に２つ
の電位を切り換えて印加する構成であっても構わないも
ので、全く同様の作用効果を奏するものである。
えても構わないことからも分かるように、第２の制御端
子の固定電位を印加して第１の制御端子に２つの電位を
切り換えて印加する構成に限られるものではなく、第１
の制御端子の固定電位を印加して第２の制御端子に２つ
の電位を切り換えて印加する構成であっても構わないも
ので、全く同様の作用効果を奏するものである。
【００４５】また、上記の各実施例を見て分かるよう
に、第１の制御端子と第２の制御端子のいずれもＦＥＴ
のゲートに接続されており、電流を消費しない。そこ
で、各ＦＥＴに印加する電圧としては、２つ以上の直流
電源を直列接続して、α、γ、βのそれぞれの電位を得
られるようにする以外に、β以上の電圧を有する直流電
源から抵抗分割でα、γ、βのそれぞれの電位を得る方
法でも構わないものである。
に、第１の制御端子と第２の制御端子のいずれもＦＥＴ
のゲートに接続されており、電流を消費しない。そこ
で、各ＦＥＴに印加する電圧としては、２つ以上の直流
電源を直列接続して、α、γ、βのそれぞれの電位を得
られるようにする以外に、β以上の電圧を有する直流電
源から抵抗分割でα、γ、βのそれぞれの電位を得る方
法でも構わないものである。
【００４６】図６に、本発明の通信機の一実施例のブロ
ック図を示す。図６において、通信機５０はアンテナ５
１と、図１に示したＳＰＤＴスイッチ１０と、送信回路
５２と、受信回路５３と、制御回路５４から構成されて
いる。ここで、アンテナ５１はアンテナスイッチとして
用いられているＳＰＤＴスイッチ１０の共通端子Ｐ３に
接続され、ＳＰＤＴスイッチ１０の第１の端子Ｐ１は送
信回路５２に、第２の端子Ｐ２は受信回路５３にそれぞ
れ接続されている。そして、送信回路５２と受信回路５
３はそれぞれ制御回路５４に接続され、制御回路５４は
ＳＰＤＴスイッチ１０の第１の制御端子Ｐ７に接続され
ている。なお、図示は省略しているが、ＳＰＤＴスイッ
チ１０の第２の制御端子Ｐ８には小弟の固定電位が印加
されている。
ック図を示す。図６において、通信機５０はアンテナ５
１と、図１に示したＳＰＤＴスイッチ１０と、送信回路
５２と、受信回路５３と、制御回路５４から構成されて
いる。ここで、アンテナ５１はアンテナスイッチとして
用いられているＳＰＤＴスイッチ１０の共通端子Ｐ３に
接続され、ＳＰＤＴスイッチ１０の第１の端子Ｐ１は送
信回路５２に、第２の端子Ｐ２は受信回路５３にそれぞ
れ接続されている。そして、送信回路５２と受信回路５
３はそれぞれ制御回路５４に接続され、制御回路５４は
ＳＰＤＴスイッチ１０の第１の制御端子Ｐ７に接続され
ている。なお、図示は省略しているが、ＳＰＤＴスイッ
チ１０の第２の制御端子Ｐ８には小弟の固定電位が印加
されている。
【００４７】このように構成された通信機５０におい
て、制御回路５４がＳＰＤＴスイッチ１０の第１の制御
端子Ｐ７に印加する電位を切換制御することによって、
アンテナ５１と送信回路５２を接続して送信状態にした
り、アンテナ５１と受信回路５３を接続して受信状態に
したりすることができる。
て、制御回路５４がＳＰＤＴスイッチ１０の第１の制御
端子Ｐ７に印加する電位を切換制御することによって、
アンテナ５１と送信回路５２を接続して送信状態にした
り、アンテナ５１と受信回路５３を接続して受信状態に
したりすることができる。
【００４８】そして、アンテナスイッチとして本発明の
ＳＰＤＴスイッチ１０を用いることによって、通信機５
０の小型化、低コスト化を図ることができる。
ＳＰＤＴスイッチ１０を用いることによって、通信機５
０の小型化、低コスト化を図ることができる。
【００４９】なお、通信機においては一般的に、送信す
る信号の電力に比較して受信する信号の電力の方が低
い。そのため、このような通信機のアンテナスイッチと
して用いられるＳＰＤＴスイッチにおいては、オン時に
送信信号の通過するＦＥＴの電力耐圧を、オン時に受信
信号が通過するＦＥＴの電力耐圧より大きく設定する。
これによって、ＳＰＤＴスイッチのオーバースペックを
防止し、さらなる低コスト化を図ることができる。
る信号の電力に比較して受信する信号の電力の方が低
い。そのため、このような通信機のアンテナスイッチと
して用いられるＳＰＤＴスイッチにおいては、オン時に
送信信号の通過するＦＥＴの電力耐圧を、オン時に受信
信号が通過するＦＥＴの電力耐圧より大きく設定する。
これによって、ＳＰＤＴスイッチのオーバースペックを
防止し、さらなる低コスト化を図ることができる。
【００５０】なお、図６においてはＳＰＤＴスイッチ１
０を用いて通信機５０を構成したが、図３ないし図５に
示したＳＰＤＴスイッチ２０，３０、４０を用いて通信
機を構成しても構わないもので、同様の作用効果に加え
て、アイソレーションの改善や低損失化や低消費電力化
を図ることもできるものである。
０を用いて通信機５０を構成したが、図３ないし図５に
示したＳＰＤＴスイッチ２０，３０、４０を用いて通信
機を構成しても構わないもので、同様の作用効果に加え
て、アイソレーションの改善や低損失化や低消費電力化
を図ることもできるものである。
【００５１】
【発明の効果】本発明のＳＰＤＴスイッチによれば、第
１および第２の端子と、共通端子と、ショットキー接続
構造のゲートを備えた第１および第２のＦＥＴとを有
し、第１のＦＥＴのドレインを第１の端子に接続し、第
２のＦＥＴのソースを第２の端子に接続し、第１のＦＥ
Ｔのソースと第２のＦＥＴのドレインを共通端子に接続
し、第１のＦＥＴのピンチオフ電圧Ｖｐ１を ０＞Ｖｐ
１＞α−γ の範囲に設定し、第２のＦＥＴのピンチオ
フ電圧Ｖｐ２を ０＞Ｖｐ２＞γ−β の範囲に設定
し、第２のＦＥＴのゲートにγの固定電位を印加し、第
１のＦＥＴのゲートにαもしくはβ（α＜γ＜β）の電
位を切り換えて印加することによって、第１および第２
の端子のいずれか一方のみを前記共通端子と導通させる
ことによって、小型化と低コスト化を実現することがで
きる。
１および第２の端子と、共通端子と、ショットキー接続
構造のゲートを備えた第１および第２のＦＥＴとを有
し、第１のＦＥＴのドレインを第１の端子に接続し、第
２のＦＥＴのソースを第２の端子に接続し、第１のＦＥ
Ｔのソースと第２のＦＥＴのドレインを共通端子に接続
し、第１のＦＥＴのピンチオフ電圧Ｖｐ１を ０＞Ｖｐ
１＞α−γ の範囲に設定し、第２のＦＥＴのピンチオ
フ電圧Ｖｐ２を ０＞Ｖｐ２＞γ−β の範囲に設定
し、第２のＦＥＴのゲートにγの固定電位を印加し、第
１のＦＥＴのゲートにαもしくはβ（α＜γ＜β）の電
位を切り換えて印加することによって、第１および第２
の端子のいずれか一方のみを前記共通端子と導通させる
ことによって、小型化と低コスト化を実現することがで
きる。
【００５２】また、第１のＦＥＴに並列に第１のインダ
クタンス素子を接続し、第２のＦＥＴに並列に第２のイ
ンダクタンス素子を接続することによって、上記の効果
に加えて遮断時のアイソレーションを改善することがで
きる。
クタンス素子を接続し、第２のＦＥＴに並列に第２のイ
ンダクタンス素子を接続することによって、上記の効果
に加えて遮断時のアイソレーションを改善することがで
きる。
【００５３】また、第１のＦＥＴに直列に第１のインダ
クタンス素子を接続し、直列接続された第１のＦＥＴお
よび第１のインダクタンス素子に並列に第１の容量素子
を接続し、第２のＦＥＴに直列に第２のインダクタンス
素子を接続し、直列接続された第２のＦＥＴおよび第２
のインダクタンス素子に並列に第２の容量素子を接続す
ることによって、上記の効果に加えて導通時の損失を小
さくすることができる。
クタンス素子を接続し、直列接続された第１のＦＥＴお
よび第１のインダクタンス素子に並列に第１の容量素子
を接続し、第２のＦＥＴに直列に第２のインダクタンス
素子を接続し、直列接続された第２のＦＥＴおよび第２
のインダクタンス素子に並列に第２の容量素子を接続す
ることによって、上記の効果に加えて導通時の損失を小
さくすることができる。
【００５４】また、ショットキー接続構造のゲートを備
えるとともにピンチオフ電圧Ｖｐ３を ０＞Ｖｐ３＞γ
−β の範囲に設定した第３のＦＥＴと、ショットキー
接続構造のゲートを備えるとともにピンチオフ電圧Ｖｐ
４を ０＞Ｖｐ４＞α−γの範囲に設定した第４のＦＥ
Ｔを有し、第３のＦＥＴのドレインを第１のＦＥＴのド
レインに接続し、ソースを第１の接地コンデンサを介し
て接地し、ゲートを前記第２のＦＥＴのゲートに接続
し、第４のＦＥＴのドレインを第２のＦＥＴのソースに
接続し、ソースを第２の接地コンデンサを介して接地
し、ゲートを第１のＦＥＴのゲートに接続することによ
って、遮断時のアイソレーションをさらに良くすること
ができる。
えるとともにピンチオフ電圧Ｖｐ３を ０＞Ｖｐ３＞γ
−β の範囲に設定した第３のＦＥＴと、ショットキー
接続構造のゲートを備えるとともにピンチオフ電圧Ｖｐ
４を ０＞Ｖｐ４＞α−γの範囲に設定した第４のＦＥ
Ｔを有し、第３のＦＥＴのドレインを第１のＦＥＴのド
レインに接続し、ソースを第１の接地コンデンサを介し
て接地し、ゲートを前記第２のＦＥＴのゲートに接続
し、第４のＦＥＴのドレインを第２のＦＥＴのソースに
接続し、ソースを第２の接地コンデンサを介して接地
し、ゲートを第１のＦＥＴのゲートに接続することによ
って、遮断時のアイソレーションをさらに良くすること
ができる。
【００５５】そして、本発明の通信機によれば、本発明
のＳＰＤＴスイッチを用いることによって、通信機の小
型化、低コスト化、低損失化、低消費電力化を図ること
ができる。
のＳＰＤＴスイッチを用いることによって、通信機の小
型化、低コスト化、低損失化、低消費電力化を図ること
ができる。
【図１】本発明のＳＰＤＳＴスイッチの一実施例を示す
回路図である。
回路図である。
【図２】図１のＳＰＤＴスイッチの等価回路を示す回路
図である
図である
【図３】本発明のＳＰＤＴスイッチの別の実施例を示す
回路図である。
回路図である。
【図４】本発明のＳＰＤＴスイッチのさらに別の実施例
を示す回路図である。
を示す回路図である。
【図５】本発明のＳＰＤＴスイッチのさらに別の実施例
を示す回路図である。
を示す回路図である。
【図６】本発明の通信機の一実施例を示すブロック図で
ある。
ある。
【図７】従来のＳＰＤＴスイッチを示す回路図である。
１０、２０、３０、４０…ＳＰＤＴスイッチ ５０…通信機 Ｐ１…第１の端子 Ｐ２…第２の端子 Ｐ３…共通端子 Ｐ７…第１の制御端子 Ｐ８…第２の制御端子 Ｑ３…第１のＦＥＴ Ｑ４…第２のＦＥＴ Ｑ５…第３のＦＥＴ Ｑ６…第４のＦＥＴ Ｃ１、Ｃ２、Ｃ３…コンデンサ Ｃ４…第１の容量素子 Ｃ５…第２の容量素子 Ｃ６…第１の接地コンデンサ Ｃ７…第２の接地コンデンサ Ｌ３、Ｌ５…第１のインダクタンス素子 Ｌ４、Ｌ６…第２のインダクタンス素子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J012 BA03 BA04 5J055 AX44 AX54 AX63 BX11 CX01 CX24 DX23 DX61 EX07 EX21 EX26 EY10 EY23 FX12 FX17 FX37 GX01 5K011 DA22 FA01 KA18
Claims (5)
- 【請求項１】 第１および第２の端子と、共通端子と、
ショットキー接続構造のゲートを備えた第１および第２
のＦＥＴとを有し、前記第１のＦＥＴのドレインを前記
第１の端子に接続し、前記第２のＦＥＴのソースを前記
第２の端子に接続し、前記第１のＦＥＴのソースと前記
第２のＦＥＴのドレインを前記共通端子に接続してな
り、 前記第２のＦＥＴのゲートにγの固定電位を印加し、前
記第１のＦＥＴのゲートにαもしくはβ（α＜γ＜β）
の電位を切り換えて印加することによって、前記第１お
よび第２の端子のいずれか一方のみを前記共通端子と導
通させるＳＰＤＴスイッチであって、 前記第１のＦＥＴのピンチオフ電圧Ｖｐ１を ０＞Ｖｐ１＞α−γ の範囲に設定し、前記第２のＦＥＴのピンチオフ電圧Ｖ
ｐ２を ０＞Ｖｐ２＞γ−β の範囲に設定してなることを特徴とするＳＰＤＴスイッ
チ。 - 【請求項２】 前記第１のＦＥＴに並列に第１のインダ
クタンス素子を接続し、 前記第２のＦＥＴに並列に第２のインダクタンス素子を
接続してなることを特徴とする、請求項１に記載のＳＰ
ＤＴスイッチ。 - 【請求項３】 前記第１のＦＥＴに直列に第１のインダ
クタンス素子を接続し、前記直列接続された第１のＦＥ
Ｔおよび第１のインダクタンス素子に並列に第１の容量
素子を接続し、 前記第２のＦＥＴに直列に第２のインダクタンス素子を
接続し、前記直列接続された第２のＦＥＴおよび第２の
インダクタンス素子に並列に第２の容量素子を接続して
なることを特徴とする、請求項１に記載のＳＰＤＴスイ
ッチ。 - 【請求項４】 ショットキー接続構造のゲートを備える
とともにピンチオフ電圧Ｖｐ３を ０＞Ｖｐ３＞γ−β の範囲に設定した第３のＦＥＴと、ショットキー接続構
造のゲートを備えるとともにピンチオフ電圧Ｖｐ４を ０＞Ｖｐ４＞α−γ の範囲に設定した第４のＦＥＴを有し、 前記第３のＦＥＴのドレインを前記第１のＦＥＴのドレ
インに接続し、前記第３のＦＥＴのソースを第１の接地
コンデンサを介して接地し、前記第３のＦＥＴのゲート
を前記第２のＦＥＴのゲートに接続し、 前記第４のＦＥＴのドレインを前記第２のＦＥＴのソー
スに接続し、前記第４のＦＥＴのソースを第２の接地コ
ンデンサを介して接地し、前記第４のＦＥＴのゲートを
前記第１のＦＥＴのゲートに接続したことを特徴とす
る、請求項１または２に記載のＳＰＤＴスイッチ。 - 【請求項５】 請求項１ないし４のいずれかに記載のＳ
ＰＤＴスイッチを用いたことを特徴とする通信機。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044535A JP3637830B2 (ja) | 2000-02-22 | 2000-02-22 | Ｓｐｄｔスイッチおよびそれを用いた通信機 |
| US09/760,862 US6693498B1 (en) | 2000-02-22 | 2001-01-16 | SPDT switch and communication unit using the same |
| DE10105942A DE10105942B4 (de) | 2000-02-22 | 2001-02-09 | Einpoliger Umschalter und Kommunikationseinheit unter Verwendung desselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000044535A JP3637830B2 (ja) | 2000-02-22 | 2000-02-22 | Ｓｐｄｔスイッチおよびそれを用いた通信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001237682A true JP2001237682A (ja) | 2001-08-31 |
| JP3637830B2 JP3637830B2 (ja) | 2005-04-13 |
Family
ID=18567274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000044535A Expired - Fee Related JP3637830B2 (ja) | 2000-02-22 | 2000-02-22 | Ｓｐｄｔスイッチおよびそれを用いた通信機 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6693498B1 (ja) |
| JP (1) | JP3637830B2 (ja) |
| DE (1) | DE10105942B4 (ja) |
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| JP2012029289A (ja) * | 2010-07-20 | 2012-02-09 | Internatl Business Mach Corp <Ibm> | スイッチ素子とインダクタとを含む構造体および半導体回路ならびにこれらに関する設計構造を実施する機械可読媒体 |
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