KR101400175B1

KR101400175B1 - 입력을 출력에 접속하고 입력을 출력으로부터 접속을 끊는 장치 및 방법

Info

Publication number: KR101400175B1
Application number: KR1020087022641A
Authority: KR
Inventors: 마이론 제이. 미스케; 줄리 스튤즈
Original assignee: 페어차일드 세미컨덕터 코포레이션
Priority date: 2006-02-17
Filing date: 2007-02-08
Publication date: 2014-05-26
Also published as: CN101421925B; TWI437789B; TW200740072A; DE112007000404B4; KR20080098532A; JP2009527193A; WO2007097925A1; US20070194832A1; US7554382B2; CN101421925A; DE112007000404T5

Abstract

단일 또는 병렬 반대 극성 FET들을 포함하는 FET 스위치가 내부 전력 레일들로부터 구동되는 웰들과 함께 도시된다. 내부 전력 레일들은, 다른 구동 FET 스위치들에 의해, 하나의 경우에, 포지티브 전원 또는 신호 레벨 중 높은 쪽에 로직적으로 연결되고, 여기서, PMOS FET 스위치의 웰은, 드레인/소스가 웰 다이오드로 순바이어스되도록 허여하지 않을 것이다. 제2 경우에, 제2 전력 레일은 입력 신호 또는 접지 어느 하나 중 낮은 쪽에 로직적으로 연결되고, 여기서, NMOS FET의 웰은 드레인/소스가 웰 다이오드로 순바이어스되도록 허여하지 않을 것이다.

MOSFET, 스위치, 순바이어스, 내부 전력 레일, 웰, 다이오드

Description

입력을 출력에 접속하고 입력을 출력으로부터 접속을 끊는 장치 및 방법 {A DEVICE AND METHOD FOR CONNECTING AN INPUT TO AND DISCONNECTING AN INPUT FROM AN OUTPUT}

본 발명은 MOSFET 디바이스들에 관한 것이고, 보다 구체적으로 낮은 온-임피던스(low on-impedance) 스위치들로서 이용되는 MOSFET에 관한 것이다.

MOSFET 스위치들은 많은 어플리케이션들에서 발견되고 고주파 스위치 어플리케이션들에서 일반적이다. 기술이 진보됨에 따라, 그러한 트랜지스터 스위치들은 더 작고, 더 빠르고 보다 전력 효율적(power efficient)이 된다. 상이한 전력 소스들을 이용하는 시스템들, 말하자면, 3V 시스템과 로직 신호들을 송신하거나 및/또는 수신하는 5V 시스템 사이에서 로직 데이터를 전송하기 위해 대개 이러한 낮은 온-임피던스 스위치들이 이용된다. 전형적으로, 전력 소스들은 높은 로직 레벨들을 결정한다. 그러한 스위치들은 서로에 5V, 3.3V 및/또는 1.8V의 전력공급되는 쌍 로직 시스템(couple logic system)들일 수 있다.

그러나, 낮은 전원(power supply) 레벨들에서의 동작으로 인해, MOSFET 트랜지스터들에서 고유한(inherent) 임계 요구사항(threshold requirement)들에 대한 이슈들이 생긴다. 예를 들어, 상이한 전력 소스들을 갖는 시스템들에서, 시스템으 로부터 송신된 로직 신호가 수신 시스템의 전원보다 높은 경우, 문제가 생길 수 있다. 과/미달 전압 효과(over/ under voltage effect)가 파국적(catastrophic) MOSFET 고장(failuer)들을 야기시킨다는 것은 공지되어 있다.

상기 제한을 완화시키는 하나의 그러한 접근법은 "과전압/미달전압 허용한계 전송 게이트(Overvoltage/Undervoltage Tolerant Transfer Gate)"의 제목의 미국 특허번호 6,163,199('199)에 설명된다. '199는 과전압 및 미달전압 보호를 위해 구성된 병렬 트랜지스터들을 제공한다. '199는 관련된 전송 트랜지스터들의 백 게이트(back gate)(벌크 컨텍트들)를 유도한다. '199 특허는 본 명세서와 함께 공동으로 소유되고, 공동 발명자를 공유한다. '199 특허는 문제점을 경감시키기 위한 접근법에 따라 종래 기술의 제한들에 대해 보다 상세한 설명을 제공한다. 따라서, '199 특허는 참조로서 본원에 포함된다.

다른 공지된 설계들이 MOSFET 구조들에서 고유한 "바디 효과(body effect)"를 최소화함으로써 대역폭을 증가시키고 삽입 손실을 낮추는데 초점이 맞추어져 있다. 삽입 손실은 일반적으로, 스위치가 완벽한(perfect) 경우와 비교하여 덜 완벽한 스위치의 추가로 인한 부하(load)에 전달되는 신호 전력의 손실로서, 기술될 수 있다.

FET 스위치가 턴온되어, 소스 또는 드레인 어느 것도 웰(well)과 동일한 전위(potential)에 있지 않을 때, 바디 효과가 중요하게 된다. 그러한 예들에서, 웰은 다른 게이트(때때로 "백 게이트"로서 지칭됨)처럼 동작하고, 임계 전압의 국지적 증가(localized increase)를 발생시키고, 차례로 소스와 드레인 사이의 도전 성(conduction)을 감소시킨다. 즉, 스위치 온-저항이 증가되고, 차례로, 캐패시턴스 존재(present)에 의해 주파수 롤-오프(roll-off)로 인해 디바이스 대역폭이 감소된다. 대역폭은, 삽입 손실 대비 주파수의 연속 곡선 상의 -3dB 지점으로서 본원에 정의된다.

바디 효과 및 삽입 손실을 감소시키는데 초점을 맞춘 대표적인 종래 기술 설계는 버그하츠(Burghartz)의 미국 특허번호 5,818,099('099)에서 찾아진다. '099 특허는 '099 특허의 도 6A에 도시된 바와 같이, n-타입 웰을 이용하여 p-타입 기판으로부터 절연되는 p-웰(p-well)을 구비한 n-타입 MOSFET 구조를 설명한다. 이러한 타입의 구조는 현재 그러한 스위치들의 다수의 제조자(maker)들에 의해 공통적으로 이용되고, 이러한 동일한 기본 구조는 본 발명의 바람직한 실시예들에서 n-타입 MOSFET 구조들에 대해 이용될 수 있다. 따라서, '099 특허는 본원에 참조로서 포함된다.

그러나, '099 낮은 삽입 손실 회로 실시예는, 신호 전압이 존재하고, 전송 스위치로의 공급 전압이 턴오프될 때, 예를 들어, 송신 또는 수신 시스템들에서 스위치가 턴오프되기 전에 전력이 전송 스위치로 먼저 턴오프될 때, 누설이 커질 수 있다. 또한, 스위치는, 그것이 전력다운 동안 오프여야 할 때, 턴온될 수 있다.

예를 들어, 도 1의 종래 기술에서, +V로 웰의 전형적인 바이어싱을 갖는 p-타입 MOSFET이 도시된다. 이는, 웰 pn 접합 다이오드의 드레인/소스가 순바이어스되지 않는다는 것을 보증한다. 그러나, +V 공급(supply)이 (공급이 턴오프됨으로써) 접지에 있는 한편, 단자 A에서 예를 들어, +5V의 높은 로직 레벨이면, MOSFET 스위치의 pn 드레인-웰 다이오드는 +V 공급의 출력 캐패시터를 충전하는 잠재적인 위해(harmful) 전류 경로를 생성하여 순바이어스된다. 따라서, p-타입 MOSFET의 웰이 충전될 것이고, 스위치는, 그것이 전원공급되지 않아야(unpowered) 할 때, 전력공급된다. 또한, 드레인 및 소스로부터 웰로의 캐패시턴스, Cdw 및 Csw는 각각, 스위치의 대역폭을 제한하도록 작용한다.

종래 기술 MOSFET 스위치들에서, 전력다운 동작 동안의 과전압 보호, 및 삽입 및 대역폭 손실에 대한 제한사항(limitation)들이 존재한다. 특히, 본 발명은 이러한 제한사항들에 대한 것이다.

< 본 발명의 요약 >

단일 또는 병렬 프라이머리(primary) FET들의 스위치를 제공하는 본 발명은 종래 기술에서의 제한사항들 및 이슈들을 다룬다. 프라이머리 FET들의 웰 또는 웰들은, 웰 다이오드 접합들의 드레인/소스가 전력다운될 때 순바이어스되지 않도록 구동된다. 부가적으로, 스위치들의 삽입 손실 및 대역폭들이 향상(enhance)된다.

스위치 프라이머리 FET들 각각에 대해, 내부 전력 레일(rail)이 형성되고, 각각에 대한 웰들은, 프라이머리라면, 어떠한 것도 PMOS와 비교하여 더 높은 스위치로의 입력 신호 또는 국지 전원(local power supply) 중 높은 쪽, 및 프라이머리가 아니라면, 접지 또는 NMOS의 입력 신호 중 낮은 쪽에 기능적으로 접속되거나 또는 연결된다.

프라이머리 스위치 FET들의 드레인을 거쳐 소스까지 직렬로 접속되는 부가적인 FET들의 쌍(pair)들이 제공된다. 이러한 부가적인 FET들의 소스들은 프라이머 리 FET의 웰들에 접속되어, 프라이머리 FET들의 웰들에서 임의의 입력 신호가 나타난다. 그러한 경우에, 각각의 프라이머리 FET들의 드레인 또는 소스로부터 웰로의 캐패시턴스는 임의의 AC 입력 신호의 주파수 롤링 오프로부터 효과적으로 취소(cancel)된다.

바람직한 실시예에서, 프라이머리 FET들의 내부 전력 레일들 및 웰들에 대한 전원, 입력, 및/또는 접지를 국지적으로 게이트로 제어하는(gate) 다른 FET들이 이용된다.

아래 본 발명의 기재는 첨부하는 도면들을 지칭한다.

도 1은 종래 기술의 p-타입 MOSFET 스위치의 개략도이다.

도 2는 본 발명의 실시예를 도시하는 개략도/블록도이다.

도 3은 본 발명의 삽입 손실 회로 향상의 실시예의 개략도이다.

도 4는 과전압 보호/전력다운 회로의 개략도이다.

도 5는 본 발명을 이용하여 삽입 손실의 개선을 도시하는 배치도(trace)이다.

도 6은 오프 스위치를 통한 입력/출력 신호들로부터의 낮은 누설량을 도시하는 배치도이다.

도 7은 도 2, 3 및 4에 도시된 실시예의 혼합(composite) 개략도이다.

도 8A 및 8B는 트랜지스터(M1 및 M2)에 대해 이용될 수 있는 PMOS 및 NMOS 구조의 단면도들이다.

도 9는 본 발명의 실시예의 NMOS 및 PMOS 구현에 대한 회로를 도시하는 개략도이다.

도 10은 삽입 손실 및 대역폭 향상 회로의 혼합 개략도이다.

도 11은 N-타입 스위치(M2)에 대한 전력다운 동작 회로들을 향상시키는 회로이다.

도 2는 본 발명의 실시예의 개략도/블록도이다. M1은 n-타입 MOSFET(M2)의 소스 및 드레인에 공통적으로 접속되는 소스 및 드레인을 각각 갖는 p-타입 MOSFET이다. 공통 드레인들은 입력/출력(B)에 접속되고, 공통 소스들은 입력/출력(A)에 접속된다. 스위치가 온(on)일 때, M1 및 M2는 A와 B 사이에 낮은 임피던스 접속을 제공한다. '스위치'라는 용어만으로, 문맥이 상이한 의미를 나타내지 않는다면(예를 들어, "M1 스위치"가 단지 M1만을 의미함), M1, M2 조합, 아이템(13)을 지칭한다.

도 2에서, 입력 신호는, 스위치가 온 바이어스될 때, 각각, 노드(A) 또는 노드(B)에 들어올(introduce) 수 있고, 노드(B 또는 A)로부터 나올(emerging) 수 있다. 인버터(10)에 대해, EN(인에이블)이 높을 때, M1 및 M2 둘 다 턴온되고, EN이 낮을 때, M1 및 M2 둘 다 오프된다. (EN인) 입력 신호(Ngate)가 높을 때 M2를 턴온시키고 낮을 때 오프시킨다. Pgate는 낮을 때 M1을 턴온시키고, 높을 때 오프시킨다. 블록(12)에서의 회로는, 아래 설명되는 바와 같이, M1의 웰을 구동시키고, 온-저항을 향상시키고, 삽입 손실을 낮추며 대역폭을 증가시키도록 설계된다. 블 록(16)에서의 회로는 전력다운 동안 MOSFET 스위치를 보호한다.

본 기술분야의 통상의 당업자들에게 알려진 바와 같이, 벌크, 백 게이트, 바디 또는 웰이 본원에서 상호교환하여 이용된다는 것을 주목한다. M1에서, P-타입 기판이 접지에 결합되고(tied), M1의 웰 또는 백 게이트는 기껏해야(at most) 약 0.7V 아래로 급강하된 접지인, 다이오드(D1)에 클램프(clamp)된다. D1은 기판으로부터 p-타입 MOSFET(M1)의 바디로의 진성(기생) 다이오드이다. 이러한 실시예에서, p-타입 기판이 접지되고, M1의 웰이 기껏해야 약 0.7V 아래로 급강하된 접지인, 다이오드(D1)에 클램프(clamp)되는 도 8A를 참조한다.

도 2 및 도 8B에서와 같이, M2의 백 게이트(B)는 접지에 결합되지만, M1에 대한 아이템들(12 및 16)의 것들과 유사한 회로들을 이용하여 구동될 수 있다. 도 9를 참조한다.

도 3은 도 1의 블록(12)의 회로를 향상시키는 회로 성능의 보다 상세한 개략도이다. PMOS(M1)는 M3 및 M4에 의해 구동되는 벌크(22)에 접속되는 분리된(isolated) N 웰(도 8A를 참조한다)에서 만들어진다. 이러한 실시예에서, 2개의 P 타입 MOSFET들(M3 및 M4)은 M1의 웰에 접속되는 벌크(22)에 결합된 그들의 소스들을 갖고 노드(A)로부터 노드(B)까지 직렬로 결합된다. ngate가 낮을 때, 스위치(13)는 오프되고, w레일(wrail)(20)은 M5를 통해 벌크(22)에 접속된다. w레일(20)은 또한, M3 및 M4의 웰을 바이어스시킨다. M3 및 M4 및 w레일의 이용은 본원에 기재된 바와 같이, 삽입 손실을 낮추고, 전력다운 동작을 향상시킨다.

도 2 및 3을 참조하면, EN이 낮을 때, 스위치(13)가 오프되고, ngate가 낮 고, pgate가 높으며, MOSFET들(M1, M2, M3 및 M4)은 모두 오프된다. M5는 M1, M3 및 M4의 웰들을 w레일(20)에 계속 접속시킨다. 전형적으로, M3 및 M4는 동일한 크기 및 특징들로 구성된다. M1을 통한 임의의 전위 강하(potential drop)(Vds)는 M3를 통해 1/2 및 M4를 통해 1/2로 동등하게 강하된다. 이는 이러한 바람직한 실시예의 대칭성(symmetry)을 유지시킨다.

도 3에서의 M3 및 M4의 대칭적 기능들은, 공지된 회로들과 비교되는, 본 발명의 낮은 삽입 손실 및 높은 대역폭을 나타낸다. 상술된 바와 같이, 도 2에 대해, M1이 온일 때, AC 신호는 M1의 소스 및 드레인 둘 다에 나타난다. M1을 통한 최소한의 강하만으로, 그 AC 신호의 일부는, 웰이 낮은 임피던스 지점(+V 또는 N-타입들에 대한 접지)에 접속된다면, 소스 및 드레인 둘 다로부터 M1의 웰로의 캐패시터들(Csw 및 Cdw)을 통해 사이펀 오프될(siphoned off) 수 있다. 그러나, 본 발명에서, M3 및 M4가 온이면, 그들의 낮은 온 저항들은, Csw 및 Cdw 둘 다를 통해 실질적으로 일정한 전압을 유지하고, 따라서 이러한 캐패시터들을 통해 AC 신호 사이퍼닝(siphoning)을 제한하는 경향이 있을 것이다. 이는 주파수에 대한 삽입 손실을 감소시키고, 스위치의 대역폭을 증가시킨다.

도 2의 아이템(16)은, 도 4에 설명되고, 내부 전력 w레일(wrail)(20)을 구현함으로써 MOSFET 스위치들(M1, M2, M3 및 M4)에 전력다운 보호를 제공하는 회로를 도시한다. EN이 거짓(false)일 때, M1, M2, M3 및 M4가 모두 오프되고(스위치가 오프됨), A와 B 사이에 높은 임피던스 접속이 존재한다. 벌크(22)는, 종래 기술에서와 같이, 전원(+V)이 아니라 M5를 통해 w레일(20) 전압에 접속된다. 벌크(22) 는, 전원(+V)이 접지될 때, 도 4의 M5 및 M6를 통해 A 신호 레벨 중 높은 쪽, 또는 A 신호 레벨이 M5 및 M7을 통해 낮을 때 +V에 접속된다. 이는 M1의 드레인/소스로부터 웰로 pn 다이오드를 순바이어스할 가능성을 제거한다.

도 4에서, w레일(20)은 PMOS M8, PMOS M5의 웰들, PMOS M10, 및 PMOS M3, M4, M6 및 M7의 웰에 접속한다. 스위치(13)가 온일때, 도 3의 M5가 오프되고, w레일 및 벌크(22)는 접속이 끊긴다. 그러나, A 및 B가 높고, +V가 접지로 가면, M1의 웰에 접속된 벌크(22)는 M3 및 M4를 통해 A 레벨에 있다. A 및 B가 낮다면, M1의 웰은 또한, M3 및 M4를 통해 낮은 A 레벨로 구동될 것이다. 각각의 경우에, M1의 웰은 그의 드레인/소스보다 낮게 바이어스되지 않을 것이고, 따라서, M1의 웰 pn 접합의 드레인/소스는 순바이어스되지 않을 것이다.

도 3 및 4에 대한 상기 설명 중 일부를 재개(restarting)하면, A 및 B에서 나타날 수 있는 로직 레벨들과 거의 동일한 +V를 갖는 정상 동작 조건들하에서, EN이 낮을 때, 스위치(도 2의 아이템(13))는 오프된다. Pgate는 높고, Ngate는 낮다. M10은 온이고, M8은 오프이다. M6는 오프이고, A가 낮다면, M7은 온일 수 있다. 그렇다면, w레일(20)은 M7을 통해 +V로 구동된다. A가 높고 +V가 접지로 가면, 그 후, w레일(20)은 M6를 통해 높은 A 레벨로 구동된다. 이러한 2가지 경우들에서, M1의 웰에 접속된 벌크(22)는, M5를 통해 w레일(20)에, M7을 통해 +V에 또는 M6를 통해 높은 A에 접속된다. 임계 레벨들 내에서, M1의 웰은, A 신호 또는 +V 중 높은 레벨 아래로 떨어지지 않을 것이다. M1의 웰은 A에서 높은 레벨로 인해 접지로 갈 수 없다.

도 5는, (p-타입 MOSFET의 경우에) 전원에 결합되는(52) 종래 기술과 웰의 구동(54) 또는 스위치(M1)의 벌크 접속 사이의 향상된 삽입 손실(50)을 나타낸다. 도 6은 오프 스위치를 통한 입력/출력으로부터의 누설량 비교이고, 여기서 전력다운 동작들은 누설량에 영향을 미칠 수 있다. 종래 기술 회로에서, 누설 전류(62) 축(axis)은 mA인 한편, 발명적인 회로에서, 크기는 ㎂임을 주목한다.

실제 어플리케이션들에서, 대역폭을 증가시키는 더 작은 캐패시턴스들을 갖지만, 대역폭을 감소시키는 더 큰 "온" 임피던스들을 갖는 더 작은 스위치 구조들 사이에 트레이드오프(tradeoff)가 존재한다. 개선된 대역폭을 갖는 본 발명은 이러한 트레이드오프를 높은 주파수로 이동시킨다. 시뮬레이션된 회로들에서, 4옴(ohms)의 정상 온 저항을 갖는 발명적인 n-타입 MOSFET 스위치는 종래 기술 설계에 대한 350MHz와 비교하여 1.6GHz의 대역폭을 갖는다.

도 1을 참조하면, 다른 바람직한 실시예들에서, pgate 및 ngate는 스위치 로직 상태들을 정렬하도록 개별적으로 구동될 수 있고, 여기서, M1은 M2가 오프일 때 온이고, M2가 온일때 오프이다.

도 7은 (도 1의) 인버터(10)가 없는 도 2, 3, 및 4의 회로를 조합하는 복합 회로이다.

도 8A는 PMOS(M1)의 단면도를 나타내고, 도 8B는 분리된 NMOS(M2)의 단면도를 나타낸다. pn 접합들은 전력다운 동작들에 영향을 미칠 수 있는 다이오드들을 나타낸다.

도 9는 접지 동작(ground operation) 아래까지 M2를 보호하는 회로(90) 및 M2에 대해 대역폭 및 삽입 손실을 향상시키는 아이템(94)을 포함하는 발명의 전체 NMOS 및 PMOS 개략적인 구현을 도시한다.

도 10은 도 3의 아이템(12)과 유사한 아이템(94) 및 도 3의 아이템(16)과 유사한 아이템(90)의 개략도를 포함한다. M2 트랜지스터 P 타입 웰(92)은 접지에 접속되지 않지만, M1 웰에 대한 M3 및 M4의 것과 유사한 기능을 제공하는 N 타입 M13 및 M14의 소스들에 접속된다는 것을 주목한다. M15는 M5의 것과 유사한 기능을 제공하고, M16 및 M17도 M6 및 M7과 같은 기능을 제공한다. M18, M19 및 M20은 M8, M9 및 M10과 유사하게 동작한다. 네트 효과(net effect)는 삽입 손실을 감소시키고, 대역폭을 향상시키며 M2의 웰의 pn 접합 및 그의 드레인/소스에 대한 순바이어스를 방지(prevent)하는 것이다.

도 9의 NMOS 심볼(symbol)들은 5개의 단자들을 도시하지만, 도 8A에 도시된 바와 같이, 실제 6개가 존재한다는 것을 주목한다. 도 9에서, 하나의 단자는 "분리된" NMOS 트랜지스터를 나타내는 서클(circle)을 갖는다. 도 8A는 소스(S), 게이트(G), 드레인(D), 벌크 또는 웰, 절연층(NW) 및 기판(SB)을 갖는 그러한 분리된 NMOS 트랜지스터의 구성을 도시한다. 절연층(NW)은 pn 접합들을 순바이어싱하는 것을 방지하도록 바이어스된다.

스위치 NMOS(M2) P 웰은 도 10의 회로로 구동된다. 이러한 회로는, M2의 웰을 구동함으로써, 대역폭을 향상시키고, 삽입 손실 낮추고, 전력다운 환경들을 향상시키기 위해, M2의 웰에 연결된다. 도 11의 회로는 도 10의 회로에 의해 생성된 제2 내부 전력 레일(power rail)을 구동한다. 도 10 및 11의 회로들은 M1에 연결 된, 도 3 및 4의 회로들과 유사하다. 스위치가 닫힐 때(M1 및 M2가 온됨), 스위치 NMOS(M2)의 P 웰은 NMOS M13 및 M14에 의해 구동된다. 스위치가 열릴 때, M2의 P 웰(92)은 NMOS M15를 통해 n레일(nrail)(102)에 결합된다. n레일 공급은 M13, M14, M15, M16, M17, M18, 및 M19의 P 웰에 접속된다. 스위치의 닫힌 상태 동안, n레일은 NMOS M18을 통해 pwrn으로 끌린다(pull). 접지 전력(pwrn)이 네가티브(negative) 전압 레벨로 강하되고, 'A' 스위치 포트가 접지보다 높다면(above ground), n레일은 M17을 통해 네가티브 전압 레벨로 끌릴 것이다. 접지 공급(pwrn)이 접지상태에 있고, 'A' 스위치 포트가 네가티브 전압 레벨로 끌릴 때, n레일은 NMOS M16을 통해 네가티브 전압 값으로 끌릴 것이다. 결과적으로, M2의 pn 접합은 상술된 바와 같이, 순바이어스되지 않을 것이다.

Claims

게이트, 소스, 드레인 및 웰(well)을 갖는 제1 전계 효과 트랜지스터(field effect transistor, FET) - 상기 제1 FET가 온(on)일 때, 각각, 상기 드레인 또는 상기 소스 상에 입력 신호가 수신되고, 상기 소스 또는 드레인에 출력 신호가 제공됨(presented) - ;

제1 내부 전력 레일(internal power rail);

상기 제1 FET가 턴오프(turned off)될 때, 제2 FET가 턴온되어 상기 제1 FET의 웰을 상기 제1 내부 전력 레일에 연결시키도록 구성된 제2 FET;

상기 입력 신호가 낮아질 때, 상기 제1 내부 전력 레일을 포지티브(positive) 전원(power supply)에 연결시키는 제3 FET; 및

상기 포지티브 전원이 낮아질 때, 상기 제1 내부 전력 레일을 상기 입력 신호에 연결시키는 제4 FET

를 포함하고,

상기 제1 FET의 웰은 상기 포지티브 전원 또는 상기 입력 신호 중 높은 쪽에서 유지되는 스위치.
제1항에 있어서,

상기 제1 FET와 동일한 극성의 제5 및 제6 FET를 더 포함하고,

상기 제5 및 제6 FET는 그들의 소스들이 서로 연결되고, 상기 제5 FET의 드레인이 상기 제1 FET의 드레인에 연결되고, 상기 제6 FET의 드레인이 상기 제1 FET의 소스에 연결되도록 구성되며,

상기 제5 및 제6 FET의 웰들은 상기 제1 내부 전력 레일에 연결되고, 상기 제5 및 제6 FET의 소스들은 상기 제1 FET의 상기 웰에 연결되며,

상기 제5 및 제6 FET는 턴온 및 턴오프되어 상기 스위치가 턴온 및 턴오프되는 스위치.
제1항에 있어서,

상기 제1 FET는 P 타입인 스위치.
제2항에 있어서,

게이트, 소스, 드레인 및 상기 제1 FET와 반대 극성의 웰을 갖는 제7 FET - 상기 제7 FET는 상기 제1 FET의 드레인 및 소스에 각각 연결되는 드레인 및 소스를 가짐 - ;

제2 내부 전력 레일;

상기 제7 FET가 턴오프될 때, 제8 FET가 턴온되어 상기 제7 FET의 웰을 상기 제2 내부 전력 레일에 연결시키도록 구성된 제8 FET;

상기 입력 신호가 낮아질 때, 상기 제2 내부 전력 레일을 접지에 연결시키는 제9 FET; 및

접지 신호 레벨이 상승하면, 상기 제2 내부 전력 레일을 상기 입력 신호에 연결시키는 제10 FET

를 더 포함하고,

상기 제7 FET의 웰은 상기 입력 신호 또는 접지 중 낮은 쪽에서 유지되는 스위치.
제4항에 있어서,

상기 제7 FET와 동일한 극성의 제11 및 제12 FET를 더 포함하고,

상기 제11 및 제12 FET는 그들의 소스들이 서로 연결되고, 상기 제11 FET의 드레인이 상기 제7 FET의 드레인에 연결되고, 상기 제12 FET의 드레인이 상기 제7 FET의 소스에 연결되도록 구성되며,

상기 제11 및 제12 FET의 웰들은 상기 제2 내부 전력 레일에 연결되고, 상기 제11 및 제12 FET의 소스들은 상기 제7 FET의 웰에 연결되며,

상기 제11 및 제12 FET는 턴온 및 턴오프되어 상기 스위치가 턴온 및 턴오프되는 스위치.
제2항에 있어서,

상기 제1, 제5 및 제6 FET의 게이트들에 연결되는 제1 인에이블(enable) 입력 신호를 더 포함하고, 상기 제1 인에이블 입력 신호가 참(true)일 때 상기 제1, 제5 및 제6 FET를 턴온하고, 거짓(false)일 때 턴오프할 수 있는 스위치.
제5항에 있어서,

상기 제7, 제11 및 제12 FET의 게이트들에 연결되는 제2 인에이블 입력 신호를 더 포함하고, 상기 제2 인에이블 입력 신호가 참일 때 상기 제7, 제11 및 제12 FET를 턴온하고, 거짓일 때 턴오프할 수 있는 스위치.
제7항에 있어서,

상기 제1, 제5 및 제6 FET의 게이트들에 연결되는 제1 인에이블 입력 신호를 더 포함하고, 상기 제1 인에이블 입력 신호가 참일 때 상기 제1, 제5 및 제6 FET를 턴온하고, 거짓일 때 턴오프할 수 있고, 상기 제2 인에이블 입력 신호는 상기 제1 인에이블 입력 신호에 대해 역의 로직인 스위치.
입력을 출력에 접속하고, 입력을 출력으로부터 접속을 끊는 방법으로서,

게이트, 소스, 드레인, 및 웰을 갖는 제1 전계 효과 트랜지스터(FET)를 턴온하는 단계;

상기 제1 FET가 턴오프될 때,

상기 제1 FET의 웰을 제1 내부 전력 레일에 연결시키도록 제2 FET를 턴온하는 단계;

입력 신호가 낮아질 때, 상기 제1 내부 전력 레일을 포지티브 전원에 연결시키도록 제3 FET를 턴온하는 단계; 및

포지티브 전원이 낮아질 때, 상기 제1 내부 전력 레일을 상기 입력 신호에 연결시키도록 제4 FET를 턴온하는 단계

를 포함하고,

상기 제1 FET의 웰은 상기 포지티브 전원 또는 상기 입력 신호 중 높은 쪽에서 유지되는,

입력을 출력에 접속하고 입력을 출력으로부터 접속을 끊는 방법.
제9항에 있어서,

상기 제1 FET와 동일한 극성의 제5 및 제6 FET의 소스들을 함께 연결시키는 단계;

상기 제5 FET의 드레인을 상기 제1 FET의 드레인에, 그리고 상기 제6 FET의 드레인을 상기 제1 FET의 소스에 연결시키는 단계; 및

상기 제5 및 제6 FET의 웰들을 상기 제1 내부 전력 레일에 연결시키고, 상기 제5 및 제6 FET의 웰들을 상기 제1 FET의 웰에 연결시키는 단계

를 더 포함하고,

상기 제5 및 제6 FET는 턴온 및 턴오프되어 스위치가 턴온 및 턴오프되는, 입력을 출력에 접속하고 입력을 출력으로부터 접속을 끊는 방법.
제10항에 있어서,

게이트, 소스, 드레인 및 상기 제1 FET와 반대 극성의 웰을 갖는 제7 FET의 드레인 및 소스를 상기 제1 FET의 드레인 및 소스에 각각 연결시키는 단계;

상기 제7 FET가 턴오프될 때, 상기 제7 FET의 웰을 제2 내부 전력 레일에 연결시키도록 제8 FET를 턴온하는 단계;

상기 입력 신호가 네가티브가 될 때, 상기 제2 내부 전력 레일을 접지에 연결시키도록 제9 FET를 턴온하는 단계; 및

접지 신호가 네가티브가 될 때, 상기 제2 내부 전력 레일을 상기 입력 신호에 연결시키도록 제10 FET를 턴온하는 단계

를 더 포함하는, 입력을 출력에 접속하고 입력을 출력으로부터 접속을 끊는 방법.
제11항에 있어서,

상기 제7 FET와 동일한 극성의 제11 및 제12 FET의 소스들을 함께 연결시키는 단계;

상기 제11 FET의 드레인을 상기 제7 FET의 드레인에, 그리고 상기 제12 FET의 드레인을 상기 제7 FET의 소스에 연결시키는 단계; 및

상기 제11 및 제12 FET의 웰들을 상기 제2 내부 전력 레일에 연결시키고, 상기 제11 및 제12 FET의 웰들을 상기 제7 FET의 웰에 연결시키는 단계

를 더 포함하고,

상기 제11 및 제12 FET는 턴온 및 턴오프되어 스위치가 턴온 및 턴오프되는, 입력을 출력에 접속하고 입력을 출력으로부터 접속을 끊는 방법.
제10항에 있어서,

제1 인에이블 입력 신호를 상기 제1, 제5 및 제6 FET의 게이트들에 연결시켜서, 참일 때 상기 제1, 제5 및 제6 FET를 턴온하고 거짓일 때 턴오프하는 단계를 더 포함하는, 입력을 출력에 접속하고 입력을 출력으로부터 접속을 끊는 방법.
제12항에 있어서,

제2 인에이블 입력 신호를 상기 제7, 제11 및 제12 FET의 게이트들에 연결시켜서, 참일 때 상기 제7, 제11 및 제12 FET를 턴온하고 거짓일 때 턴오프하는 단계를 더 포함하는, 입력을 출력에 접속하고 입력을 출력으로부터 접속을 끊는 방법.
제14항에 있어서,

제1 인에이블 입력 신호를 상기 제1, 제5 및 제6 FET의 게이트들에 연결시켜서, 참일 때 상기 제1, 제5 및 제6 FET를 턴온하고, 거짓일 때 턴오프하는 단계를 더 포함하고, 상기 제2 인에이블 입력 신호는 상기 제1 인에이블 입력 신호에 대해 역의 로직인, 입력을 출력에 접속하고 입력을 출력으로부터 접속을 끊는 방법.