TWI437789B - Fet開關及降低fet開關的插入損失及提供fet開關的電源切斷保護之方法 - Google Patents

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TWI437789B
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Description

FET開關及降低FET開關的插入損失及提供FET開關的電源切斷保護之方法
本發明係與MOSFET裝置有關，和特別是關於用作為低導通阻抗(on－impedance)開關的MOSFET裝置。
在很多應用方面可發現MOSFET開關，且在高頻開關的應用當中變得很普遍。當技術進步時，這樣的電晶體開關變得更小、更快且功率更有效率。通常這些低導通阻抗開關被用來在使用不同電源的系統之間傳輸邏輯資料，例如傳送及/或接收來自3V系統之邏輯訊號的5V系統。通常，該電源會決定該高邏輯位準。這些開關可耦接從5V、3.3V及/或1.8V到彼此提供電力的邏輯系統。
不過，操作在該較低的電源位準會遇到與MOSFET電晶體所固有之臨界(threshold)需求相關的問題。例如，在具有不同電源的系統中，從某一個系統送出的邏輯訊號比接收該訊號之系統的電源還要高時會遇到麻煩。眾所皆知的過電壓/欠電壓(over/undervoltage)效應會引起嚴重的MOSFET故障。
在美國專利第6,163,199(以下簡稱為'199)號「過電壓/欠電壓之容限轉移閘極(tolerant transfer gate)」已提出一種減輕上述問題的方法。該'199係提出並聯的電晶體，用於過欠電壓及欠電壓之保護。該'199係驅動相關之該轉移電晶體的該後閘極(本體(bulk)所接觸)。該'199專利係與本申請案相同，為相同發明者所擁有。該'199專利係說明該習知技術之限制的更詳細討論，並以提供一種方法來幫助降低該問題。該'199專利在此皆包含於其中以供參考。
其他已知的設計係著重於藉由使MOSFET結構所固有之該基體效應(body effect)最小化來降低插入損耗(insertion loss)並且增加頻帶寬度。一般而言，所謂的插入損耗可被描述為：相較於理想的開關，因為採用了較為遜色之開關而造成被傳遞至負載之訊號功率的損失。
當該FET開關被導通且該源極及該汲極並非與井區(well)相同的電位時，該基體效應變得明顯。在這種實例中，該井區係作為另一閘極(有時稱為「後閘極」，back gate)並且有限地增加該臨界電壓，其依序降低在該源極和汲極之間的傳導。換言之，由於所存在之電容量的頻率滾降(roll－off)，該開關的導通電阻會依序增加、減少該裝置頻帶寬度。在此，在該插入損耗與頻率的連續曲線上，是以－3dB點來定義出頻帶寬度。
已知有Burghartz之美國專利第5,818,099號(以下簡稱為'099)的一種典型習知技術設計，著重於降低該基體效應和插入損耗。如該'099專利之第6A圖所示，該'099專利係揭露具有P型井的n型MOSFET結構，其係使用n型井來使該P型井與該P型基材隔離。通常很多這種開關的製造者現在使用這類型的結構，而且此相同的基本結構可用於本發明之較佳實施例的n型MOSFET結構中。該'099專利在此皆包含於其中以供參考。
然而，當存在有訊號電壓且供給至該轉移開關的電壓被關閉時(例如在電源於該傳送或接收系統被關閉之前，供給至該轉移開關的電源會先被關閉)，該'099專利之低插入損耗電路實施例可能有較大的漏電流。而且，在斷電期間應被關閉之開關可能會被導通。
例如，在習知技術之第1圖中係表示了具有該井區之典型偏壓為＋V的一種P型MOSFET。這可確保該汲極/源極至井區的pn接面二極體不會變成順向偏壓。不過，如果當終端A為高邏輯位準(＋5V)時，(藉由關閉該供應)使該＋V電源接地，在該MOSFET開關中的該pn汲極一井區之二極體被順向偏壓且產生潛在的有害電流通路，對該＋V電源之輸出電容器進行充電。因此，將對該P型MOSFET的井區進行充電，所以該開關在不應被驅動時被驅動了。此外，從該汲極和該源極至該井區的電容量Cdw和Csw係分別用來限制該開關的頻帶寬度。
在習知技術中，還是有斷電操作期間之過電壓保護以及插入和頻帶寬度損耗的MOSFET開關限制。本發明係特別針對這些限制。
具備單一或並聯之主要FET開關的本發明係指出了該習知技術的限制和課題。該主要FET的井區被驅動，因此該汲極/源極至井區的二極體接面在斷電時不會成為順向偏壓。另外，該開關的插入損耗和頻帶寬度會獲得改善。
針對每個主要FET開關而形成內部供電軌(internal power rail)，且每一個的井區被耦接或者功能性連接至高於局部電源或該開關之輸入訊號的電壓位準，若主要開關為PMOS，則是較高的電壓位準，若主要開關為NMOS，則是低於接地電位或輸入訊號。
串接之成對的額外FET係跨在該主要開關FET之汲極至源極。這些額外FET的源極係連接該主要FET的井區，所以任何輸入訊號會出現在該主要FET的井區。在這樣的情況下，每個主要FET之從該汲極或源極至該井區之間的電容量可有效地消除任何AC輸入訊號的頻率滾降。
在較佳實施例中，其他FET被用來邏輯地閘控電源、輸入及/或接地至該內部供電軌和該主要FET的井區。
以下參照附加圖式來說明本發明。
第2圖係本發明之實施例的一圖解/區塊圖。M1係P型MOSFET，其源極及汲極分別連接至n型MOSFET M2的源極和汲極。該共同汲極係連接至輸入/輸出B，且該共同源極係連接至輸入/輸出A。當該開關導通時，M1和M2係在A和B之間提供低阻抗連接。除非本文中有強調是不同的意義(例如，該M1開關僅表示M1)，否則單獨的該術語「開關」係表示該M1，M2的組合(元件符號13)。
在第2圖中，當該開關被導通時，可在節點A或節點B導入輸入訊號，且使之分別從節點B或A輸出。藉由該反相器10，當EN(致能)為高位準時，M1和M2兩者皆被導通(ON)，且當EN為低位準時，M1和M2兩者皆被關閉(OFF)。當該輸入訊號ngate(為EN)為高位準時，M2被導通，若為低位準時則M2被關閉。當pgate為低位準時則導通M1，若為高位準則關閉M1。區塊12的電路係如下文所述，驅動該M1之井區，且用以改善該導通電阻，降低該插入損耗並增加頻帶寬度。區塊16的電路係在斷電期間保護該MOSFET開關。
應注意的是，如同熟習此項領域者所熟知，本體(bulk)、後閘極、基材或者井區可彼此互換使用。在M1中，該P型基材係連接至接地(ground)，且該M1的井區或後閘極係被箝制在低於接地之大多數二極體D1約略0.7V的壓降。D1係從該基材至該P型MOSFET M1之基材的固有(寄生)二極體。在此實施例中，參照第8A圖，該P型基材係連接至地，且該M1的井區係被箝制在低於接地之大多數二極體D1約略0.7V的壓降。
如第2圖及第8B圖所示，該M2的後閘極B係連接至接地，但是可被類似於用於M1之元件符號12和16的電路所驅動。參照第9圖。
第3圖係第1圖之區塊12的電路性能強化電路的更詳細圖解。PMOS M1係被製造有與M3和M4所驅動之本體(bulk)22連接的隔離N井區(參照第8A圖)。在此實施例中，兩個P型MOSFET M3、M4係從節點A到節點B而串聯在一起，該等的源極係連接至與M1之井區相連的本體22。當ngate為低位準時，該開關13被關閉，且wrail 20係透過M5而連接至本體22。wrail也使該M3和M4的井區偏壓。如此處所述，M3和M4以及使用該wrail可降低插入損耗並且提升斷電操作。
參照第2圖、第3圖，當EN為低位準時，該開關13被關閉、ngate為低位準、pgate為高位準且該MOSFET M1、M2、M3和M4全都被關閉。M5係將該M1、M3和M4的井區連接至該wrail 20。通常M3和M4是作成相同尺寸並具有相同特性。跨過M1的任何壓降Vds會等於跨過M3之壓降的1/2加上跨過M4之壓降的1/2。這可保持此較佳實施例的對稱性。
與習知電路相比，第3圖之該M3和M4的對稱功能可展現出本發明之降低的插入損耗和更高的頻帶寬度。如上所述，關於第2圖，當M1導通時，在該M1的源極和汲極兩邊都會出現一個AC訊號。如果該井區連接至一低阻抗點(＋V或至N型的接地)，即使跨在M1上的是最小壓降，部分AC訊號會從該源極和該汲極兩者通過電容器Csw和Cdw而流至該M1的井區。然而在本發明中，當M3和M4導通時，它們的低導通阻抗會維持著跨在Csw和Cdw上的實質恆定電壓，且藉以限制AC訊號透過這些電容器而流通。這降低了頻率的插入損耗並增加該開關的頻帶寬度。
第4圖中係詳述了第2圖之元件符號16，並說明了藉由採用該內部電源wrail 20來提供MOSFET M1、M2、M3和M4開關之斷電保護。當該EN為偽(false)狀態時，M1、M2、M3和M4全部關閉(該開關關閉)，在A和B之間就會有一個高阻抗連接。該本體22係透過M5而連接至該wrail 20電壓，而非如同習知技術中連接至該電源＋V。當該電源電壓＋V接地時，該本體22係透過第4圖之M5和M6而連接至較高的A訊號位準，或者是在該A訊號位準為低位準時透過M5和M7而連接至＋V。這降低了從該汲極/源極至該M1井區使該pn二極體順向偏壓的可能性。
在第4圖中，wrail 20係連接至該PMOS M8、PMOS M5的井區、該PMOS M10以及該PMOS M3、M4、M6和M7的井區。當該開關13導通時，第3圖的M5關閉，所以wrail和本體22不會連結。不過，如果A和B為高位準且＋V下降至接地，連接至該M1之井區的該本體22會透過該M3和M4而處於A位準。如果A和B為低位準，該M1的井區還是會透過該M3和M4而被驅動至低的A位準。在每種情況中，該M1的井區將不被偏壓至低於自身的汲極/源極，因此M1之該汲極/源極至井區的pn接面將不會順向偏壓。
重新陳述一些關於第3圖及第4圖的上述討論，以大約等於在A和B出現之邏輯位準的＋V來進行正常操作的狀態下，當EN為低位準時，該開關(第2圖之元件13)則關閉。pgate為高位準，ngate為低位準。M10為導通且M8為關閉。M6為關閉，且若A為低位準，則M7可能導通。若是如此，該wrail 20則透過M7被驅動至＋V。若A為高位準，且＋V成為接地電位，則wrail 20透過M6被驅動至高的A位準。在這兩種情況中，連接至該M1之井區的本體22係透過M6而連接至wrail 20，且透過M7而連接至＋V或者透過M6而連接至高位準A。在臨界位準內，該M1之井區將不會低於該A訊號的高位準或＋V。該M1之井區會因為A的高位準而無法成為接地電位。
第5圖係說明在該開關M1驅動井區或者本體連接(54)與井區被連繫於該供應電壓(對於該P型MOSFET而言)的習知技術(52)之間所改進的插入損耗(50)。第6圖係透過關閉中之開關而來自輸入/輸出之漏電流的比較，其中該開關可能會因為斷電而造成漏電流。應注意的是，在習知技術電路中，該漏電流62的軸是以ma(毫安培)為單位，但在本發明電路中則是以ua(微安培)為比例。
在實際應用中，在較小的開關結構之間有妥協，具有增加頻帶寬度的較小電容量，而非降低頻帶寬度的較高導通阻抗。本發明係具有改善的頻帶寬度，並除去這樣的取捨而達到更高的頻率。在模擬電路中，相較於習知技術設計之頻帶寬度為350 MHz，本發明之n型MOSFET具有4歐姆之極小導通阻抗，且具有1.6GHz的頻帶寬度。
參照第1圖，在其他較佳實施例中，可分別驅動pgate和ngate來配置成當M2關閉時則M1導通且反之亦然的開關邏輯狀態。
第7圖係組合第2、3及4圖所示之電路的合成電路，少了(第2圖的)該反相器10。
第8A圖係PMOS M1的截面圖，以及第8B圖係表示隔離的NMOS M2的截面圖。該pn接面就代表了可能會影響到斷電操作的二極體。
第9圖係說明本發明之所有NMOS和PMOS概略實施例，其包括電路90和電路94，該電路90避免M2操作低於接地狀態，且該電路94改善M2的頻帶寬度和插入損耗。
第10圖係包括類似第3圖之元件12的元件94以及類似第3圖之元件16的元件90的電路。應注意的是，該M2電晶體之P型井區92不接地，而是連接於N型M13和M14的源極，該M13、M14係提供一個類似M3和M4對於該M1井區的功能。M15則提供類似M5的功能，且M16和M17也具有和M6和M7相同的作用。M18，M19和M20之操作則類似M8，M9和M10。該基本效果在於降低插入損耗，提升頻帶寬度並防止M2之井區與其汲極/源極的pn接面產生順向偏壓。
應注意的是，第9圖之NMOS符號表示了5個端子，但實際上如第8A圖所示有6個端子。在第9圖中，一個端子具有一圓圈，用以指出一個「獨立」的NMOS電晶體。第8A圖說明具有源極S、閘極G、汲極D，本體或井區、隔離層NW和該基材SB的這種單獨一個NMOS電晶體的架構。該隔離NW層被施加偏壓，以防止該pn接面順向偏壓。
該開關NMOS(M2)的P井區被第10圖之電路所驅動。此電路耦接至該井區M2，以藉由驅動該M2井區來提升頻帶寬度、降低插入損耗並且改善斷電情形。第11圖之電路係驅動由第10圖所創造之第二內部供電軌。第10圖和第11圖的電路係類似被連接到M1的第3圖和第4圖。當該開關為閉路(closed)(M1和M2導通)時，該開關NMOS(M2)的P型井區被NMOS M13和M14所驅動。當該開關為開路(open)時，M2的P型井區92係透過NMOS M15而被連繫在nrail 102。該nrail供應係連接至該M13、M14、M15、M16、M17、M18和M19的P井區。在該開關的閉路狀態期間，nrail會透過NMOS M18而被拉至pwrn。如果該接地電源(pwrn)降低到負電壓位準且該「A」開關埠高於接地電壓，nrail將透過M17而被拉至負電壓位準。當該接地電源(pwrn)在接地電位且該「A」開關埠被拉至負電壓位準時，該nrail將透過NMOS M16而被拉至負電壓值。其結果就是該M2之pn接面不會如上述地被順向偏壓。
10．．．反相器
12．．．導通電阻強化本體驅動器
13．．．開關
16．．．過電壓保護
20．．．內部供電軌
22．．．本體
90．．．電路
94．．．電路
102．．．nrail
M1~M20．．．MOSFET
第1圖係習知技術之P型MOSFET開關的圖解；第2圖係說明本發明之實施例的一圖解/區塊圖；第3圖係本發明之該插入損耗電路提升的實施例圖解；第4圖係該過電壓保護/斷電電路之圖解；第5圖係說明使用本發明來改善該插入損耗的曲線圖；第6圖係透過關閉開關而來自該輸入/輸出訊號之較低漏電流的曲線圖；第7圖係第2、3及4圖所示之實施例的組合電路圖解；第8A圖和第8B圖係可用於電晶體M1和M2之PMOS及NMOS結構的截面圖；第9圖係表示以NMOS和PMOS來實施本發明之實施例的電路圖解；第10圖係插入損耗和頻帶寬度改善電路的組合電路圖解；第11圖係該N型開關M2之斷電操作電路的改善電路。
10．．．反相器
12．．．導通電阻強化本體驅動器
13．．．開關
16．．．過電壓保護
20．．．內部供電軌
22．．．本體

Claims (15)

  1. 一種FET開關，其包括：第一FET(場效電晶體)，其具有閘極、源極、汲極以及井區，其中，當該第一FET導通時，在該汲極或者該源極接收輸入訊號A，並分別在該源極或者汲極產生輸出訊號；第一內部供電軌；第二FET，被配置成當該第一FET被關閉時，該第二FET導通並將該第一FET之井區耦接至該第一內部供電軌；第三FET，當該輸入訊號A成為低位準時，將該第一內部供電軌耦接至正電源(positive power supply)；以及第四FET，當該正電源成為低電位時，將該第一內部供電軌耦接至該輸入訊號A，其中，當該第二FET導通，該第一FET之井區將被保持在高於該正電源或該輸入訊號A。
  2. 如申請專利範圍第1項之FET開關，更包括：第五和第六FET，具有和該第一FET相同的極性，該第五和第六FET被配置成該等的源極被耦接在一起，該第五FET的汲極被耦接至該第一FET的汲極，且該第六FET的汲極被耦接至該第一FET的源極；且該第五和第六FET的井區被耦接至該第一內部供電軌，該第五和第六FET的源極被耦接至該第一FET的井 區，其中，隨著該開關的導通(turn on)或關閉(turn off)來導通或關閉該第五和第六FET。
  3. 如申請專利範圍第1項之FET開關，其中，該第一FET係P型。
  4. 如申請專利範圍第1項之FET開關，更包括：第七FET，其具有閘極、源極、汲極以及井區且極性和該第一FET相反，該第七FET的汲極和源極係分別耦接至該第一FET的汲極和源極；第二內部供電軌；第八FET，被配置成當該第七FET被關閉時，第八FET導通並將該第七FET之井區耦接至該第二內部供電軌；第九FET，當該輸入訊號A成為低位準時，將該第二內部供電軌耦接至接地訊號；以及第十FET，當該接地訊號位準升高，將該第二內部供電軌耦接至該輸入訊號A，其中，該第七FET之井區將被保持在低於該接地訊號或該輸入訊號A。
  5. 如申請專利範圍第4項之FET開關，更包括：第十一和第十二FET，具有和該第七FET相同的極性，該第十一和第十二FET被配置成該等的源極被耦接在一起，該第十一FET的汲極被耦接至該第七FET的汲極，且該第十二FET的汲極被耦接至該第七FET的源極；以及該第十一和第十二FET的井區被耦接至該第二內部供電軌，該第十一和第十二FET的源極被耦接至該第七 FET的井區，其中，隨著該FET開關的導通或關閉來導通或關閉該第十一和第十二FET。
  6. 如申請專利範圍第2項之FET開關，更包括：第一致能輸入訊號，耦接至第一、第五和第六FET之閘極，當該第一致能輸入訊號為真(true)時則導通該等FET，若為偽(false)時則關閉該等FET。
  7. 如申請專利範圍第5項之FET開關，更包括：第二致能，耦接至第七、第十一和第十二FET之閘極，當該第二致能為真時則導通該等FET，若為偽時則關閉該等FET。
  8. 如申請專利範圍第7項之FET開關，該第二致能係該第一致能的邏輯反相。
  9. 一種用於降低FET開關的插入損失及提供FET開關的電源切斷保護的方法，該方法係包含以下步驟：當第一FET導通時，分別接收在具有閘極、源極、汲極以及井區的該第一FET之汲極或源極的輸入訊號A，並傳送輸出訊號至該第一FET的源極或汲極；當該第一FET關閉時，耦接該第一FET之井區至使用第二FET的第一內部供電軌；當該輸入訊號A成為低位準時，耦接該第一內部供電軌至使用第三FET的正電源；以及當該正電源成為低電位時，耦接該第一內部供電軌至使用第四FET的該輸入訊號A，其中，該第一FET之井區被保持在高於該正電源或該輸入訊號A。
  10. 如申請專利範圍第9項之方法，更包含以下步驟： 將具有和該第一FET相同極性之該第五和第六FET的源極耦接在一起；將該第五FET的汲極耦接至該第一FET的汲極，且將該第六FET的汲極耦接至該第一FET的源極；以及將該第五和第六FET的井區耦接至該內部供電軌，且將該第五和第六FET的源極耦接至該第一FET的井區，其中，隨著該開關的導通或關閉來導通或關閉該第五和第六FET。
  11. 如申請專利範圍第9項之方法，更包含以下步驟：具有閘極、源極、汲極以及井區且極性和該第一FET相反的該第七FET之汲極和源極係分別耦接至該第一FET的汲極和源極；當該第七FET被關閉時，將該第七FET之井區耦接至使用第八FET的第二內部供電軌；當該輸入訊號A成相對於接地訊號為負電位時，將該第二內部供電軌耦接至使用第九FET的的該輸入訊號A；以及若該接地訊號成相對於該輸入訊號A為負電位，將該第二內部供電軌耦接至該接地訊號。
  12. 如申請專利範圍第11項之方法，更包含以下步驟：將具有和該第七FET相同的極性的第十一和第十二FET的源極耦接在一起；將該第十一FET的汲極耦接至該第一FET的汲極，且該第十二FET的汲極被耦接至該第七FET的源極；以及 將該第十一和第十二FET的井區耦接至該內部供電軌，將該第十一和第十二FET的井區耦接至該第七FET的井區，其中，隨著該開關的導通或關閉來導通或關閉該第十一和第十二FET。
  13. 如申請專利範圍第10項之方法，其中，更包含以下步驟：將第一致能輸入訊號耦接至該第一、第五和第六FET之閘極，當其為真時則導通該等FET，若為偽時則關閉該等FET。
  14. 如申請專利範圍第12項之方法，更包含：將第二致能耦接至該第七、第十一和第十二FET之閘極，當其為真時則導通該等FET，若為偽時則關閉該等FET。
  15. 如申請專利範圍第14項之方法，其中，該第二致能係該第一致能的邏輯反相。
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