CN101421925A - 为mosfet开关降低插入损耗并提供掉电保护的方法 - Google Patents

Abstract

公开了包括单个或并联相反极性FET的FET开关，该开关具有从内部功率轨驱动的阱。在一种情况下，该内部功率轨通过其它驱动FET开关逻辑耦接到正电源或信号电平中较高的一个，其中PMOS FET开关的阱将不允许漏极/源极到阱的二极管被正向偏置。在第二种情况下，第二功率轨逻辑耦接到输入信号或地中较低的一个，其中NMOS FET的阱将不允许漏极/源极到阱的二极管被正向偏置。

Description

为MOSFET开关降低插入损耗并提供掉电保护的方法

技术领域

本发明涉及MOSFET器件，尤其涉及用作低接通阻抗开关的MOSFET器件。

背景技术

MOSFET开关在许多应用中都可以找到，而且在高频开关应用中变得很普遍。随着科技的进步，这种晶体管开关变得更小、更快而且更加功率高效。这些低接通阻抗开关常常用于在使用不同电源的系统之间传输逻辑数据，例如，5V系统发送和/或从3V系统接收逻辑信号。一般来说，电源确定高逻辑电平。这种开关可以将5V、3.3V和/或1.8V驱动的逻辑系统彼此耦合到一起。

但是，在较低电源电平下的工作会遇到关于MOSFET晶体管中固有的阈值要求的问题。例如，在具有不同电源的系统中，就会遇到从一个系统发送的逻辑信号高于接收系统电源的问题。已知过压/欠压效应会造成灾难性的MOSFET损坏。

在题为“Overvoltage/Undervoltage Tolerant Transfer Gate”的美国专利No.6,163,199(’199)中讨论了减轻以上限制的这样一种方法。’199提供了为过压和欠压保护布置的并联晶体管。’199驱动所涉及转移晶体管(transfer transistor)的背栅(衬底触点(bulkcontact))。’199专利与本申请共同被拥有，并且具有共同的发明人。’199专利提供了对现有技术限制及帮助减轻该问题的方法的更具体讨论。’199专利通过引用被并入于此。

其它已知的设计已关注了在通过最小化MOSFET结构中固有的“体效应”来降低插入损耗并增加带宽。插入损耗通常可以描述为与假设开关理想相比由于增加了不理想开关而造成的输送到负载的信号功率的损耗。

当FET开关接通且源极和漏极都不在与阱相同电势的时候，体效应变得很显著。在这种情况下，阱充当另一个栅极(有时候称为“背栅”)并在阈值电压中产生局部增加，该阈值电压中的局部增加又会减小源极和漏极之间的传导。即，开关的接通电阻升高，由于当前电容的频率滚降(roll-off)，这又减小了器件带宽。宽带在这里定义为插入损耗对频率的连续曲线上的-3dB点。

关注于降低体效应和插入损耗的一种代表性现有技术设计可以在Burghartz的美国专利No.5,818,099(’099)中找到。该’099专利描述了具有p阱的n型MOSFET结构，其中p阱利用n型阱与p型衬底隔离，如’099专利的图6A中所示。现在，这种类型的结构被许多这种开关的制造商普遍采用，而且这种相同的基础结构可以在本发明的优选实施方式中用于n型MOSFET结构。’099专利通过引用并入于此。

但是，当有信号电压出现且到转接开关的电源电压被关断时，例如，当在对发送或接收系统的供电关断之前首先关断对转接开关的供电时，’099低插入损耗电路实施方式可能会有较大的泄漏。而且，在掉电期间应当关断的开关有可能变得接通。

例如，在图1的现有技术中，p型MOSFET示为具有典型的阱到+V的偏置。这确保漏极/源极到阱的pn结型二极管不会变成正向偏置。但是，如果(通过将电源关掉而)将+V电源接地而同时在端子A有高逻辑电平，比如说+5V，则MOSFET开关中的pn漏极-阱二极管是正向偏置的，这会造成给+V电源的输出电容充电的潜在有害的电流通路。因此，p型MOSFET的阱将被充电，由此使得开关在应当不通电的时候成为通电的。而且，从漏极和源极到阱的电容，分别为Cdw和Csw，限制了开关的带宽。

在现有技术的MOSFET开关中，仍然存在对掉电工作过程中过压保护的限制及对插入和带宽损耗的限制。本发明就特别针对这些限制。

发明内容

现有技术中的限制和问题由提供单个或并联主FET开关的本发明来解决。主FET的一个或多个阱被驱动，使得漏极/源极到阱的二极管结在掉电的时候不会变成正向偏置的。此外，开关的插入损耗和带宽也增强了。

对于每个开关主FET，都形成内部的功率轨(power rail)，而且如果主FET是PMOS，则每个FET的阱都耦合到或功能性地连接到本地电源或开关输入信号中较高的一个；如果主FET是NMOS，则每个FET的阱都耦合到或功能性地连接到地或NMOS输入信号中较低的一个。

串联连接的附加FET对跨主开关FET的漏极到源极设置。这些附加FET的源极连接到主FET的阱，使得任何输入信号都出现在该主FET的阱上。在这种情况下，每个主FET从漏极或源极到阱的电容都有效地消除了对于任何AC输入信号的频率滚降。

在优选实施方式中，其它FET用于将电源、输入和/或地逻辑选通(gate)到内部功率轨及主FET的阱。

附图说明

本发明的以下描述参考附图，附图中：

图1是现有技术p型MOSFET开关的示意图；

图2是说明本发明实施方式的示意性/框图；

图3是本发明插入损耗电路增强的实施方式的示意图；

图4是过压保护/掉电电路的示意图；

图5是说明利用本发明改善插入损耗的轨迹；

图6是说明通过开态开关(off switch)从输入/输出信号的较低泄漏的轨迹；

图7是在图2、3和4中所说明实施方式的合成示意图；

图8A和8B是可以用于晶体管M1和M2的PMOS和NMOS结构的截面图；

图9是显示用于本发明实施方式的NMOS和PMOS实现的电路的示意图；

图10是插入损耗和带宽增强电路的合成示意图；及

图11是对N型开关M2增强掉电工作电路的电路。

具体实施方式

图2是本发明实施方式的示意性/框图。M1是p型MOSFET，其源极和漏极分别共同连接到n型MOSFET M2的源极和漏极。公共漏极连接到输入/输出B，而公共源极连接到输入/输出A。当开关接通时，M1和M2在A和B之间提供低阻抗连接。术语“开关”单独地是指M1、M2组合、即项13，除非上下文指示有不同的含义(例如，“M1开关”就仅仅是指M1)。

在图2中，输入信号可以在节点A或节点B引入，并且当开关偏置导通时分别从节点B或A出现。利用反相器10，当EN(使能)为高时，M1和M2都接通，而当EN为低时，M1和M2都断开。输入信号Ngate(其为EN)为高时接通M2，为低时断开M2。Pgate为低时接通M1，为高时断开M1。如以下所讨论的，块12中的电路驱动M1的阱并设计成增强接通电阻、降低插入损耗并增加带宽。块16中的电路在掉电期间保护MOSFET。

注意：如本领域技术人员已知的，衬底、背栅、体或阱在这里是可互换使用的。在M1中，p型衬底接地，而M1的阱或背栅被箝位到至多是比地电势下降大约0.7V的二极管D1。D1是从衬底到p型MOSFET M1体的本征(寄生)二极管。在这种实施方式中，见图8A，其中p型衬底接地，而M1的阱箝位到至多是比地电势下降大约0.7V的二极管D1。

如在图2和图8B中，M2的背栅B接地，但可以利用类似用于M1的项12和16的电路来驱动。参见图9。

图3是图1的块12的电路性能增强电路的更具体示意图。PMOSM1装配到隔离的N阱(见图8A)中，其中该N阱连接到由M3和M4驱动的基体(bulk)22。在这种实施方式中，两个p型MOSFETM3和M4从节点A串联连接到节点B，而它们的源极接到连接到M1阱的基体22。当ngate为低时，开关13断开，而wrail(w轨)20通过M5连接到基体22。wrail还偏置M3和M4的阱。如在此所描述的，M3和M4及wrail的使用降低了插入损耗并增强了掉电运行。

参考图2和3，当EN为低时，开关13断开，ngate为低，pgate为高，而且MOSFET M1、M2、M3和M4都断开。M5接通，将M1、M3和M4的阱连接到wrail20。一般来说，M3和M4制成具有相同大小和特征。跨M1的任何电势降Vds都相等地一半跨M3降落而另一半跨M4降落。这维持了这种优选实施方式的对称性。

在图3中，M3和M4的对称功能证明了与已知电路相比，本发明有降低的插入损耗和更高的带宽。如上面所讨论的，关于图2，当M1接通时，AC信号出现在M1的源极和漏极。如果M1的阱连接到低阻抗点(+V，或者对于N型是接地)，那么即使对于跨M1的最小压降，该AC信号的一些也会通过电容器从源极和漏极即Csw和Cdw虹吸到M1的阱。但是，在本发明中，当M3和M4接通时，它们的低接通电阻将趋于维持跨Csw和Cdw的基本恒定的电压，并由此限制AC信号虹吸通过这些电容器。这降低了对于频率的插入损耗并增加了开关的带宽。

图2的项16在图4中具体说明，而且图4说明了通过实现内部功率wrail 20为MOSFET开关M1、M2、M3和M4提供掉电保护的电路。当EN为假时，M1、M2、M3和M4都断开(开关断开)，在A与B之间有高阻抗连接。基体22通过M5，而不是象现有技术中那样通过电源+V，连接到wrail20的电压。当电源电压+V接地时，基体22通过图4的M5和M6连接到A信号电平的高端，而当A信号电平低时，通过M5和M7连接到+V。这消除了正向偏置M1的漏极/源极到阱的pn二极管的可能性。

在图4中，wrail 20连接到PMOS M8、PMOS M5的阱，连接到PMOS M10，还连接到PMOS M3、M4、M6和M7的阱。当开关13接通时，图3的M5断开，而且wrail和基体22不连接。但是，如果A和B都为高，且+V变成接地，则连接到M1阱的基体22通过M3和M4处于A电平。如果A和B为低，则M1的阱将仍然通过M3和M4被驱动至低的A电平。在每种情况下，M1的阱都不会偏置到低于其漏极/源极，因此M1的漏极/源极到阱的pn结将不会被正向偏置。

再次声明以上某些讨论，关于图3和4，在+V大约等于可能出现在A和B的逻辑电平的正常工作条件下，当EN为低时，开关(项13，图2)断开。Pgate为高而Ngate为低。M10接通而M8断开。如果A为低，则M6断开而M7可能接通。如果是这样，则wrail 20通过M7被驱动至+V。如果A为高且+V变成接地，则wrail 20通过M6被驱动至高的A电平。在这两种情况下，连接到M1阱的基体22通过M5连接到wrail20，及通过M7连接到+V或者通过M6连接到高的A。在阈值电平之内，M1的阱将不会下降到低于A信号的高电平或+V。M1的阱不能以A的高电平接地。

图5说明了在开关M1的阱或基体连接的驱动54与现有技术之间改进的插入损耗50，其中将52接到电源电压(对于p型MOSFET)。图6是对通过开态开关从输入/输出的泄漏的比较，其中掉电工作可能会影响泄漏。应当指出，在现有技术的电路中，泄漏电流62的轴是以ma(毫安)为单位，而在本发明的电路中该尺度以ua(微安)为单位。

在实际应用中，在更小开关结构与增加带宽但是会有减小带宽的更高“接通”阻抗的更小电容之间有权衡。通过增加的带宽，本发明将这种权衡移动到更高频率。在模拟的电路中，具有4欧姆额定接通电阻的本发明n型MOSFET开关具有1.6GHz的带宽，而现有技术设计只有350MHz。

参考图1，在其它优选实施方式中，pgate和ngate可以独立驱动，以便布置其中当M2断开时M1接通或者反之亦然的开关逻辑状态。

图7是组合图2、3和4中电路的合成电路，只是减少了(图1的)反相器10。

图8A示出了PMOS M1的截面图，而图8B示出了隔离的NMOSM2的截面图。pn结指示可能影响掉电工作的二极管。

图9说明了本发明完整的NMOS和PMOS示意性实现，包括保护M2不受低于地电势工作的电路90和关于M2增强带宽和插入损耗的电路94。

图10包括类似于图3的项12的项94和类似于图3的项16的项90的示意图。需要注意的是，M2晶体管的P型阱92没有接地，而是连接到N型M13和M14的源极，这为M1阱提供了类似于M3和M4的功能。M15提供了类似于M5的功能，而M16和M17也象M6和M7一样起作用。M18、M19和M20类似于M8、M9和M10工作。最终的效果是降低插入损耗，增强带宽并防止M2阱及其漏极/源极的pn结的正向偏置。

应当指出，图9的NMOS符号示出了5个端子，但实际上在图8A中示为有6个。在图9中，有一个端子具有指示“隔离”NMOS晶体管的圆圈。图8A说明了这种隔离NMOS晶体管的构造，该晶体管具有源极S、栅极G、漏极D、基体或阱、隔离层NW和衬底SB。隔离层NW偏置，以防止正向偏置pn结。

开关NMOS(M2)的P阱利用图10的电路驱动。这个电路耦接到M2的阱，以便通过驱动M2的阱来增强带宽、降低插入损耗并增强掉电环境。图11的电路驱动由图10电路创建的第二内部功率轨。图10和11的电路类似于图3和4中耦接到M1的电路。当开关闭合(M1和M2接通)时，开关NMOS(M2)的P阱由NMOS M13和M14驱动。当该开关打开时，M2的P阱92通过NMOS M15接到nrail102。nrail提供到M13、M14、M15、M16、M17、M18和M19的P阱的连接。在开关的闭合状态期间，nrail通过NMOS M18拉至pwrn。如果接地功率(pwrn)降落至负电压电平且‘A’开关端口高于地电势，则nrail将通过M17拉至负电压电平。当接地功率(pwrn)为地电势且‘A’开关端口拉至负电压电平时，nrail将通过NMOS M16拉至负电压值。结果是M2中的pn结将不会象上面所讨论的那样被正向偏置。

Claims (15)

1、一种开关，包括：

具有栅极、源极、漏极和阱的第一场效应晶体管FET，其中当该第一FET导通时，输入信号在漏极或源极上被接收，而输出信号分别给出到源极或漏极；

第一内部功率轨；

第二FET，布置成使得当第一FET截止时，该第二FET导通，从而将第一FET的阱耦接到第一内部功率轨；

第三FET，当输入信号变低时，该第三FET将内部功率轨耦接到正电源；及

第四FET，当正电源变低时，该第四FET将内部功率轨耦接到输入信号，其中第一FET的阱将维持在正电源或者A输入信号中较高的一个。

2、如权利要求1所述的开关，还包括：

与第一FET具有相同极性的第五和第六FET，该第五和第六FET布置成它们的源极耦接到一起，第五FET的漏极耦接到第一FET的漏极，而第六FET的漏极耦接到第一FET的源极；及

该第五和第六FET的阱耦接到第一内部功率轨，而第五和第六FET的源极耦接到第一FET的阱，其中第五和第六FET随着开关被接通和断开而导通和截止。

3、如权利要求1所述的开关，其中第一FET是P型。

4、如权利要求1所述的开关，还包括：

具有与第一FET相反极性的第七FET，该第七FET具有栅极、源极、漏极和阱，该第七FET的漏极和源极分别耦接到第一FET的漏极和源极；

第二内部功率轨；

第八FET，布置成使得当第七FET截止时，该第八FET导通，从而将第七FET的阱耦接到第二内部功率轨；

第九FET，当输入信号变低时，该第九FET将第二内部功率轨耦接到地；及

第十FET，如果地信号电平上升，则该第十FET将第二内部功率轨耦接到输入信号，其中第七FET的阱将维持在地或A输入信号中较低的一个。

5、如权利要求4所述的电路，还包括：

与第七FET具有相同极性的第十一和第十二FET，该第十一和第十二FET布置成它们的源极耦接到一起，第十一FET的漏极耦接到第七FET的漏极，而第十二FET的漏极耦接到第七FET的源极；及

第十一和第十二FET的阱耦接到第二内部功率轨，第十一和第十二FET的源极耦接到第七FET的阱，其中第十一和第十二FET随着开关被接通和断开而导通和截止。

6、如权利要求2所述的电路，还包括：

耦合到第一、第五和第六FET栅极的第一使能输入信号，当该信号为真时使得可以导通这些FET，而当该信号为假时截止这些FET。

7、如权利要求5所述的电路，还包括：

耦接到第七、第十一和第十二FET栅极的第二使能，当该第二使能为真时使得可以导通这些FET，而当该第二使能为假时截止这些FET。

8、如权利要求7所述的电路，其中第二使能是第一使能的逻辑反。

9、一种用于将输入连接到输出以及将输入从输出断开的方法，该方法包括步骤：

导通具有栅极、源极、漏极和阱的第一场效应晶体管FET，其中当该第一FET截止时；

导通第二FET，从而将第一FET的阱耦接到内部功率轨；

导通第三FET，当输入信号变低时，该第三FET将内部功率轨耦接到正电源；及

导通第四FET，当正电源变低时，该第四FET将内部功率轨耦接到输入信号，其中第一FET的阱维持在正电源或A输入信号中较高的一个。

10、如权利要求9所述的方法，还包括步骤：

将与第一FET具有相同极性的第五和第六FET的源极耦接到一起；

将第五FET的漏极耦接到第一FET的漏极，而将第六FET的漏极耦接到第一FET的源极；及

将第五和第六FET的阱耦接到内部功率轨，并将第五和第六FET的阱耦接到第一FET的阱，其中第五和第六FET随着开关被接通和断开而导通和截止。

11、如权利要求9所述的方法，还包括步骤：

将第七FET的漏极和源极分别耦接到第一FET的漏极和源极，其中第七FET与第一FET极性相反，并具有栅极、源极、漏极和阱；

导通第八FET，当第七FET截止时，该第八FET将第七FET的阱耦接到第二内部功率轨；

导通第九FET，当输入信号变负时，该第九FET将第二内部功率轨耦接到地；及

导通第十FET，如果地信号变负，则该第十FET将第二内部功率轨耦接到输入信号。

12、如权利要求11所述的方法，还包括步骤：

将与第七FET具有相同极性的第十一和第十二FET的源极耦接到一起；

将第十一FET的漏极耦接到第一FET的漏极，而将第十二FET的漏极耦接到第七FET的源极；及

将第十一和第十二FET的阱耦接到内部功率轨，并将第十一和第十二FET的阱耦接到第七FET的阱，其中第十一和第十二FET随着开关被接通和断开而导通和截止。

13、如权利要求10所述的方法，还包括步骤：

将第一使能输入信号耦接到第一、第五和第六FET的栅极，当该信号为真时导通这些FET，而当该信号为假时截止这些FET。

14、如权利要求12所述的方法，还包括：

将第二使能耦合到第七、第十一和第十二FET的栅极，当该第二使能为真时导通这些FET，而当该第二使能为假时截止这些FET。

15、如权利要求14所述的方法，其中第二使能是第一使能的逻辑反。

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