CN111971899A - 具有可选dc阻断电路的正逻辑开关 - Google Patents

具有可选dc阻断电路的正逻辑开关 Download PDF

Info

Publication number
CN111971899A
CN111971899A CN201980022296.8A CN201980022296A CN111971899A CN 111971899 A CN111971899 A CN 111971899A CN 201980022296 A CN201980022296 A CN 201980022296A CN 111971899 A CN111971899 A CN 111971899A
Authority
CN
China
Prior art keywords
coupled
fet
series
resistor ladder
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980022296.8A
Other languages
English (en)
Inventor
西蒙·爱德华·威拉德
泰罗·塔皮奥·兰塔
马特·阿莉森
沙希·凯坦·沙马尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PASSION
PSemi Corp
Original Assignee
PASSION
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/939,144 external-priority patent/US10236872B1/en
Priority claimed from US15/939,132 external-priority patent/US10886911B2/en
Priority claimed from US15/939,128 external-priority patent/US10505530B2/en
Application filed by PASSION filed Critical PASSION
Publication of CN111971899A publication Critical patent/CN111971899A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver

Landscapes

  • Electronic Switches (AREA)

Abstract

一种正逻辑FET开关堆叠，该正逻辑FET开关堆叠不需要负偏置电压，表现出高隔离和低插入/失配损耗，并且可以承受高RF电压。实施方式包括FET堆叠，该FET堆叠包括串联耦接的正逻辑FET(即，不需要负电压供应来关断的FET)，该串联耦接的正逻辑FET在至少一端由在其VGS为零伏时关断的类型的“端盖”FET串联耦接。一个或更多个端盖FET提供可选的电容性DC阻断功能或电阻性信号路径。实施方式包括仅零VGS类型的FET堆叠，或正逻辑和零VGS类型的FET与零VGS类型的端盖FET的混合。一些实施方式通过包括FET栅极电阻器、漏极‑源极电阻器、体电荷控制电阻器的串联耦接或并联耦接的电阻器梯与一个或更多个AC耦接模块的组合，来承受高RF电压。

Description

具有可选DC阻断电路的正逻辑开关
相关申请的交叉引用和优先权要求
本申请要求以下专利申请的优先权，以下专利申请全部被转让给本发明的受让人，以下专利申请中的全部的内容通过引用整体被并入：
·于2018年3月28日提交的题为“Positive Logic Switch with Selectable DCBlocking Circuit”的美国专利申请第15/939,128号；
·于2018年3月28日提交的题为“Stacked FET Switch Bias Ladders”的美国专利申请第15/939,132号；以及
·于2018年3月28日提交的题为“AC Coupling Modules for Bias Ladders”的美国专利申请序列号15/939,144。
本申请可以与以下专利和专利申请相关，其全部内容通过引用整体并入本文：
·于2014年3月11日发布并且题为“Device and Methods for ImprovingVoltage Handling and/or Bi-directionality of Stacks of Elements whenConnected Between Terminals”的美国专利第8,669,804号；
·于2016年9月2日提交的题为“Positive Logic Digitally TunableCapacitor”的美国专利申请第15/256,453号；
·于2016年10月10日提交的题为“Reduced Dissipation Switch FET GateBiasing”的美国专利申请第15/289,768号(现已放弃)，该专利申请要求于2015年10月14日提交的美国临时申请第62/241,498号的优先权；
·于2018年3月28日提交的题为“Positive Logic Switch with Selectable DCBlocking Circuit”的美国专利申请第15/939,128号；
·于2018年3月28日提交的题为“Stacked FET Switch Bias Ladders”的美国专利申请第15/939,132号。
背景技术
(1)技术领域
本发明涉及电子电路，并且更特别地涉及射频电子开关电路和相关方法。
(2)背景技术
在诸如蜂窝电话和WiFi网络的射频(RF)系统中，电子开关电路通常与RF信号线串联使用，以选择性地阻止或传导RF信号，例如在天线与收发器电路之间选择性地阻止或传导RF信号。电子开关电路也经常用在RF信号线与参考电位(例如，电路接地)之间的分流配置中，例如，以选择性地隔离RF信号线的节点，使其不对其他电路有显著影响。作为一个示例，图1是一般现有技术串联-分流开关电路配置100的简化示意图电路。在所示的配置中，串联开关电路102在RFIN端口与RFOUT端口之间与RF信号线104串联耦接，并且分流开关电路106在RFOUT端口与电路接地之间耦接至RF信号线104。如所示的，串联开关电路102和分流开关电路104被建模为单刀单掷(SPST)开关。在使用中，串联开关电路102和分流开关电路106通常以互补的方式操作：如果串联开关电路102断开，则分流开关电路106闭合，并且如果串联开关电路102闭合，则分流开关电路106断开。
理想地，诸如图1所示的开关电路不应当明显更改或影响RF信号。然而，在集成电路中，RF切换电路通常由晶体管——特别是场效应晶体管(FET)，更特别是MOSFET——来实现。处于导通(ON)状态的FET对传导的信号呈现一定的电阻RON，而在处于阻断(OFF)状态时呈现一定的电容COFF，其可以与RF信号线串联、分流或并联。因此，基于FET的开关电路通常在RF电路中表现得不理想。
FET的另一问题是，单个FET在不被击穿的情况下可以承受的漏极与源极之间的电压通常限制在几伏。在电子系统中，系统的某些部分可能必须承受的电压远远超过单个FET的电压处理能力。常见的解决方案是串联的堆叠FET，使得跨任何一个FET的漏极-源极电压都小于其漏极-源极击穿电压。
例如，图2是使用FET堆叠的现有技术串联-分流RF开关电路200的示意性电路。在该示例中，来自天线ANT的RF信号从RFIN通过串联堆叠202耦接至RFOUT。分流堆叠204耦接在RFOUT与电路接地之间。堆叠202、204中的每一个包括多个串联耦接的FET M1至Mn(但是“n”对于两个堆叠202、204可以不同)。在该示例中，每个FET包括专用栅极电阻器Rg。
当配置有具有公共阈值电压和沟道结构的FET开关时，通常在这种类型的电路200中使用标准偏置方案。向堆叠202、204的每个FET M1至Mn的栅极施加正电压以使堆叠导通(传导)，并且向堆叠202、204的每个FET M1至Mn的栅极施加负电压以关断堆叠(阻断)。作为示例，可以(通过电阻器Rg)向堆叠202、204的每个FET M1至Mn的栅极施加+3伏的正DC电压以使堆叠导通，并且可以(再次通过电阻器Rg)向堆叠202、204的每个M1至Mn的栅极施加-3伏的负DC电压以关断堆叠。为了良好的性能，期望使用足够大的负电压以使每个FET开关M1至Mn完全关断。将FET开关转为完全关断状态引起谐波和互调失真(IMD)方面的改善的RF线性、较好的RF功率处理、较高的隔离和较低的泄漏电流等优点。
在使用图2所示的电路的集成电路(IC)实现方式的大多数应用中，可容易地从外部源获得正供应电压。通常使用偏置生成器206在芯片上生成负供应电压，如图2所示，该偏置生成器206耦接至栅极电阻器Rg。偏置生成器206通常可以使用一个或更多个负电压电荷泵和电压调节器，该电压调节器将外部供应的正供应电压转换为负电压。
图2所示的配置在许多应用中都可以很好地工作。然而，在一些应用中，由于设计限制，生成负供应电压不是期望的或者不实际的；在一些应用中，甚至不能使用负电荷泵。这些通常是具有严格要求(例如，极低的电流和功耗、极低的噪声灵敏度和/或很小的IC管芯面积)的应用。此外，在电荷泵用于生成负供应电力的偏置方案中，切换速度受到电荷泵的电流源能力的限制。此外，FET栅极上的从全导通到全关断的电压摆动显著——在以上示例中从+3V到-3V或6V摆动，这进一步限制了切换速度。此外，电荷摆动必须通过FET的串联栅极电阻器，这会抑制并减慢切换过程。
在2016年9月2日提交的题为“Positive Logic Digitally Tunable Capacitor”的共同未决美国专利申请第15/256,453号(现在是美国专利第9,948,281号)中，教导了在不使用负供应电压的情况下利用FET开关堆叠的解决方案。图3是使用“正逻辑”FET堆叠的串联分流RF开关电路300的示意性电路。根据所引用专利申请的一个实施方式，来自天线ANT的RF信号从RFIN通过串联堆叠302耦接至RFOUT。分流堆叠304耦接在RFOUT与电路接地之间。每个堆叠302、304包括多个串联耦接的FET M1至Mn(但是对于两个堆叠302、304，“n”可以不同)，其具有以下特征：当VGS≈0V时每个FET充分地关断。在该示例中，每个FET包括专用栅极电阻器Rg。每个堆叠302、304还包括与FET Ml至Mn串联连接的两个包围式DC阻断电容器C；阻断电容器C各自可以针对特定应用具有不同的值。
堆叠302、304中的每一个被配置成耦接至两个非负供应电压Vgate和Vdrain，这两个非负供应电压用于控制相关联的FET M1至Mn的开关状态ON或OFF。Vgate供应电压通过对应的并联栅极电阻器Rg耦接至每个堆叠302、304的FET M1至Mn的栅极。Vdrain供应电压耦接至并联电阻器Rds的网络，该并联电阻器Rds如所示的那样耦接至FET M1至Mn中的每一个的各自的漏极或源极，包括FET M1至Mn之间的共享的漏极-源极节点。
在所示的示例中，通过其各自的栅极电阻器Rg向FET栅极施加正Vgate电压(例如，+3V)，同时通过各自的Rds电阻器向FET漏极和源极施加0V的Vdrain电压，FET Ml至Mn导通。该配置有效地为每个FET M1至Mn创建正DC栅极-源极电压VGS(即，如果Vgate＝+3V，则相对于0V的源极电压，VGS＝+3V)。通过经由其各自的栅极电阻Rg向FET栅极施加0V的Vgate电压，同时通过各自的Rds电阻器向FET漏极和源极施加正Vdrain电压(例如，+3V)，FET堆叠关断。相对而言，这有效地为每个FET M1至Mn创建负VGS(即，如果Vgate＝0V，则相对于+3V的源极电压，VGS＝-3V)。
借助于在每个堆叠302、304的两端上的DC阻断电容器C来实现针对关断状态的负VGS的获得，以实现导通(ON)状态和关断(OFF)状态二者下的所需的栅极-源极电压电平。在没有阻断电容器C的情况下，“端”FET(即，M1、Mn)将具有耦接至某个电位(例如，电路接地)的漏极或源极DC，这将不允许所需的VGS电压被施加至FET M1至Mn。在具有DC阻断电容器C的情况下，当施加正Vdrain电压时，随着电容器C充电，可以在FET M1至Mn的漏极节点和源极节点上建立正电压。在美国专利申请第15/256,453号(现在是美国专利第9,948,281号)中也公开了其他变型和操作模式。
图3所示的类型的电路避免使用负电压，因此不需要负电压电荷泵。由于FET栅极的放电不必通过电荷泵，因此切换速度增大。因此，在没有电荷泵的情况下操作能够实现零电流待机模式，具有很快的切换时间和设置时间以及在待机模式下有效的RF状态，以及其他优点，如美国专利申请第15/256,453号(现为美国专利第9948,281号)中公开的。然而，仍存在改进的空间。
特别地，DC阻断电容器C必须大，以获得高隔离和低插入损耗和低失配损耗(即，它们在所需工作频率下的阻抗需要为低)，因此消耗了IC管芯面积并且增加了成本。串联堆叠302的处于导通状态和关断状态二者下的DC阻断电容器C的恒定存在影响所传送的RF信号，同时它们的恒定存在和大小影响隔离。此外，必须通过Rds电阻器网络对恒定存在的DC阻断电容器C进行充电，这会影响切换时间和设置时间(这是除了栅极端子侧的通常的Rg*Cgs时间常数之外的时间)。此外，DC阻断电容器C通常形成为金属绝缘体金属(MIM)电容器结构，其对静电放电(ESD)敏感，并且因此需要对RF端口(例如，RFIN)的ESD保护。
此外，在实际应用中，串联堆叠302通常需要集成的分流调谐电感器L，该集成的分流调谐电感器L耦接在每个DC阻断电容器C附近，以执行阻抗匹配(即，使DC阻断电容器C的电容谐振)和对端口连接的ESD保护(通过提供到参考电位的DC路径)两者。这样添加的分流调谐电感器L与相邻的阻断电容器C结合，使串联堆叠302具有高通滤波器响应，从而影响开关的RF性能。分流调谐电感器L还消耗IC面积，因此增加了成本。
另一个需要改进的领域是处理高电压。图3所示的类型的实施方式在经受高电压RF信号时可能击穿，这是由于RF电压耦接至栅极电阻器，从而引起击穿。
因此，需要改进的FET开关堆叠，其不需要负偏置电压，但是也避免或减轻了如上所述的正逻辑FET堆叠的缺点，并且在一些实施方式中可以承受高电压RF信号的施加。本发明解决了这些和其他需求。
发明内容
本发明包括一种改进的正逻辑FET开关堆叠，该正逻辑FET开关堆叠不需要负偏置电压，表现出高隔离和低插入损耗和失配损耗特性，需要较少的集成电路(IC)面积，并且在一些实施方式中，可以承受高电压RF信号的施加。
实施方式包括一种FET堆叠，该FET堆叠包括一个或更多个串联耦接的正逻辑FETM1至Mn(即，需要负VGS来关断但被配置成不需要负电力供应的类型为零Vt、低Vt或高VtFET)，所述一个或更多个串联耦接的正逻辑FET M1至Mn在至少一端串联耦接至“端盖”FETM0，其中，“M0”表示高Vt类型的FET，其在这样的FET的VGS基本上为零伏时关断。端盖M0 FET可选择地提供电容性DC阻断功能或电阻性信号路径。一些实施方式可以包括仅M0 FET的堆叠或正逻辑FET与M0 FET的混合，只要至少一个端盖FET是M0 FET即可。可以包括可选的端盖电容器，以防止对应的端盖M0 FET早期击穿。
一些实施方式被配置成通过包括针对堆叠中的FET(即，Ml至Mn、M0)的栅极的串联连接的偏置电阻器梯、串联连接的Rds漏极-源极电阻器梯以及串联连接或并联连接的Rb体电荷控制电阻器梯来承受高施加的RF电压。一些实施方式可以将串联连接的Rb体电荷控制电阻器梯与用于栅极的并联连接的偏置电阻器梯结合。一些实施方式可以将串联连接的偏置电阻器梯(以“轨道”配置)与用于栅极的并联连接的偏置电阻器梯(以“梯级”配置)结合。
一些实施方式被配置有一个或更多个AC耦接模块，每个AC耦接模块耦接至对应的栅极偏置电阻器梯和/或体电荷控制电阻器梯的至少一端，并且被配置成耦接至射频电压源。
在附图和以下描述中阐述本发明的一个或更多个实施方式的细节。根据说明书和附图以及根据权利要求书，本发明的其他特征、目的和优点将变得明显。
附图说明
图1是一般现有技术的串联分流开关电路配置的简化示意性电路。
图2是使用FET堆叠的现有技术串联分流RF开关电路的示意性电路。
图3是使用“正逻辑”FET堆叠的串联分流RF开关电路的示意性电路。
图4是改进的正逻辑FET堆叠的示意性电路。
图5A是示出与图4的FET堆叠的导通状态和关断状态对应的针对Vgate和Vdrain的示例电压的表。
图5B是图4的FET堆叠的简化示意性电路，其示出了当处于导通状态时的内部FETMn和端盖FET M0的示例漏极电压和示例源极电压。
图5C是图4的FET堆叠的简化示意性电路，其示出了当处于关断状态时的内部FETMn和端盖FET M0的示例漏极电压和示例源极电压。
图6是使用图4的改进的正逻辑FET堆叠的串联分流RF开关电路的示意图。
图7描绘了现有技术的FET堆叠的一部分的示意性等效电路，其示出了寄生电容。
图8A是根据本发明的一个方面的具有串联连接的电阻器梯栅极偏置方案的FET堆叠的示意性等效电路，其示出了寄生电容。
图8B是根据本发明的具有串联连接的栅极偏置电阻器梯和串联连接的漏极-源极电阻器梯的正逻辑FET堆叠的示意图。
图8C是具有用于控制体电荷的附加串联连接的电阻器梯的正逻辑FET堆叠的示意图。
图8D是具有栅极偏置电阻器梯、串联连接的漏极-源极电阻器梯和体电荷控制电阻器梯的常规FET堆叠的示意图。
图8E是具有串联连接的栅极偏置电阻器梯、串联连接的漏极-源极电阻器梯和并联连接的体电荷控制电阻器梯的常规FET堆叠的示意图。
图8F是具有串联连接的栅极偏置电阻器梯和AC耦接栅极模块的常规FET堆叠的示意图。
图8G是具有串联连接的栅极偏置电阻器梯和双AC耦接栅极模块的常规FET堆叠的示意图。
图8H是包括ACS结构以及常规的漏极D端子、源极S端子和栅极G端子以及栅极电阻器Rg的SOI MOSFET的简化示意图。
图9是示出用于提供FET开关堆叠的一种方法的处理流程图。
图10是示出用于提供串联分流开关电路的一种方法的处理流程图。
图11是示出用于偏置FET开关堆叠的一种方法的处理流程图。
图12是示出用于提供FET开关堆叠的方法的处理流程图。
图13是示出用于偏置FET开关堆叠的另一方法的处理流程图。
在各个附图中，相似的附图标记和名称指示相似的元件。
具体实施方式
本发明包括一种改进的正逻辑FET开关堆叠，该正逻辑FET开关堆叠不需要负偏置电压，表现出高隔离和低插入损耗和低失配损耗特性，需要较少的集成电路(IC)面积，并且在一些实施方式中，可以承受高电压RF信号的施加。
实施方式包括一种FET堆叠，该FET堆叠包括一个或更多个串联耦接的正逻辑FETM1至Mn(即，需要负VGS来关断但被配置成不需要负电力供应的类型为零Vt、低Vt或高VtFET)，该一个或更多个串联耦接的正逻辑FET M1至Mn在至少一端串联耦接至“端盖”FETM0，其中，“M0”表示高Vt类型的FET，其在这样的FET的VGS基本上为零伏时关断。端盖M0 FET可选择地提供电容性DC阻断功能或电阻性信号路径。一些实施方式可以包括仅M0 FET的堆叠或正逻辑FET与M0 FET的混合，只要至少一个端盖FET是M0 FET即可。可以包括可选的端盖电容器，以防止对应的端盖M0 FET早期击穿。
一些实施方式被配置成通过包括以下各者来承受施加的高RF电压：用于堆叠中的FET(即，Ml至Mn、M0)的栅极的串联连接的偏置电阻器梯、串联连接的Rds漏极-源极电阻器梯以及串联连接或并联连接的Rb体电荷控制电阻器梯。一些实施方式可以将串联连接的Rb体电荷控制电阻器梯与用于栅极的并联连接的偏置电阻器梯结合。一些实施方式可以将串联连接的偏置电阻器梯(以“轨道”配置)与用于栅极的并联连接的偏置电阻器梯(以“梯级”配置)结合。
一些实施方式被配置有一个或更多个AC耦接模块，每个AC耦接模块耦接至对应的栅极偏置电阻器梯和/或体电荷控制电阻器梯的至少一端，并且被配置成耦接至射频电压源。
本发明的实施方式可以用在FET堆叠可能是需要或有用的任何电路配置，例如RF开关电路和数字调谐电容器(例如，美国专利申请第15/256,453号(现在是于2018年4月17日发布的美国专利第9,948,281号)中教导的类型)。
可选择DC阻断实施方式
图4是改进的正逻辑FET堆叠400的示意性电路。堆叠400包括一个或更多个串联耦接的FET M1至Mn。如共同未决的美国专利申请第15/256,453号(现在为于2018年4月17日发布的美国专利第9,948,281号)中所教导的，FET M1至Mn中的每一个是以下类型：其需要负VGS来关断(例如-3V)，但是被配置成不需要负电力供应。这样的FET M1至Mn的示例可以具有VT≈0V和低RON(例如，远小于Z0欧姆，其中Z0是系统特性阻抗)。
在一些实施方式中，堆叠400的“内部”中的FET M1至Mn被“端盖”M0高-Vt FET包围，FET M1至Mn可以是零-Vt、低-Vt或高-Vt的FET。在其他实施方式中，一个或更多个串联耦接的正逻辑FET M1至Mn的仅一端串联耦接至M0 FET；因此，例如，在一些应用中可以省略虚线框402中的端盖M0 FET或虚线框404中的端盖M0 FET。零-Vt、低-Vt或高-Vt的FET可从许多不同的IC商业代工厂获得。这样的端盖M0FET的示例可以具有VT≈0.7V，并且可以具有比FET M1至Mn高的RON。
每个FET M1至Mn、M0包括相关联的栅极电阻器Rg；在所示示例中，栅极电阻器Rg专用于每个FET，并且彼此并联(用于其他配置，参见下文)。
使用两个非负供应电压Vgate和Vdrain来控制关联的FET M1至Mn、M0的开关状态导通或关断。Vgate供应电压通过对应的专用并联栅极电阻器Rg耦接至堆叠400的FET的栅极。Vdrain供应电压耦接至并联电阻器Rds的网络，该并联电阻器Rds如所示的那样耦接至FET M1至Mn中的每一个的各自的源极或漏极，包括FET M1至Mn之间的共享的漏极-源极节点。在图4的实施方式中，栅极电阻器Rg和网络电阻器Rds可以具有相等的大小，但是本领域技术人员将理解，其他实施方式可以包括不同大小的电阻器。
在图4所示的实施方式中，每个端盖M0 FET的漏极和源极与电容器Cd并联耦接。如以下更详细地公开的，由于端盖M0 FET在VGS＝0V下偏置并且因此通常不能处理夸其两端施加的全部漏极-源极电压Vds，因此跨每个端盖M0 FET的Vds通过其各自的电容器Cd来降低(例如，降低到2V)。
图5A是示出与图4的FET堆叠的导通状态和关断状态对应的针对Vgate和Vdrain的示例电压的表。图5B是图4的FET堆叠的简化示意性电路，其示出了当处于导通状态时的内部FET Mn和端盖M0 FET的示例漏极电压和示例源极电压。图5C是图4的FET堆叠的简化示意性电路，其示出了当处于关断状态时的内部FET Mn和端盖M0 FET的示例漏极电压和示例源极电压。
在图4和图5B所示的示例中，通过其各自的栅极电阻器Rg向FET栅极施加正Vgate电压(例如，+3V)，同时通过各自的Rds电阻器向FET Ml至Mn的漏极和源极施加0V的Vdrain电压，FET FET Ml至Mn、M0导通。(注意，技术上，“顶部”M0 FET的源极将是耦接天线或其他RF信号源，并且因此其漏极位于该FET的“底部”端。类似地，“底部”M0 FET的源极将是电路接地，因此其漏极位于该FET的“顶部”端。因此，Vdrain电压耦接至“顶部”M0 FET和“底部”M0FET两者的各自的漏极。应该很清楚，“顶部”和“底部”是相对于图4中的FET堆叠的所示取向的，并且仅为了方便起见)。如图5B所示，该配置有效地为每个FET Ml至Mn、M0创建正DC栅极-源极电压VGS(即，如果Vgate＝+3V，则相对于0V的源极电压，VGS＝+3V)。在导通状态下，端盖M0 FET每个都呈现RON的串联电阻。由于导通状态端盖M0 FET基本上不呈现串联电容，因此可以省略用于阻抗匹配的分流调谐电感器L，从而提高宽带性能并降低IC面积的消耗。
在图4和图5C所示的示例中，通过通过它们各自的栅极电阻器Rg向FET栅极施加0V的Vgate电压，同时通过各自的Rds电阻器向FET Ml至Mn的漏极和源极(并且因此向“顶部”M0 FET以及向“底部”M0 FET)施加正Vdrain电压(例如，+3V)，FET Ml至Mn、M0关断。如图5C所示，这为每个FET M1至Mn有效地创建负VGS(即，如果Vgate＝0V，则相对于+3V的源极电压，VGS＝-3V)。端盖M0 FET具有-3V(针对“顶部”M0 FET)或0V(针对“底部”M0 FET)的VGS，根据其VGS特性，这两个值都足以使端盖M0 FET关断(尽管端盖M0 FET的电流阻断能力随着VGS变得更负而增加)。在关断状态下，端盖M0 FET均呈现COFF的串联电容，并且因此执行DC阻断功能。
作为替选实施方式，当“底部”M0 FET导通时，可以将图4中标记为Vdrain的端子留为开路，因为耦接至Rds电阻器网络的所有FET都将通过“底部”M0 FET耦接至电路接地。对于关断状态，图4中标记为Vdrain的端子将耦接至合适的电压(例如，+3V)。
在图4的示例实施方式中，Vdrain根据FET堆叠400的导通或关断状态在0V至3V之间变化。在其他实施方式中，Vdrain可以被设置为固定电压，例如恒定的中间轨电压(例如，+1.5V)。因此，类似于图5A至图5C中所示的示例，当Vgate为高(例如，+3V)时，+1.5V的正电压将出现在每个FET M1至Mn、M0的栅极-源极之间并且使这些FET导通。相反，当Vgate为低(例如，0V)时，-1.5V的负电压将出现在每个内部FET M1至Mn的栅极-源极之间，并且使这些FET关断；类似地，“顶部”端盖M0 FET的VGS将为-1.5V，而“底部”端盖M0 FET的VGS将为0V，因此，两个端盖M0 FET均将关断。在恒定的Vdrain偏置方案中，较低或较高的电压(例如+0.5V)也可以用于Vdrain。在另外的实施方式中，可以基于FET的阈值电压VT来选择固定的中间轨电压，以提供栅极过驱动的有益的(潜在的最佳)电平(VGS-VT)，来平衡导通状态和关断状态下的性能参数。更一般地，可以选择(并且潜在地优化)Vgate和Vdrain的电压以提供平衡量的栅极过驱动。如果Vdrain偏置到非零DC电压，则可能需要添加正确定大小的分流电容器(或RC滤波器)以充分滤波掉RF电压摆动。
因此，图4的FET堆叠400的电路配置与图3的堆叠302、304的电路配置类似，不同之处在于：端盖M0 FET用于DC阻断而不是使用显式的DC阻断电容器C。在操作中，端盖M0 FET可以被转至关断状态，在关断状态下，它们用作具有COFF电容的DC阻断电容器。重要的是，端盖M0 FET还可以被转至导通状态，其形成实际的电阻性DC路径而不是电容性的，与恒定存在的DC阻断电容器C相比，引起很少或没有插入损耗、失配损耗或频率依赖性损失(penalty)，并且还减少了切换时间和设置时间。尽管端盖M0 FET的RON通常可以大于内部FET M1至Mn的RON，而内部FET M1至Mn的数量更多(即，更高的堆叠高度)，内部FET M1至Mn的RON将主导串联电阻。
使用一个或更多个端盖M0 FET作为DC阻断电容的另一个好处是，它们提供自动ESD保护，因为FET堆叠对漏极至源极击穿是自保护的，并且在FET漏极-源极端子与外部端口之间不存在附加的串联部件(ESD脉冲跨外部端口被施加)。因此，可以省略用于对耦接至端口的FET堆叠中的MIM电容器的ESD保护的分流调谐电感器L，从而减少IC面积的消耗。此外，使用一个或更多个端盖M0 FET为那些在系统电压供应VCC等于0V时受益于某种隔离的应用提供了合理的“未供电关断”状态。
在一些实施方式中，堆叠400中的FET中的全部可以是M0型的。在其他实施方式中，堆叠400中的内部FET中的一些(但不是全部)可以是M0型的，只要提供至少一个端盖M0 FET即可。例如，堆叠400可以包括按诸如M0-M1-M0-M2-M0的顺序的FET的混合，其中M1和M2是正逻辑FET。由于M0 FET的RON较高，因此这样的混合配置可能与图4所示的实施方式相比具有较高的串联电阻，但与包括所有M0型FET的堆叠相比会具有较低的RON。可以使用FET类型和顺序的混合配置来帮助优化RON、关断隔离、峰值电压(Vpk)处理、DC操作和未供电电路行为的总堆叠性能参数。
返回参照图4，如虚线连接线所示，可选电容器Cd可以从漏极至源极与端盖M0 FET并联耦接。当端盖M0 FET处于导通状态时，可选电容器Cd被有效旁路，并且因此作用在RF信号路径之外。当端盖M0 FET处于关断状态时，可选电容器Cd与端盖M0 FET(每个均呈现为COFF的电容)并联耦接至RF信号路径。可选电容器Cd的一个优点是它们减小了跨端盖M0 FET的RF电压摆动(例如，降低到2V而不是全部的3V)，因此有助于防止这些FET的早期击穿。可能期望可选电容器Cd具有是端盖M0 FET的COFF的大约5至10倍的电容。在一些实施方式中，仅“底部”M0 FET(即，图4中的最靠近电路接地)包括电容器Cd。
还进一步参照图4，本领域技术人员将理解，不管FET堆叠400的切换状态如何，并且除了漏电流外，FET堆叠400以及偏置电压Vgate和Vdrain的生成不会消耗任何显著的DC电力，这与需要电荷泵的FET堆叠的情况不同。这对于具有严格电力或电流消耗要求的集成电路是很有益的。实施方式可以使用现有的系统电压供应轨来提供Vgate和Vdrain；然而，本领域技术人员将理解，可以设想提供Vgate和Vdrain的其他设计选择。
在另一些其他实施方式中，端盖M0 FET中的一个或二者的栅极可以与内部FET M1至Mn分开地偏置。例如，用负的栅极电压(并且因此负的VGS)偏置端盖M0 FET二者的栅极将更完全地关断这两个FET，并且改进这些FET的线性和谐波性能，但是将不需要显著的电流汲取，因为这样的FET固有地汲取低的体电流，并且在数量上仅为两个。负偏置也将允许可选电容器Cd比其他情况小得多，或者被完全省略。因此，可以使用简单的负电压发生器仅针对端盖M0 FET生成负栅极电压偏置。
图6是使用图4的改进的正逻辑FET堆叠的串联分流RF开关电路600的示意图。在示出的示例中，来自天线ANT的RF信号从RFIN通过串联堆叠602耦接至RFOUT。在RFOUT与参考电位(在这种情况下为电路接地)之间耦接有分流堆叠604。堆叠602、604中的每一个类似于图4的FET堆叠400，但是“n”对于两个堆叠602、604而言可能不同。(为了避免混乱，省略了耦接至FET M1至Mn、M0中的每一个的源极或漏极的网络的电阻器Rds和栅极电阻器Rg的标记)。如以上关于图4所述，堆叠602、604中的每一个被配置成耦接至两个非负供应电压Vgate和Vdrain。可选电容器Cd被示出为与端盖M0 FET并联耦接。注意，不存在如图3所示的固定连接的DC阻断电容器或分流调谐和ESD保护电感器L。
在图6的串联-分流RF开关电路600的变型中，串联堆叠602和/或分流堆叠604的仅一端包括端盖M0 FET。
堆叠式FET开关偏置梯
在以上公开的本发明的实施方式中，在常规偏置方案中，通过相关联的栅极电阻器Rg向每个FET M1至Mn、M0施加Vgate，这在包括低电力RF开关电路和许多串联和/或分流电路配置的许多应用中提供了优异性能。然而，对于诸如RF调谐开关的高RF电压应用，创新的偏置方案提供了承受这样的电压的增强的能力。
为了更好地理解由将高RF电压施加向FET堆叠引起的问题，图7描绘了现有技术的FET堆叠700的一部分的示意性等效电路，其示出了寄生电容。FET堆叠700的“顶部”FETMtop耦接至RF输入电压VRF，并且耦接至下一个顺序FET Mnext。应当理解，附加的FET可以类似地按顺序耦接至Mnext。
示出了常规的并联栅极偏置电阻器梯702，其中可变DC栅极偏置电压Vgate通过对应的栅极电阻器Rg耦接至每个FET Mtop、Mnext的栅极。由于FET和栅极电阻器是在IC基板上形成的集成器件，因此存在固有的相关联寄生电容。特别地，每个栅极电阻器Rg具有并联的寄生电容CpR，并且每个FET在其栅极与漏极之间以及在其栅极与源极之间包括寄生电容CpM。因此，相对于RF信号，每个FET的栅极与栅极和源极不完美地隔离。
使用图7的示例，如果VRF是100V的RF电压，并且堆叠700处于关断状态(即，所有FET都被偏置以阻止漏源电流流动)，并且如果每个FET Mtop、Mnext等可以安全地承受从漏极至源极的3V的电压(进一步假设存在足够的其他FET来降低所施加的RF电压，使得没有一个FET经受大于3V的电压)，则Mtop的源极电压(并且因此Mnext的漏极电压)将是97V，Mnext的源极电压将是94V；序列中的附加FET将类似地从漏极至源极下降3V。寄生电容CpM将引起在Mtop的栅极上施加大约98.5V(即，与100V和97V相差为约两者差的一半)的RF电压；对于Mnext，施加的栅极电压将约为95.5V。更具体地，Mtop的栅极电阻器Rg在其Vgate侧将基本具有AC接地(0V)，而在其另一侧将具有很高的RF电压(～98.5V)。这引起用于Mtop的栅极电阻器Rg中的功耗过大。跨该栅极电阻器Rg的并联寄生电容器CpR使有效电阻更小，从而增加了栅极电阻器Rg中的RF功耗，这可能引起器件故障。对于堆叠700中的连续的FET Mnext中的每一个，发生类似的问题，但是RF电压逐渐变低。
图8A是根据本发明的一个方面的具有串联连接的电阻器梯栅极偏置方案的FET堆叠800的示意性等效电路，其示出了寄生电容。FET堆叠800的“顶部”FET Mtop耦接至RF输入电压VRF，并且耦接至下一个顺序的FET Mnext；附加的FET可以类似地按顺序耦接至Mnext。可变DC栅极偏置电压Vgate可以在位于多个串联耦接的栅极电阻器Rg中的对应一个之后的节点A、B处耦接至每个FET Mtop、Mnext的栅极，因此形成串联连接的栅极偏置电阻器梯802。换言之，每个栅极电阻器Rg耦接至两个相邻FET的栅极，并且串联连接的栅极偏置电阻器梯802被配置成连接到栅极偏置电压Vgate。因此，在所示的示例中，对于n个FET，存在n-1个栅极电阻器Rg(也参见图8B)；然而，如果需要，可以在Vgate与FET堆叠800中的“底部”FET的栅极之间耦接附加的栅极电阻器Rg(例如，参见图8B中的电阻器RBF)。每个FET栅极将看到通过电阻器梯802的栅极电阻器Rg的串联连接施加的Vgate的DC偏置电压；即，Vgate基本上仅通过对应的栅极电阻器Rg对每个FET栅极进行充电或放电。
使用以上阐述的示例值，如果VRF是100V的RF电压并且每个FETMtop、Mnext等可以安全地承受从漏极到源极的3V电压，则Mtop的源极电压(并且因此Mnext的漏极电压)将是97V，而Mnext的源极电压将是94V。当堆叠800处于关断状态时，寄生电容CpM将使得在Mtop的栅极上施加约98.5V的RF电压；对于Mnext，施加的栅极电压将是约95.5V。重要的是，由于电阻器梯802的串联连接的栅极电阻器Rg的改变的配置，因此当堆叠800处于关断状态时，每个栅极电阻器Rg及其对应的寄生电容CpR将经受仅3V——表示施加在相邻FET的栅极上的RF电压(例如，Mtop的栅极为98.5V，Mnext的栅极为95.5V)之间的差——的RF电压。因此，在这些示例中，虽然图7的FET堆叠700的最上面的栅极电阻器跨其端子经受98.5V的RF电压，但图8的FET堆叠800的所有栅极电阻器经受仅3V的RF电压，并且因此免受由于电容性地耦接至相关联FET的栅极的过大的RF电压而引起的击穿。
图8B是根据本发明的具有串联连接的栅极偏置电阻器梯802和串联连接的漏极-源极电阻器梯的正逻辑FET堆叠820的示意图。示出的示例类似于图4的FET堆叠400(具有可选的电容器Cd)，但栅极电阻器Rg以如图8A中的串联连接的电阻器梯配置802排列，并且此外，漏极-源极电阻器网络的电阻器Rds也以串联连接的电阻器梯804那样排列，该串联连接的电阻器梯804被配置成连接至漏极-源极偏置电压Vdrain。更具体地，每个电阻器Rds跨对应的内部FET M1至Mn的漏极和源极连接(但不跨端盖M0 FET连接，这将使端盖M0 FET的DC阻断状态无效)。与串联连接的栅极偏置电阻器梯802一样，串联连接的漏极-源极电阻器梯804防止Rds电阻器和FET器件中的任何一个经受高RF电压VRF。注意，如下面关于图8C所描述的，DC阻断电容器(未示出)可以耦接至Vgate和/或Vdrain。
在图8B所示的示例中，偏置电压Vgate被示为通过位于包括栅极偏置电阻器梯802的一系列电阻器的一端处的“底部馈送”电阻器RBF在“底部馈送”节点BF处耦接至FET堆叠820中的“底部”FET。然而，如果需要的话，可以使用替选的连接点；例如，Vgate可以可选地通过“中间馈送”电阻器RMF在“中间馈送”节点MF处耦接至串联连接的栅极偏置电阻器梯802。应当清楚的是，“中间馈送”节点MF不必在栅极偏置电阻器梯802的确切中间，而是可以位于包括栅极偏置电阻器梯802的一系列电阻器的端部之间的任何位置。当FET堆叠820可能经历在堆叠820的“顶部”或“底部”(相对于图8B)处向FET施加的RF电压时，“中间馈送”配置可以是有用的，如这可能是如果FET堆叠820被设计用于双极性串联应用(即，可以将RF信号施加至堆叠的任一端)而不是分流配置(还参见下面的图8F)的情况。特别地，“中间馈送”配置可以提供栅极电阻器Rg中的功耗的减少，而不管是否在晶体管堆叠的任一端处施加了RF电压幅度。在以上引用的美国专利申请第15/289,768号中描述了“中间馈送”配置的其他益处。
在可选的配置中，可以包括附加的并联连接的栅极电阻器梯805。并联连接的栅极电阻器梯805包括耦接至FET堆叠820中的FET的栅极的相应的电阻器Rg’(由块符号指示)。在一些实施方式中，串联连接的栅极偏置电阻器梯802与并联连接的栅极电阻器梯805的组合可以提供减小的RF功耗，同时保持低的切换时间常数(以及因此高的切换速度)。在以上引用的美国专利申请第15/289,768号中描述了“串联加并联”栅极偏置梯构造的另外的益处。
图8C是正逻辑FET堆叠830的示意图，该正逻辑FET堆叠830具有用于控制体电荷以及因此控制FET中的“背栅”特性的增加的串联连接的电阻器梯。在该示例中，每个FET(任何类型的Ml-Mn、M0)被视为显式四端子晶体管，并且堆叠的四端子FET中的每一个的体被配置成直接或通过体电荷控制电阻器梯806的对应电阻器Rb连接到体偏置电压Vbody。与图8B的串联连接的栅极偏置电阻器梯802的情况一样，串联连接的体电荷控制电阻器梯806防止任何电阻器Rb经受高RF电压VRF。串联连接的体电荷控制电阻器梯806对于汲取大量体电流的FET堆叠也是有用的，以减轻或消除在跨FET堆叠施加高峰值RF电压时对栅极电压的干扰。
在可选配置中，可以包括附加的并联连接的栅极电阻器梯(未示出，但与图8B的并联栅极电阻器梯805基本相同)。
在图8C的电路配置中，为了灵活性，在示意图中示出了单独的Vbody端子，但是在许多应用中，Vbody可以直接连接至电路接地。当Vbody直接连接至电路接地时，FET M1至Mn、M0中的所有体电流都源自电路接地(例如，VGS＝Vbody＝0V)。相比之下，在图2所示类型的常规FET堆叠中，体电流需要源自负电力供应(例如，VGS＝Vbody＝-3V)。这样的负电力供应通常由负电荷泵提供，当跨FET堆叠施加高峰值RF电压时，该负电荷泵的输出Vss将下降并且引起显著的体电流。
在一些实施方式中，电容器Cgate、Cdrain和/或Cbody可以如图所示分别耦接至Vgate、Vdrain和Vbody端子以及耦接至参考电位，例如电路接地。Cgate、Cdrain和/或Cbody电容器(当存在时)用于从施加到这些端子的DC偏置电压中滤除RF电压(即，使Vgate、Vdrain和/或Vbody AC接地)。
图8A的串联连接的栅极偏置电阻器梯802配置、图8B的串联连接的漏极-源极电阻器梯804和图8C的串联连接的体电荷控制电阻器梯806适用于常规的FET堆叠(例如，图2或3所示类型的FET堆叠)以及具有一个或更多个端盖M0 FET(即，当其VGS基本上为零伏时关断的FET)的FET开关堆叠。例如，图8D是具有串联连接的栅极偏置电阻器梯802、串联连接的漏极-源极电阻器梯804和串联连接的体电荷控制电阻器梯806的常规FET堆叠840的示意图。与图8C的实施方式相比，“端盖”FET M1和Mn是常规FET，将附加的漏极-源极电阻器Rds’添加到漏极-源极电阻器梯804，以跨越M1和Mn中的每一个的漏极和源极，去除了来自图8C的可选电容器Cd，并且不存在Vdrain偏置电压。该配置对于上述每个串联连接的电阻器梯802、804、806具有串联连接的栅极偏置电阻器梯802的优点，尤其是防止由于过大电容耦接的RF电压引起的击穿的优点。
在一些实施方式中，在常规FET堆叠中或在具有一个或更多个端盖M0 FET的FET堆叠中，可以由并联连接的体电荷控制电阻器梯替换串联连接的体电荷控制电阻器梯806。例如，图8E是具有串联连接的栅极偏置电阻器梯802、串联连接的漏极-源极电阻器梯804和并联连接的体电荷控制电阻器梯808的常规FET堆叠850的示意图。如果串联连接的电阻器梯配置(如图8D所示)下体电流将足够高，以至于累积的IR降会使“顶部”FET Mn(即，距偏置电压Vbody的输入节点最远的FET)的体上的电压变得不期望地高，则该并联连接的方法可以被证明是有利的。并联连接的体电荷控制电阻器梯808配置跨体电阻器Rb产生一致的电压降，使得不会有附加的电压增加。
在可选配置中，可以包括附加的并联连接的栅极电阻器梯(未示出，但与图8B的并联连接的栅极电阻器梯805基本相同)。在一些实施方式中，体电荷控制电阻器梯的配置可以是串联连接的(如图8D所示)，而栅极偏置电阻器梯的配置可以是并联连接的(如图4D所示)或串联连接和并联连接的组合(如图8B所示，具有增加的并联连接的栅极电阻器梯805)，其益处类似于以上针对图8E描述的益处。
应当理解，在添加或不添加并联连接的栅极电阻器梯805或者用或不用并联连接的体电荷控制电阻器梯808代替串联连接的电阻器梯806的情况下，串联连接的电阻器梯802、804、806的任何组合可以与FET堆叠结合使用。示例包括：栅极偏置电阻器梯加上体电荷控制电阻器梯；栅极偏置电阻器梯加上漏极-源极电阻器梯；体电荷控制电阻器梯加上漏极-源极电阻器梯；以及栅极偏置电阻器梯加上体电荷控制电阻器梯加上漏极-源极电阻器梯。
如果在包括端盖M0 FET的FET堆叠中使用多于一个电阻器梯，则可能有必要或有用的是为Vgate、Vdrain和Vbody电压的状态变化提供不交叠的排序，以帮助防止端盖M0FET中的“击穿”DC电流。由于与基本为零的VGS M0 FET相比，正逻辑FET(例如，图4中的FETM1至Mn)具有不同的导通到关断和关断到导通切换特性和定时，因此可能发生这样的电流。例如，参照图8C，当将FET堆叠从关断状态切换到导通状态时，可以优选的是在改变Vgate(例如，从0V到3V)之前改变Vdrain(例如，从3V到0V)。相反，当将FET堆叠从导通状态切换到关断状态时，可以优选的是在改变Vdrain(例如，从0V到3V)之前改变Vgate(例如，从3V到0V)。
具有AC耦接模块的偏置梯
以上描述的串联连接或串联/并联连接的栅极电阻器梯允许开关堆叠中的每个FET的栅极跟踪其相关联FET的共模电压。通常，相对于开关堆叠中的FET的栅极与FET的源极/漏极之间的阻抗(电容)，这样的栅极电阻器梯必须提供高阻抗。尽管至此所描述的串联连接的栅极偏置电阻器梯802(例如，如图8A所示)或串联连接的栅极偏置电阻器梯802与并联连接的栅极偏置电阻器梯805的组合(例如，如图8B所示)具有益处，在一些应用中，最靠近施加的RF信号的FET(例如，图8B至图8E中的耦接至VRF的“顶部”FET)仍具有有效的RF负载，这可能使FET的栅极在RF操作期间无法完全跟踪晶体管共模电压。“顶部”FET的栅极上的RF负载在产生非理想的分压时充当寄生电容，并且如果不进行补偿，则会使该FET的峰值击穿电压(BV)承受能力降低几个百分点。
然而，通过在RF输入端子与堆叠中的最靠近RF输入端子的FET的栅极之间(至少通过栅极电阻器)耦接AC耦接栅极模块822，可以大大减轻甚至完全消除该“顶部”FET所看到的负载。例如，在图8B至图8E中，AC耦接栅极模块822耦接在接收VRF信号的端子与“顶部”FET(视情况而定，Mn或M0)的栅极之间，因此，AC耦接栅极模块822还耦接至串联连接的栅极偏置电阻器梯802的“顶部”。
作为另一示例，图8F是具有串联连接的栅极偏置电阻器梯802和AC耦接栅极模块822的常规FET堆叠860的示意图。FET堆叠860被配置成以分流配置或串联配置耦接。在分流配置中，RF-端子通常电路接地，RF输入信号被施加在RF+端子处，并且Vgate通过电阻器RBF施加在FET堆叠860的“底部”处。在串联配置中，RF+端子和RF-端子中的一个或两个都可以是RF信号的源(例如，RF+可以耦接在RF天线与放大器之间)，并且Vgate通常通过电阻器RMF被施加在FET堆叠860的“中间”。如上所述，“中间馈送”配置可以提供栅极电阻器Rg的功耗的减少，而不管是否在FET堆叠860的任一端处施加RF电压幅度。应当清楚的是，图8F的常规FET堆叠860的FET M1至Mn可以由图8B所示类型的正逻辑堆叠替换。
在一些实施方式中，AC耦接栅极模块822可以包括DC阻断电容器C1，而在其他实施方式中，AC耦接栅极模块822可以包括与电阻器R1串联连接的DC阻断电容器C1(Cl和R1的连接顺序不重要，而对于分流堆叠配置而言，在堆叠的“底部”处的Cgate和RBF的连接顺序是重要的)。AC耦接栅极模块822改善了沿栅极偏置电阻器梯802的分压，并且允许“顶部”FET的栅极在RF操作期间更完全地跟踪晶体管共模电压。串联配置的AC耦接栅极模块822的另一益处是，它使耦接的天线直接加载，而不是通过堆叠的FET进行加载。
如上所述，在串联配置中，RF+端子和RF-端子中的一个或两个可以是RF信号的源，并且Vgate通常将通过电阻器RMF被施加在FET堆叠860的“中间”处。在这种情况下，将耦接栅极模块耦接在串联连接的栅极偏置电阻器梯802与RF+端子和RF-端子两者之间可能是有益的。例如，图8G是具有串联连接的栅极偏置电阻器梯802和双AC耦接栅极模块的常规FET堆叠870的示意图。图8G的FET堆叠870类似于图8F的FET堆叠860，但具有Vgate的“中间馈送”配置、最靠近FET Mn的堆叠“顶部”处的第一AC耦接栅极模块822以及最靠近FET M1的堆叠的“底部”处的第二AC耦接栅极模块822’。第二AC耦接栅极模块822’可以包括DC阻断电容器C2，而在其他实施方式中，第二AC耦接栅极模块822’可以包括与电阻器R2串联连接的DC阻断电容器C2。利用AC耦接栅极模块822、822’的所示配置，可以大大减轻甚至完全消除由最靠近RF+端子和RF-端子的FET所看到的负载。
返回参照图8F，如果在FET堆叠860中包括串联连接的体电荷控制电阻器梯806，则类似的AC耦接体模块823将为“顶部”FET(在该示例中，最靠近RF+端子的FET Mn)的体(或“背栅”)提供相同的益处。在所示的实施方式中，AC耦接体模块823耦接在RF+端子与连接至最靠近RF+端子的“顶部”FET Mn的串联连接的体电荷控制电阻器梯806之间。在一些实施方式中，AC耦接体模块823可以包括DC阻断电容器C2，而在其他实施方式中，AC耦接体模块823可以包括与电阻器R2串联连接的DC阻断电容器C2(同样，连接顺序不重要)。此外，在串联配置中，第二AC耦接体模块(未示出)可以耦接在RF-端子与连接至最靠近RF-端子的“底部”FET M1的串联连接的体电荷控制电阻器梯806之间，以提供类似的益处。
AC耦接栅极模块和AC耦接体模块可以彼此独立地使用，或者可以一起使用。通常，当使用串联连接的栅极偏置电阻器梯802和/或串联连接的体电荷控制电阻器梯806时，具有显著的益处的是，在各个梯802、806与呈现RF负载的任何RF端子之间使用AC耦合栅极和/或体模块，以减轻甚至完全消除跨耦接至该RF端子的FET的RF负载。
在一些实施方式中，可以包括并联连接的栅极偏置梯805，其中电阻器Rg’的值被选择成针对栅极偏置电阻器梯中的不同分压与FET堆叠860的部件FET M1至Mn进行隔离。更具体地，如果跨FET堆叠860的分压是均匀的，则串联连接的栅极偏置电阻器梯802(即，仅“轨道”配置)的恒定Rg值结合AC耦接栅极模块822完全消除了FET上的RF负载，因为跨栅极偏置电阻器梯的分压是均匀的。另一方面，如果跨FET堆叠860存在不理想的分压，则跨FET的分压与跨仅轨道栅极偏置电阻器梯的分压之间会发生失配。这可以通过包括并联连接的栅极偏置梯805(即，向串联连接的栅极偏置电阻器梯802的“轨道”添加“梯级”)来补救。添加梯级电阻器Rg’有助于减少由于跨FET堆叠860的不理想分压而引起的RF负载，同时具有最小的切换时间常数损失。
在具有串联连接的栅极偏置电阻器梯802(“轨道”配置)和并联连接的栅极偏置梯805(“梯级”配置)的一些栅极偏置梯实施方式中，具有“轨道”偏置电阻器梯802和“梯级”偏置电阻器梯805中的任一个或两者的电阻器的可变值(而不是恒定电阻值)是有益的。通常，变化应当从FET堆叠的顶部到底部逐渐变小；即，偏置电阻器梯802、805中的一者或两者的电阻器值在顶部附近应当较高，逐渐减小，在底部较低。例如，与恒定值轨道电阻器和梯级电阻器相比，当轨道电阻可变且梯级电阻恒定时，对于最顶部晶体管(最靠近RF信号输入)的峰值击穿电压(BV)存在显著的改进，同时保持类似的切换时间和功耗特性。此外，“可变轨道/恒定梯级”栅极偏置电阻器梯配置允许梯级电阻器的大小比其他配置小得多，从而在设计IC布局时实现更大的灵活性。在使用“可变轨道/可变梯级”栅极偏置电阻器梯配置的实施方式中可以看到类似的益处。注意，可以调整可变轨道电阻器值，以实现(1)FET栅极上的RF负载与(2)最顶部晶体管的峰值BV的期望的关系。然而，存在与切换时间常数的折衷。
注意，当FET堆叠860耦接至天线等时，则R1的电阻优选地被设置为串联连接的电阻器Rg的电阻的一半(即，R1＝1/2Rg)，因为与跨每个其他FET的电压相比，“顶部”FET的栅极仅看到天线下方的电压的一半。
值得注意的是，包括AC耦接栅极模块822和/或AC耦接体模块823对FET堆叠860的性能特性基本上没有不利影响(例如，在切换时间常数、电阻器功耗、由体电流引起的通过体电阻器的电阻性电压降等方面)。另一方面，包括这样的模块822、823中的一个或更多个大体上消除了否则会发生的FET堆叠的“顶部”FET的峰值击穿电压(BV)承受能力的降低。作为一个特定示例，使用建模电路来比较(1)使用串联连接的栅极偏置电阻器梯802但不使用AC耦接栅极模块822的的FET堆叠配置与(2)使用串联连接的栅极偏置电阻器梯802和AC耦接栅极模块822的FET堆叠配置，前一种配置示出了“顶部”FET的BV承受能力下降约0.714，而后一种配置示出了“顶部”FET的BV承受能力下降约0.001——由于AC耦接栅极模块822而改进超过700多倍。
注意，在RF+端子和RF-端子中的一者或两者可以是RF信号的源的FET堆叠860的串联配置中，AC耦接栅极模块822可以耦接在端子RF+、RF-与用于FET堆叠860的串联连接的栅极偏置电阻器梯802的相应端之间。在这种情况下，通常使用“中间馈送”配置将Vgate施加至FET堆叠860。类似地，AC耦接体模块823可以耦接至FET堆叠860的体电荷控制电阻器梯806的每一端。
累积电荷吸收(sink)结构
使用绝缘体上硅(SOI)——包括蓝宝石上硅(SOS)MOSFET的——制造的包括上述实施方式的本发明的实施方式可以通过向一个或更多个组成的FET(即，M1至Mn和/或M0)添加累积电荷吸收(ACS)结构而受益。特别地，可以通过提供用于将MOSFET的栅极氧化层下方捕获的累积电荷清除出的装置，例如通过使用在于2011年3月22日发布的题为“Method andApparatus for use in Improving Linearity of MOSFETs Using an AccumulatedCharge SinK”的美国专利第7,910,993号中教导的“HaRP”累积电荷吸收(ACS)技术来提高SOI MOSFET的线性度，美国专利第7,910,993号通过引用并入本文。如美国专利第7,910,993号中更详细地限定并如本文所使用的“累积电荷”是指栅极偏置感应载流子，其可以累积在关断态MOSFET的体中，即使在体中的大多数载流子与累积电荷不具有相同的极性的情况下也是如此。
更特别地，如美国专利第7,910,993号中更详细地描述的，当MOSFET在关断状态下工作(即，栅极电压不超过Vth)时并且当对MOSFET源极和漏极施加足够的非零栅极偏置电压时，无论SOI MOSFET采用什么操作模式(即，无论是增强模式还是耗尽模式)，在MOSFET栅极下可能出现“累积电荷”，这对MOSFET的线性和其他性能方面产生不利影响。为了减轻这样的累积电荷的影响，SOI MOSFET可以包括ACS结构，该结构允许在MOSFET处于非传导(关断)模式时释放累积电荷，而在MOSFET处于传导(导通)模式时允许正常操作。
图8H是包括ACS结构以及常规漏极D端子、源极S端子和栅极G端子和栅极电阻器Rg的SOI MOSFET 810的简化示意图。在该特别说明的示例中，ACS结构包括从MOSFET 810的体耦接至MOSFET 810的栅极G的二极管812。当MOSFET 810处于非传导(关断)模式时，二极管812通过栅极G从MOSFET 810的体释放累积电荷，而当MOSFET 810处于传导(导通)模式时允许正常操作。在以上引用的美国专利第7,910,993号中更详细地描述了用于减少浮体半导体器件中的累积电荷的替选ACS结构电路和方法。MOSFET 810连同ACS结构(例如，体到栅极二极管812)也可以被称为“ACS FET”。应当清楚的是，在包括耦接至一个或更多个串联耦接的“端盖”M0 MOSFET的一个或更多个串联耦接的正逻辑MOSFET Ml至Mn(即，不需要负电压供应来关断的FET)的SOI MOSFET堆叠中，MOSFET中的一个或更多个可以是ACS FET。
方法
注意，在指定具有上述示例电路的架构和特性的特定电路实施方式时，“叠加”的原理可以用作用于独立地优化DC偏置和最佳AC电压处理配置并且然后将结果组合的方法。即，首先可以针对AC行为和DC行为独立地限定最佳电路配置，并且然后将这两种解决方案进行叠加和合并。在数学上，叠加可以表示为f(DC+AC)＝f(DC)+f(AC)，其中，“DC”是电路的DC行为，并且“AC”是电路的AC行为。
本发明的另一方面包括用于提供FET开关堆叠的方法。例如，图9是示出用于提供FET开关堆叠的一种方法的处理流程图900。该方法包括：提供一个或更多个串联耦接的正逻辑FET(步骤902)；以及提供以下类型的第一端盖FET，该类型的第一端盖FET在这样的端盖FET的VGS基本上为零伏时关断，该第一端盖FET串联耦接至一个或更多个串联耦接的正逻辑FET的第一端(步骤904)。
图9的方法的附加方面可包括以下中的一个或更多个：提供以下类型的第二端盖FET，该类型的第二端盖FET在这样的端盖FET的VGS基本上为零伏时关断，该第二端盖FET串联耦接至一个或更多个串联耦接的正逻辑FET的第二端；还包括将该类型的至少一个附加FET串联耦接至FET开关堆叠，该类型的至少一个附加FET在这样的FET的VGS基本上为零伏时关断；其中，每个端盖FET在处于关断状态时均用作DC阻断电容器，而在处于导通状态时均用作电阻性信号路径；还包括在对应的端盖FET的源极与漏极之间耦接至少一个电容器；还包括提供栅极偏置电阻器梯，该栅极偏置电阻器梯包括被配置成耦接至栅极偏置电压的多个串联耦接的电阻器，其中，每个电阻器耦接至对应的相邻FET的各自的栅极；还包括在栅极偏置电阻器梯与参考电位之间耦接电容器；还包括将AC耦接栅极模块耦接至栅极偏置电阻器梯的至少一端，并且将AC耦接栅极模块配置成耦接至射频电压源；其中，AC耦接栅极模块包括电容器或串联耦接至电阻器的电容器之一；还包括提供体电荷控制电阻器梯，该体电荷控制电阻器梯包括多个串联耦接或并联耦接的电阻器，该该体电荷控制电阻器梯被配置成耦接至体偏置电压，其中，每个电阻器耦接至至少一个对应FET的体；还包括在体电荷控制电阻器梯与参考电位之间耦接的电容器；还包括将AC耦接体模块耦接至体电荷控制电阻器梯的至少一端，该AC耦接体模块被配置成耦接至射频电压源；其中，AC耦接体模块包括电容器或串联耦接至电阻器的电容器之一；还包括提供漏极-源极电阻器梯，该漏极-源极电阻器梯包括多个串联耦接的电阻器，该漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至对应的相邻正逻辑FET的各自的漏极和源极；还包括将负栅极偏置电压供应耦接至端盖FET的栅极；并且其中，至少一个FET是ACS FET。
作为另一方法示例，图10是示出了用于提供串联分流开关电路的一种方法的处理流程图1000。该方法包括：提供串联FET开关堆叠，该串联FET开关堆叠具有被配置成与RF信号线串联耦接的输入端口以及输出端口(步骤1002)；将分流FET开关堆叠耦接至串联FET开关堆叠的输出端口(步骤1004)；将分流FET开关叠堆配置成耦接至参考电位(步骤1006)；其中，串联FET开关堆叠和分流FET开关堆叠具有至少一个端盖FET，该至少一个端盖FET在这样的端盖FET的VGS基本上为零伏时关断(步骤1008)，或者其中，串联FET开关堆叠和分流FET开关堆叠包括至少一个串联耦接的正逻辑FET，该至少一个串联耦接的正逻辑FET串联耦接至以下类型的至少一个端盖FET，该类型的至少一个端盖FET在这样的端盖FET的VGS基本上为零伏时关断(步骤1010)。
作为又一方法示例，图11是示出用于偏置FET开关堆叠的一种方法的处理流程图1100。该方法包括：提供多个串联耦接的FET(步骤1102)；提供包括多个电阻器的栅极偏置电阻器梯，该栅极偏置电阻器梯被配置成耦接至栅极偏置电压以及耦接至至少一个对应的FET的栅极(步骤1104)；提供包括多个电阻器的体电荷控制电阻器梯，该电荷控制电阻器梯被配置成耦接至体偏置电压以及耦接至至少一个对应的FET的体(步骤1106)；以及提供包括多个串联耦接的电阻器的漏极-源极电阻器梯，该漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至至少一个对应的相邻FET的各自的漏极和源极(步骤1108)；并且其中，栅极偏置电阻器梯中的电阻器是串联连接的，并且体电荷控制电阻器梯中的电阻器是并联连接的(步骤1110)，或者替选地，其中，栅极偏置电阻器梯中的电阻器是并联连接的，并且体电荷控制电阻器梯中的电阻器是串联连接的(步骤1112)。
图11的方法的附加方面可以包括以下中的一个或更多个：其中，多个串联耦接的FET包括一个或更多个串联耦接的正逻辑FET，所述一个或更多个串联耦接的正逻辑FET在至少一端串联耦接至以下类型的端盖FET，该类型的端盖FET在这样的端盖FET的VGS基本上为零伏时关断；还包括以下类型的第二端盖FET，该类型的第二端盖FET在这样的端盖FET的VGS基本上为零伏时关断，该第二端盖FET串联耦接至一个或更多个串联耦接的正逻辑FET的第二端；在栅极偏置电阻器梯与参考电位之间耦接电容器；将AC耦接栅极模块耦接至栅极偏置电阻器梯的至少一端并且将AC耦接栅极模块配置成耦接至射频电压源；其中，AC耦接栅极模块包括电容器或串联耦接至电阻器的电容器之一；还包括将AC耦接体模块耦接至体电荷控制电阻器梯的至少一端并且将AC耦接栅极模块配置成耦接至射频电压源；其中，AC耦接体模块包括电容器或串联耦接至电阻器的电容器之一；在体电荷控制电阻器梯与参考电位之间耦接电容器；将栅极偏置电阻器梯配置成在栅极偏置电阻器梯的第一端处的节点处耦接至偏置电压；将栅极偏置电阻器梯配置成在栅极偏置电阻器梯的第一端与第二端之间的节点处耦接至偏置电压；其中，至少一个FET是ACS FET；还包括在栅极偏置电阻器梯与对应的FET的栅极之间耦接包括多个电阻器的并联连接的栅极电阻器梯；其中，多个串联耦接的FET包括至少一个串联耦接的正逻辑FET，该至少一个串联耦接的正逻辑FET被以下类型的串联耦接的端盖FET包围，该类型的串联耦接的端盖FET在这样的端盖FET的VGS基本上为零伏时关断；并且其中，多个串联耦接的FET包括：以下类型的第一端盖FET，其在这样的端盖FET的VGS基本上为零伏时关断；以下类型的第二端盖FET，其在这样的第二端盖FET的VGS基本上为零伏时关断；以及一个或更多个串联耦接的正逻辑FET，其串联耦接在第一端盖FET与第二端盖FET之间。
作为又一方法示例，图12是示出了用于提供FET开关堆叠的方法的处理流程图1200。该方法包括：提供多个串联耦接的FET(步骤1202)；将栅极偏置电阻器梯耦接至串联耦接的FET的栅极(步骤1204)；将AC耦接栅极模块耦接至栅极偏置电阻器梯的至少一端并且将AC耦接栅极模块配置成耦接至对应的射频电压源(步骤1206)；可选地，将体电荷控制电阻器梯耦接至串联耦接的FET的体(步骤1208)；以及，可选地，将AC耦接体模块耦接至体电荷控制电阻器梯的至少一端，并且将AC耦接体模块配置成耦接至对应的射频电压源(步骤1210)。
图12的方法的附加方面可以包括以下中的一个或更多个：其中，多个串联耦接的FET包括一个或更多个串联耦接的正逻辑FET，所述一个或更多个串联耦接的正逻辑FET在至少一端串联耦接至以下类型的端盖FET，该类型的端盖FET在这样的端盖FET的VGS基本上为零伏时关断；还包括提供以下类型的第二端盖FET，该类型的第二端盖FET在这样的端盖FET的VGS基本上为零伏时关断，该第二端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第二端；还包括提供漏极-源极电阻器梯，该漏极-源极电阻器梯包括多个串联耦接的电阻器，该漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至对应的相邻正逻辑FET的各自的漏极和源极；其中，栅极偏置电阻器梯包括多个串联连接的电阻器；其中，体电荷控制电阻器梯包括多个串联连接的电阻器；其中，AC耦接栅极模块包括电容器或串联耦接至电阻器的电容器之一；其中，AC耦接体模块包括电容器或串联耦接至电阻器的电容器之一；其中，栅极偏置电阻器梯被配置成在栅极偏置电阻器梯的第一端的节点处耦接至偏置电压；其中，栅极偏置电阻器梯被配置成在栅极偏置电阻器梯的第一端与第二端之间的节点处耦接至偏置电压；并且其中，至少一个FET是ACS FET。
作为又一方法示例，图13是示出了用于偏置FET开关堆叠的另一方法的处理流程图1300。该方法包括：提供多个串联耦接的FET(步骤1302)；提供包括多个并联连接的恒定值(或可选地，可变值)电阻器的第一栅极电阻器梯，每个电阻器耦接至一个对应的FET的栅极(步骤1304)；以及提供包括多个串联连接的可变值电阻器的第二栅极偏置电阻器梯，每个串联连接的可变值电阻器耦接至第一栅极电阻器梯中的一个对应的恒定值电阻器(步骤1306)。
制造技术和选项
如在本公开内容中所使用的，术语“MOSFET”是指具有绝缘栅极并且包括金属或类金属、绝缘体和半导体结构的任何场效应晶体管(FET)。术语“金属”或“类金属”包括至少一种导电材料(例如，铝、铜或其他金属，或者高掺杂的多晶硅、石墨烯或其他导电体)，“绝缘体”包括至少一种绝缘材料(例如，氧化硅或其他介电材料)，并且“半导体”包括至少一种半导体材料。
如对于本领域的普通技术人员应当明显的，可以实现本发明的各种实施方式以满足各种各样的规格。除非以上另有说明，否则合适部件值的选择是设计选择的问题，并且本发明的各种实施方式可以以任何合适的IC技术(包括但不限于MOSFET结构)或者以混合或分立电路的形式来实现。可以使用任何合适的衬底和工艺来制造集成电路实施方式，任何合适的衬底和工艺包括但不限于标准体硅、绝缘体上硅(SOI)和蓝宝石上硅(SOS)。除非以上另有说明，否则本发明可以以诸如双极、GaAs HBT、GaN HEMT、GaAs pHEMT和MESFET技术的其他晶体管技术来实现。然而，上述发明构思对基于SOI的制造工艺(包括SOS)以及具有相似特性的制造工艺特别有用。以SOI或SOS上的CMOS工艺进行制造使得电路具有低功耗、具有由于FET堆叠而在操作期间承受高电力信号的能力、良好的线性度以及高频操作(即，高达以及超过50GHz的射频)。单片IC的实现方式特别有用，因为通过精心设计，通常可以将寄生电容保持为低(或保持在最小值处，在所有单元上保持均匀，允许对其进行补偿)。
可以根据特定的规范和/或实现技术(例如，NMOS、PMOS或CMOS，以及增强型或耗尽型晶体管器件)来调整电压电平或反转电压和/或逻辑信号极性。可以根据需要例如，通过调整器件尺寸、顺次地“堆叠”部件以承受如上所述的较大的电压，以及/或者使用并联的多个部件以处理较大的电流，来调整部件电压、电流和功率处理能力。可以添加附加的电路部件以增强所公开的电路的能力和/或提供附加的功能，而不会显著更改所公开的电路的功能。
结论
已经描述了本发明的多个实施方式。应当理解，在不脱离本发明的精神和范围的情况下可以进行各种修改。例如，以上描述的步骤中的一些可以是与顺序无关的，并且因此可以以与所描述的顺序不同的顺序来执行。此外，上述步骤中的一些步骤可以是可选的。可以以重复、串行或并行的方式执行关于以上标识的方法所描述的各种动作。
应当理解，前述描述旨在说明而非限制本发明的范围，该范围由所附权利要求书的范围限定，并且其他实施方式在权利要求书的范围内。(注意，权利要求书元素的括号标签是为了方便引用这样的元素，并且其本身并不指示元素的特定必需顺序或枚举；此外，这样的标签可以在从属权利要求中作为对其他元素的引用而重新使用，而不被视为引起冲突的标签序列)。

Claims (94)

1.一种FET开关的堆叠，至少一个FET开关需要负VGS来关断并且被配置成不需要负电力供应，所述至少一个FET开关在至少一端串联耦接至端盖FET，所述端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
2.一种FET开关的堆叠，包括至少一个正逻辑FET，所述至少一个正逻辑FET需要负VGS来关断并且被配置成不需要负电力供应，所述至少一个正逻辑FET在至少一端串联耦接至端盖FET，所述端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
3.一种FET开关堆叠，包括：
(a)一个或更多个正逻辑FET，所述一个或更多个正逻辑FET需要负VGS来关断并且被配置成不需要负电力供应；以及
(b)第一端盖FET，所述第一端盖FET在所述第一端盖FET的VGS基本上为零伏时关断，所述第一端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第一端。
4.根据权利要求3所述的发明，还包括第二端盖FET，所述第二端盖FET在所述第二端盖FET的VGS基本上为零伏时关断，所述第二端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第二端。
5.根据权利要求1、2或3所述的发明，还包括至少一个附加FET，所述至少一个附加FET在所述附加FET的VGS基本上为零伏时关断，所述至少一个附加FET串联耦接至所述FET开关堆叠。
6.根据权利要求1、2或3所述的发明，其中，每个端盖FET在处于关断状态时用作DC阻断电容器，而在处于导通状态时用作电阻性信号路径。
7.根据权利要求1、2或3所述的发明，还包括至少一个电容器，所述至少一个电容器耦接在对应的端盖FET的源极与漏极之间。
8.根据权利要求1、2或3所述的发明，还包括栅极偏置电阻器梯，所述栅极偏置电阻器梯包括多个串联耦接的电阻器，所述栅极偏置电阻器梯被配置成耦接至栅极偏置电压，其中，每个电阻器耦接至对应的相邻FET的各自的栅极。
9.根据权利要求8所述的发明，还包括耦接在所述栅极偏置电阻器梯与参考电位之间的电容器。
10.根据权利要求8所述的发明，还包括AC耦接栅极模块，所述AC耦接栅极模块耦接至所述栅极偏置电阻器梯的至少一端，并且所述AC耦接栅极模块被配置成耦接至射频电压源。
11.根据权利要求10所述的发明，其中，所述AC耦接栅极模块包括电容器或串联耦接至电阻器的电容器中的一个。
12.根据权利要求1、2或3所述的发明，还包括体电荷控制电阻器梯，所述体电荷控制电阻器梯包括多个电阻器，所述体电荷控制电阻器梯被配置成耦接至体偏置电压，其中，每个电阻器耦接至至少一个对应FET的体。
13.根据权利要求12所述的发明，还包括耦接在所述体电荷控制电阻器梯与参考电位之间的电容器。
14.根据权利要求12所述的发明，还包括AC耦接体模块，所述AC耦接体模块耦接至所述体电荷控制电阻器梯的至少一端并且被配置成耦接至射频电压源。
15.根据权利要求14所述的发明，其中，所述AC耦接体模块包括电容器或串联耦接至电阻器的电容器中的一个。
16.根据权利要求2或3所述的发明，还包括漏极-源极电阻器梯，所述漏极-源极电阻器梯包括多个串联耦接的电阻器，所述漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至对应的相邻正逻辑FET的各自的漏极和源极。
17.根据权利要求1、2或3所述的发明，还包括耦接至所述端盖FET的栅极的负栅极偏置电压供应。
18.根据权利要求1、2或3所述的发明，其中，至少一个FET是ACSFET。
19.一种串联分流开关电路，包括：
(a)串联FET开关堆叠，具有输入端口和输出端口和，所述输入端口被配置成与RF信号线串联耦接；以及
(b)分流FET开关堆叠，耦接至所述串联FET开关堆叠的输出端口并且被配置成耦接至参考电位；
其中，所述串联FET开关堆叠和所述分流FET开关堆叠具有至少一个串联耦接的端盖FET，所述至少一个串联耦接的端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
20.一种串联分流开关电路，包括：
(a)串联FET开关堆叠，具有输入端口和输出端口，所述输入端口被配置成与RF信号线串联耦接；以及
(b)分流FET开关堆叠，耦接至所述串联FET开关堆叠的输出端口并且被配置成耦接至参考电位；
其中，所述串联FET开关堆叠和所述分流FET开关堆叠包括至少一个串联耦接的正逻辑FET，所述至少一个串联耦接的正逻辑FET串联耦接至至少一个端盖FET，所述至少一个端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
21.一种用于提供FET开关的堆叠的方法，包括：
(a)提供一个或更多个串联耦接的正逻辑FET，所述一个或更多个串联耦接的正逻辑FET需要负VGS来关断并且被配置成不需要负电力供应；以及
(b)提供第一端盖FET，所述第一端盖FET在所述第一端盖FET的VGS基本上为零伏时关断，所述第一端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第一端。
22.根据权利要求21所述的方法，还提供第二端盖FET，所述第二端盖FET在所述第二端盖FET的VGS基本上为零伏时关断，所述第二端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第二端。
23.根据权利要求21所述的方法，还包括：将至少一个附加FET串联耦接至所述FET开关堆叠，所述至少一个附加FET在所述附加FET的VGS基本上为零伏时关断。
24.根据权利要求21所述的方法，其中，每个端盖FET在处于关断状态时用作DC阻断电容器，而在处于导通状态时用作电阻性信号路径。
25.根据权利要求21所述的方法，还包括：将至少一个电容器耦接在对应的端盖FET的源极与漏极之间。
26.根据权利要求21所述的方法，还包括：提供栅极偏置电阻器梯，所述栅极偏置电阻器梯包括多个串联耦接的电阻器，所述栅极偏置电阻器梯被配置成耦接至栅极偏置电压，其中，每个电阻器耦接至对应的相邻FET的各自的栅极。
27.根据权利要求26所述的方法，还包括：在所述栅极偏置电阻器梯与参考电位之间耦接电容器。
28.根据权利要求26所述的方法，还包括：将AC耦接栅极模块耦接至所述栅极偏置电阻器梯的至少一端，并且将所述AC耦接栅极模块配置成耦接至射频电压源。
29.根据权利要求28所述的方法，其中，所述AC耦接栅极模块包括电容器或串联耦接至电阻器的电容器中的一个。
30.根据权利要求21所述的方法，还包括：提供体电荷控制电阻器梯，所述体电荷控制电阻器梯包括多个电阻器，所述体电荷控制电阻器梯被配置成耦接至体偏置电压，其中，每个电阻器耦接至至少一个对应FET的体。
31.根据权利要求30所述的方法，还包括：在所述体电荷控制电阻器梯与参考电位之间耦接电容器。
32.根据权利要求30所述的方法，还包括：将AC耦接体模块耦接至所述体电荷控制电阻器梯的至少一端，所述AC耦接体模块被配置成耦接至射频电压源。
33.根据权利要求32所述的方法，其中，所述AC耦接体模块包括电容器或串联耦接至电阻器的电容器中的一个。
34.根据权利要求21所述的方法，还包括：提供漏极-源极电阻器梯，所述漏极-源极电阻器梯包括多个串联耦接的电阻器，所述漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至对应的相邻正逻辑FET的各自的漏极和源极。
35.根据权利要求21所述的方法，还包括：将负栅极偏置电压供应耦接至所述端盖FET的栅极。
36.根据权利要求21所述的方法，其中，至少一个FET是ACS FET。
37.一种用于提供串联分流开关电路的方法，包括：
(a)提供串联FET开关堆叠，所述串联FET开关堆叠具有输入端口和输出端口，所述输入端口被配置成与RF信号线串联耦接；以及
(b)将分流FET开关堆叠耦接至所述串联FET开关堆叠的输出端口；以及
(c)将所述分流FET开关堆叠配置成耦接至参考电位；
其中，所述串联FET开关堆叠和所述分流FET开关堆叠具有至少一个串联耦接的端盖FET，所述至少一个串联耦接的端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
38.一种用于提供串联分流开关电路的方法，包括：
(a)提供串联FET开关堆叠，所述串联FET开关堆叠具有输入端口和输出端口，所述输入端口被配置成与RF信号线串联耦接；
(b)将分流FET开关堆叠耦接至所述串联FET开关堆叠的输出端口；以及
(c)将所述分流FET开关堆叠配置成耦接至参考电位；
其中，所述串联FET开关堆叠和所述分流FET开关堆叠包括至少一个串联耦接的正逻辑FET，所述至少一个串联耦接的正逻辑FET需要负VGS来关断并且被配置成不需要负电力供应，所述至少一个串联耦接的正逻辑FET串联耦接至至少一个端盖FET，所述至少一个端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
39.一种FET开关堆叠，包括：
(a)多个串联耦接的FET，包括具有第一信号端子的第一端FET和具有第二信号端子的第二端FET；
(b)栅极偏置电阻器梯，耦接至所述串联耦接的FET的栅极并且被配置成耦接至栅极控制电压，所述栅极控制电压控制每个串联耦接的FET的导通或关断开关状态；以及
(c)AC耦接栅极模块，耦接至所述栅极偏置电阻器梯的至少一端并且被配置成耦接至射频电压源；
其中，响应于每个串联耦接的FET的关断开关状态，阻止施加至所述第一信号端子或所述第二信号端子的信号传导通过所述多个串联耦接的FET，并且其中，响应于每个串联耦接的FET的导通开关状态，施加至所述第一信号端子或所述第二信号端子的信号传导通过所述多个串联耦接的FET。
40.一种FET开关堆叠，包括：
(a)多个串联耦接的FET；
(b)栅极偏置电阻器梯，耦接至所述串联耦接的FET的栅极；
(c)AC耦接栅极模块，耦接至所述栅极偏置电阻器梯的至少一端并且被配置成耦接至对应的射频电压源；
(d)体电荷控制电阻器梯，耦接至所述串联耦接的FET的体；以及
(e)AC耦接体模块，耦接至所述体电荷控制电阻器梯的至少一端并且被配置成耦接至所述对应的射频电压源。
41.根据权利要求39或40所述的发明，其中，所述多个串联耦接的FET包括一个或更多个串联耦接的正逻辑FET，所述一个或更多个串联耦接的正逻辑FET在至少一端串联耦接至端盖FET，所述端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
42.根据权利要求3所述的发明，还包括第二端盖FET，所述第二端盖FET在这样的端盖FET的VGS基本上为零伏时关断，所述第二端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第二端。
43.根据权利要求3所述的发明，还包括漏极-源极电阻器梯，所述漏极-源极电阻器梯包括多个串联耦接的电阻器，所述漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至对应的相邻正逻辑FET的各自的漏极和源极。
44.根据权利要求39或40所述的发明，其中，所述栅极偏置电阻器梯包括多个串联连接的电阻器。
45.根据权利要求40所述的发明，其中，所述体电荷控制电阻器梯包括多个串联连接的电阻器。
46.根据权利要求39或40所述的发明，其中，所述AC耦接栅极模块包括电容器或串联耦接至电阻器的电容器中的一个。
47.根据权利要求40所述的发明，其中，所述AC耦接体模块包括电容器或串联耦接至电阻器的电容器中的一个。
48.根据权利要求39或40所述的发明，其中，所述栅极偏置电阻器梯被配置成在所述栅极偏置电阻器梯的第一端处的节点处耦接至偏置电压。
49.根据权利要求39或40所述的发明，其中，所述栅极偏置电阻器梯被配置成在所述栅极偏置电阻器梯的第一端与第二端之间的节点处耦接至偏置电压。
50.根据权利要求39或40所述的发明，其中，至少一个FET是ACSFET。
51.一种用于提供FET开关堆叠的方法，包括：
(a)提供多个串联耦接的FET，所述多个串联耦接的FET包括具有第一信号端子的第一端FET和具有第二信号端子的第二端FET；
(b)将栅极偏置电阻器梯耦接至所述串联耦接的FET的栅极并且被配置成耦接至栅极控制电压，所述栅极控制电压控制每个串联耦接的FET的导通或关断开关状态；
(c)将AC耦接栅极模块耦接至所述栅极偏置电阻器梯的至少一端，并且将所述AC耦接栅极模块配置成耦接至射频电压源；
(d)响应于每个串联耦接的FET的关断开关状态，阻止施加至所述第一信号端子或所述第二信号端子的信号传导通过所述多个串联耦接的FET；以及
(e)响应于每个串联耦接的FET的导通开关状态，使施加至所述第一信号端子或所述第二信号端子的信号传导通过所述多个串联耦接的FET。
52.一种用于提供FET开关堆叠的方法，包括：
(a)提供多个串联耦接的FET；
(b)将栅极偏置电阻器梯耦接至所述串联耦接的FET的栅极；
(c)将AC耦接栅极模块耦接至所述栅极偏置电阻器梯的至少一端，并且将所述AC耦接栅极模块配置成耦接至对应射频电压源；
(d)将体电荷控制电阻器梯耦接至所述串联耦接的FET的体；以及
(e)将AC耦接体模块耦接至所述体电荷控制电阻器梯的至少一端，并且将所述AC耦接体模块配置成耦接至所述对应射频电压源。
53.根据权利要求51或52所述的方法，其中，所述多个串联耦接的FET包括一个或更多个串联耦接的正逻辑FET，所述一个或更多个串联耦接的正逻辑FET在至少一端串联耦接至端盖FET，所述端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
54.根据权利要求53所述的方法，还包括：提供第二端盖FET，所述第二端盖FET在这样的端盖FET的VGS基本上为零伏时关断，所述第二端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第二端。
55.根据权利要求53所述的方法，还包括：提供漏极-源极电阻器梯，所述漏极-源极电阻器梯包括多个串联耦接的电阻器，所述漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至对应的相邻正逻辑FET的各自的漏极和源极。
56.根据权利要求51或52所述的方法，其中，所述栅极偏置电阻器梯包括多个串联连接的电阻器。
57.根据权利要求52所述的方法，其中，所述体电荷控制电阻器梯包括多个串联连接的电阻器。
58.根据权利要求51或52所述的方法，其中，所述AC耦接栅极模块包括电容器或串联耦接至电阻器的电容器中的一个。
59.根据权利要求52所述的方法，其中，所述AC耦接体模块包括电容器或串联耦接至电阻器的电容器中的一个。
60.根据权利要求51或52所述的方法，其中，所述栅极偏置电阻器梯被配置成在所述栅极偏置电阻器梯的第一端处的节点处耦接至偏置电压。
61.根据权利要求51或52所述的方法，其中，所述栅极偏置电阻器梯被配置成在所述栅极偏置电阻器梯的第一端与第二端之间的节点处耦接至偏置电压。
62.根据权利要求51或52所述的方法，其中，至少一个FET是ACSFET。
63.一种FET开关堆叠，包括：
(a)多个串联耦接的FET；
(b)栅极偏置电阻器梯，包括多个电阻器，所述栅极偏置电阻器梯被配置成耦接至栅极偏置电压以及耦接至至少一个对应FET的栅极；
(c)体电荷控制电阻器梯，包括多个电阻器，所述体电荷控制电阻器梯被配置成耦接至体偏置电压以及耦接至至少一个对应FET的体；以及
(d)漏极-源极电阻器梯，包括多个串联耦接的电阻器，所述漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至至少一个对应的相邻FET的各自的漏极和源极；
其中，所述栅极偏置电阻器梯中的电阻器是串联连接的，并且所述体电荷控制电阻器梯中的电阻器是并联连接的。
64.一种FET开关堆叠，包括：
(a)多个串联耦接的FET；
(b)栅极偏置电阻器梯，包括多个电阻器，所述栅极偏置电阻器梯被配置成耦接至栅极偏置电压以及耦接至至少一个对应FET的栅极；
(c)体电荷控制电阻器梯，包括多个电阻器，所述体电荷控制电阻器梯被配置成耦接至体偏置电压以及耦接至至少一个对应FET的体；以及
(d)漏极-源极电阻器梯，包括多个串联耦接的电阻器，所述漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至至少一个对应的相邻FET的各自的漏极和源极；
其中，所述栅极偏置电阻器梯中的电阻器是并联连接的，并且所述体电荷控制电阻器梯中的电阻器是串联连接的。
65.根据权利要求63或64所述的发明，其中，所述多个串联耦接的FET包括一个或更多个串联耦接的正逻辑FET，所述一个或更多个串联耦接的正逻辑FET需要负VGS来关断并且被配置成不需要负电力供应，所述一个或更多个串联耦接的正逻辑FET在至少一端串联耦接至端盖FET，所述端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
66.根据权利要求65所述的发明，还包括第二端盖FET，所述第二端盖FET在这样的端盖FET的VGS基本上为零伏时关断，所述第二端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第二端，所述一个或更多个串联耦接的正逻辑FET需要负VGS来关断并且被配置成不需要负电力供应。
67.根据权利要求63或64所述的发明，还包括耦接在所述栅极偏置电阻器梯与参考电位之间的电容器。
68.根据权利要求63或64所述的发明，还包括AC耦接栅极模块，所述AC耦接栅极模块耦接至所述栅极偏置电阻器梯的至少一端并且被配置成耦接至射频电压源。
69.根据权利要求68所述的发明，其中，所述AC耦接栅极模块包括电容器或串联耦接至电阻器的电容器中的一个。
70.根据权利要求63或64所述的发明，还包括AC耦接体模块，所述AC耦接体模块耦接至所述体电荷控制电阻器梯的至少一端并且被配置成耦接至射频电压源。
71.根据权利要求70所述的发明，其中，所述AC耦接体模块包括电容器或串联耦接至电阻器的电容器中的一个。
72.根据权利要求63或64所述的发明，还包括耦接在所述体电荷控制电阻器梯与参考电位之间的电容器。
73.根据权利要求63或64所述的发明，其中，所述栅极偏置电阻器梯被配置成在所述栅极偏置电阻器梯的第一端处的节点处耦接至偏置电压。
74.根据权利要求63或64所述的发明，其中，所述栅极偏置电阻器梯被配置成在所述栅极偏置电阻器梯的第一端与第二端之间的节点处耦接至偏置电压。
75.根据权利要求63或64所述的发明，其中，至少一个FET是ACSFET。
76.根据权利要求63所述的发明，还包括并联连接的栅极电阻器梯，所述并联连接的栅极电阻器梯包括耦接在所述栅极偏置电阻器梯与对应FET的栅极之间的多个电阻器。
77.一种FET开关堆叠，包括：
(a)多个串联耦接的FET；
(b)第一栅极电阻器梯，包括多个并联连接的恒定值电阻器，每个恒定值电阻器耦接至一个对应FET的栅极；以及
(c)第二栅极偏置电阻器梯，包括多个串联连接的可变值电阻器，每个可变值电阻器耦接至所述第一栅极电阻器梯中的一个对应恒定值电阻器。
78.一种FET开关堆叠，包括：
(a)多个串联耦接的FET；
(b)第一栅极电阻器梯，包括多个并联连接的可变值电阻器，每个可变值电阻器耦接至一个对应FET的栅极；以及
(c)第二栅极偏置电阻器梯，包括多个串联连接的可变值电阻器，每个串联连接的可变值电阻器耦接至所述第一栅极电阻器梯中的一个对应恒定值电阻器。
79.一种偏置FET开关堆叠的方法，包括：
(a)提供多个串联耦接的FET；
(b)提供栅极偏置电阻器梯，所述栅极偏置电阻器梯包括多个电阻器，所述栅极偏置电阻器梯被配置成耦接至栅极偏置电压以及耦接至至少一个对应FET的栅极；
(c)提供体电荷控制电阻器梯，所述体电荷控制电阻器梯包括多个电阻器，所述体电荷控制电阻器梯被配置成耦接至体偏置电压，其中，每个电阻器耦接至至少一个对应FET的体；以及
(d)提供漏极-源极电阻器梯，所述漏极-源极电阻器梯包括多个串联耦接的电阻器，所述漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压以及耦接至至少一个对应的相邻FET的各自的漏极和源极；
其中，所述栅极偏置电阻器梯中的电阻器是串联连接的，并且所述体电荷控制电阻器梯中的电阻器是并联连接的。
80.一种偏置FET开关堆叠的方法，包括：
(a)多个串联耦接的FET；
(b)栅极偏置电阻器梯，包括多个电阻器，所述栅极偏置电阻器梯被配置成耦接至栅极偏置电压以及耦接至至少一个对应FET的栅极；
(c)体电荷控制电阻器梯，包括多个电阻器，所述体电荷控制电阻器梯被配置成耦接至体偏置电压以及耦接至至少一个对应FET的体；以及
(d)漏极-源极电阻器梯，包括多个串联耦接的电阻器，所述漏极-源极电阻器梯被配置成耦接至漏极-源极偏置电压，其中，每个电阻器耦接至至少一个对应的相邻FET的各自的漏极和源极；
其中，所述栅极偏置电阻器梯中的电阻器是并联连接的，并且所述体电荷控制电阻器梯中的电阻器是串联连接的。
81.根据权利要求79或80所述的方法，其中，所述多个串联耦接的FET包括一个或更多个串联耦接的正逻辑FET，所述一个或更多个串联耦接的正逻辑FET需要负VGS来关断并且被配置成不需要负电力供应，所述一个或更多个串联耦接的正逻辑FET在至少一端串联耦接至端盖FET，所述端盖FET在这样的端盖FET的VGS基本上为零伏时关断。
82.根据权利要求81所述的方法，还包括：提供第二端盖FET，所述第二端盖FET在这样的端盖FET的VGS基本上为零伏时关断，所述第二端盖FET串联耦接至所述一个或更多个串联耦接的正逻辑FET的第二端，所述一个或更多个串联耦接的正逻辑FET需要负VGS来关断并且被配置成不需要负电力供应。
83.根据权利要求79或80所述的方法，还包括：在所述栅极偏置电阻器梯与参考电位之间耦接电容器。
84.根据权利要求79或80所述的方法，还包括：将AC耦接栅极模块耦接至至少一个栅极偏置电阻器梯，并且将所述AC耦接栅极模块配置成耦接至射频电压源。
85.根据权利要求84所述的方法，其中，所述AC耦接栅极模块包括电容器或串联耦接至电阻器的电容器中的一个。
86.根据权利要求79或80所述的方法，还包括：将耦接的AC耦接体模块耦接至所述体电荷控制电阻器梯的至少一端，并且将所述AC耦接栅极模块配置成耦接至射频电压源。
87.根据权利要求79或80所述的方法，其中，所述AC耦接体模块包括电容器或串联耦接至电阻器的电容器中的一个。
88.根据权利要求79或80所述的方法，还包括：在所述体电荷控制电阻器梯与参考电位之间耦接电容器。
89.根据权利要求79或80所述的方法，还包括：将所述栅极偏置电阻器梯配置成在所述栅极偏置电阻器梯的第一端处的节点处耦接至偏置电压。
90.根据权利要求79或80所述的方法，还包括：将所述栅极偏置电阻器梯配置成在所述栅极偏置电阻器梯的第一端与第二端之间的节点处耦接至偏置电压。
91.根据权利要求79或80所述的方法，其中，至少一个FET是ACSFET。
92.根据权利要求79或80所述的方法，还包括：将包括多个电阻器的并联连接的栅极电阻器梯耦接在所述栅极偏置电阻器梯与对应FET的栅极之间。
93.一种偏置FET开关堆叠的方法，包括：
(a)提供多个串联耦接的FET；
(b)提供第一栅极电阻器梯，所述第一栅极电阻器梯包括多个并联连接的恒定值电阻器，每个恒定值电阻器耦接至一个对应FET的栅极；以及
(c)提供第二栅极偏置电阻器梯，所述第二栅极偏置电阻器梯包括多个串联连接的可变值电阻器，每个可变值电阻器耦接至所述第一栅极电阻器梯中的一个对应恒定值电阻器。
94.一种偏置FET开关堆叠的方法，包括：
(a)提供多个串联耦接的FET；
(b)提供第一栅极电阻器梯，所述第一栅极电阻器梯包括多个并联连接的可变值电阻器，每个并联连接的可变值电阻器耦接至一个对应FET的栅极；以及
(c)提供第二栅极偏置电阻器梯，所述第二栅极偏置电阻器梯包括多个串联连接的可变值电阻器，每个串联连接的可变值电阻器耦接至所述第一栅极电阻器梯中的一个对应恒定值电阻器。
CN201980022296.8A 2018-03-28 2019-03-26 具有可选dc阻断电路的正逻辑开关 Pending CN111971899A (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US15/939,128 2018-03-28
US15/939,144 US10236872B1 (en) 2018-03-28 2018-03-28 AC coupling modules for bias ladders
US15/939,132 US10886911B2 (en) 2018-03-28 2018-03-28 Stacked FET switch bias ladders
US15/939,144 2018-03-28
US15/939,132 2018-03-28
US15/939,128 US10505530B2 (en) 2018-03-28 2018-03-28 Positive logic switch with selectable DC blocking circuit
PCT/US2019/024143 WO2019191140A2 (en) 2018-03-28 2019-03-26 Positive logic switch with selectable dc blocking circuit

Publications (1)

Publication Number Publication Date
CN111971899A true CN111971899A (zh) 2020-11-20

Family

ID=66102776

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980022296.8A Pending CN111971899A (zh) 2018-03-28 2019-03-26 具有可选dc阻断电路的正逻辑开关

Country Status (2)

Country Link
CN (1) CN111971899A (zh)
WO (1) WO2019191140A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113765507A (zh) * 2021-09-06 2021-12-07 芯灵通(天津)科技有限公司 一种射频开关电路
CN118199600A (zh) * 2024-05-15 2024-06-14 深圳飞骧科技股份有限公司 调谐开关电路及射频芯片

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US10523195B1 (en) 2018-08-02 2019-12-31 Psemi Corporation Mixed style bias network for RF switch FET stacks
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1255770A (zh) * 1998-12-02 2000-06-07 株式会社村田制作所 开关电源装置
CN1742432A (zh) * 2002-12-17 2006-03-01 M/A-Com公司 串联/分路开关及操作方法
CN101421925A (zh) * 2006-02-17 2009-04-29 快捷半导体有限公司 为mosfet开关降低插入损耗并提供掉电保护的方法
US8461903B1 (en) * 2009-09-11 2013-06-11 Rf Micro Devices, Inc. SOI switch enhancement
US20140009214A1 (en) * 2012-07-07 2014-01-09 Skyworks Solutions, Inc. Circuits, devices, methods and applications related to silicon-on-insulator based radio-frequency switches
US20140055191A1 (en) * 2012-08-23 2014-02-27 Hideep Inc Low power rf switch
US20150381171A1 (en) * 2012-07-07 2015-12-31 Skyworks Solutions, Inc. Radio-frequency switch having dynamic body coupling
US20160329891A1 (en) * 2015-05-06 2016-11-10 Infineon Technologies Ag System and Method for a Driving a Radio Frequency Switch

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
EP3346611B1 (en) 2008-02-28 2021-09-22 pSemi Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1255770A (zh) * 1998-12-02 2000-06-07 株式会社村田制作所 开关电源装置
CN1742432A (zh) * 2002-12-17 2006-03-01 M/A-Com公司 串联/分路开关及操作方法
CN101421925A (zh) * 2006-02-17 2009-04-29 快捷半导体有限公司 为mosfet开关降低插入损耗并提供掉电保护的方法
US8461903B1 (en) * 2009-09-11 2013-06-11 Rf Micro Devices, Inc. SOI switch enhancement
US20140009214A1 (en) * 2012-07-07 2014-01-09 Skyworks Solutions, Inc. Circuits, devices, methods and applications related to silicon-on-insulator based radio-frequency switches
US20150381171A1 (en) * 2012-07-07 2015-12-31 Skyworks Solutions, Inc. Radio-frequency switch having dynamic body coupling
US20140055191A1 (en) * 2012-08-23 2014-02-27 Hideep Inc Low power rf switch
US20160329891A1 (en) * 2015-05-06 2016-11-10 Infineon Technologies Ag System and Method for a Driving a Radio Frequency Switch

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113765507A (zh) * 2021-09-06 2021-12-07 芯灵通(天津)科技有限公司 一种射频开关电路
CN118199600A (zh) * 2024-05-15 2024-06-14 深圳飞骧科技股份有限公司 调谐开关电路及射频芯片
CN118199600B (zh) * 2024-05-15 2024-07-26 深圳飞骧科技股份有限公司 调谐开关电路及射频芯片

Also Published As

Publication number Publication date
WO2019191140A2 (en) 2019-10-03
WO2019191140A3 (en) 2020-02-06

Similar Documents

Publication Publication Date Title
US11870431B2 (en) AC coupling modules for bias ladders
US10886911B2 (en) Stacked FET switch bias ladders
US10862473B2 (en) Positive logic switch with selectable DC blocking circuit
CN111971899A (zh) 具有可选dc阻断电路的正逻辑开关
US11290087B2 (en) Positive logic digitally tunable capacitor
US10523195B1 (en) Mixed style bias network for RF switch FET stacks
US11569812B2 (en) RF switch stack with charge control elements
US11264984B2 (en) Single supply RF switch driver
US20230112755A1 (en) High Power Positive Logic Switch
US20230246643A1 (en) Rf switch stack with charge redistribution
US20230216490A1 (en) Switching time reduction of an rf switch
US11049855B2 (en) Tunable capacitive compensation for RF switch FET stacks
US10200026B1 (en) High power handling switch using reduced operating impedance
US11296688B2 (en) Switching time reduction of an RF switch
US20230396244A1 (en) Methods and devices for fast switching of radio frequency switches
US20240137018A1 (en) Power Transmission Gate Using Charge Pump

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination