CN1742432A

CN1742432A - 串联/分路开关及操作方法

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Publication number: CN1742432A
Application number: CN 200380109224
Authority: CN
Inventors: 克里斯托弗·N·布林德尔
Original assignee: Pine Valley Investments Inc
Current assignee: MA Com Inc
Priority date: 2002-12-17
Filing date: 2003-12-16
Publication date: 2006-03-01
Anticipated expiration: 2023-12-16
Also published as: CN100405739C

Abstract

一种开关，包括其间连接了串联FET的至少两个串联的信号端口、和具有FET的分路路径，由此将输入偏置施加到串联FET的栅极和分路FET的漏极。在一个实施例中，该开关包括：控制信号输入；跨过第一端口和第二端口串联连接的FET，该串联FET具有耦接到控制信号输入的栅极；以及由FET提供的分路路径，该分路FET具有耦接到控制信号输入和串联FET栅极的漏极，由此将单个控制信号经由控制信号输入施加到串联FET和分路FET二者，以便导通串联FET并同时关断分路FET，以及相反，以便关断串联FET并同时导通分路FET。

Description

串联/分路开关及操作方法

技术领域

本发明一般地涉及一种开关器件，特别涉及一种在两个信号端口之间的串联/分路(shunt)FET开关。

背景技术

传统的开关器件用来控制信号在其上传播的路径。基于晶体管的开关的一个示例由多个场效应晶体管(FET)组成。FET开关通常被认为是结合例如射频(RF)的高频信号传输而使用。

通常，n-沟道FET开关处于导通(ON)状态(非常低的阻抗)，从而允许任意信号从FET的源极传递到漏极，直到施加到FET栅极的控制电压降到预定量以下为止。当移除控制电压时，FET切换到关断(OFF)状态(非常高的阻抗)，并防止任意信号从FET的源极传递到漏极。选择控制电压，使得FET的栅源电压的幅度V_gs升高到大于阈值“夹断(pinchoff)”电压的幅度V_p。FET开关的优点在于施加到FET栅极的控制电压引起非常小的电流，从而在执行切换功能时消耗很少的功率。例如，在两个或多个信号端口之间使用开关以便增大端口之间的隔离(isolation)的应用中，可以将开关和分路器组合。

例如，图1示出了现有技术开关的串联-分路臂。所述臂包括如串联FET16所提供的在两个信号端口之间的串联路径。分路FET 24提供分路路径，以便在所述臂处于关断状态时增大两个信号端口之间的隔离。在关断状态，偏置串联FET 16的沟道，使得V_gs降到V_p以下，从而在由串联FET的结电容占支配地位的两个信号端口之间产生高阻抗。然而，利用V’将分路FET 24的V_gs偏置到大于|V_p|，从而产生到地的低阻抗路径。尽管串联FET 16在这两个信号端口之间单独提供了大量隔离，但是如分路FET所提供的、到地的低阻抗路径增强了隔离。由于对于OFF状态，串联FET的偏置电压V低于(V_RF1-V_p)，而分路FET的偏置电压V’大于|V_p|，因此控制这些臂的等效逻辑状态彼此反相。因此，必须能够获得相反的逻辑状态，以便将这两个信号端口之间的路径从最小衰减切换为最大隔离。

在串联-分路臂的导通状态中，串联FET 16的沟道被偏置为大于V_p，从而在这两个信号端口之间产生低阻抗。然而，分路FET 24的沟道被偏置为小于V_p，从而产生到地的高阻抗路径。利用这种等效逻辑状态或施加到开关上的偏置，通过减小信号端口之间的损耗、并使信号通过分路路径到地的耦合最小化来实现最小衰减。与关断状态类似，串联和分路FET要求相反的逻辑状态。

图2公开了与图1相似、但具有多级配置的现有技术开关。图2的开关也要求用于适当偏置串联FET和分路FET的相反逻辑状态。

用于这种现有技术开关的典型控制逻辑包括各种有源和无源部件。

可以使用具有低阻抗的前馈电容器来改善FET的谐波抑制。通过改善谐波抑制，可以减小或消除信号失真和噪声干扰，并且可以显著提高FET结构的性能。在追求高隔离和功率管理(power handling)的设计中，经常采用前馈电容器。前馈电容器可以跨过FET的栅极和信号端口而耦接。

发明内容

本发明的一个特征是提供一种串联/分路开关，其不要求反相控制逻辑来控制开关的导通/关断状态。

本发明的一个特征是提供一种由公共逻辑信号控制的串联/分路开关以及控制方法。

本发明的一个特征是去除冗余的控制逻辑部件。

本发明的一个特征是提供一种集成了前馈电容器以便受益于相关优点的串联/分路开关器件。

本发明的一个特征是提供一种具有减小了的模具(die)尺寸的串联/分路开关。

本发明的一个特征是提供一种较为廉价地制造的串联/分路开关。

因此，本发明提供了一种开关，其具有：在其间连接了至少一个串联FET的至少两个串联的信号端口、以及具有FET的分路路径，由此，控制电压被施加到串联FET的栅极和分路FET的漏极。

在一个实施例中，所述开关包括：控制信号输入；具有串联连接在第一端口和第二端口之间的电流路径的FET，该串联FET具有耦接到控制信号输入的控制电极或栅极；以及由FET提供的分路路径，该分路FET具有耦接到控制信号输入和串联FET栅极的漏极，由此，将单个控制信号经由控制信号输入施加到串联FET和分路FET，以便导通串联FET并同时关断分路FET，以及相反，以便关断串联FET并同时导通分路FET。

本发明还提供一种用于切换的方法，包括以下步骤：使用公共逻辑信号来控制串联布置中的开关和分路器二者。

本发明还提供一种控制第一端口经由串联分路FET开关与第二端口的耦接的方法。该方法包括以下步骤：利用单个控制信号，通过关断串联FET，将第一端口和第二端口隔离开。通过将栅源电压偏置到小于夹断电压来关断串联FET。在相同的周期期间，通过将栅源电压偏置到大于夹断电压来导通分路FET。该方法还包括以下步骤：利用单个控制信号，通过导通串联FET来将第一端口耦接到第二端口。通过将栅源电压偏置到大于夹断电压来导通串联FET。在相同的周期期间，通过将栅源电压偏置到小于夹断电压来关断分路FET。

附图说明

当结合附图阅读时，在以下详细描述中，将会理解本发明的这些和其它方面及其优点，其中，用相同的附图标记来表示相同的部分，并且其中：

图1是现有技术的开关的串联/分路臂的示意图；

图2是与图1相似但采用多栅极配置的现有技术开关的示意图；

图3是根据本发明的开关的示意图；

图4是根据本发明另一实施例的开关的示意图；

图5是根据本发明另一实施例的开关的示意图；

图6是根据本发明的、采用多栅极配置并使用前馈电容器的开关的示意图；以及

图7是图6示出的电路的示意性表示，其示出在关断状态下串联FET的栅极-源极和栅极-漏极结电容。

具体实施方式

图1公开了现有技术开关10，其具有经由串联FET 16耦接到第二信号端口14的第一信号端口12。串联FET 16包括漏极、源极和栅极。FET 16的源极经由串联电容器18耦接到第一端口12，并且漏极经由串联电容器20耦接到第二端口14。栅极经由电阻器22耦接到控制电压V。分路FET 24包括源极、漏极和栅极。分路FET 24的源极经由电容器26耦接到参考地(reference ground)。分路FET 24的漏极耦接到串联FET 16的漏极。分路FET 24的栅极经由电阻器28耦接到控制电压V’。图2与图1的现有技术开关10相似，但是采用了多栅极配置。具体地说，图2的开关10’还包括第二串联FET 30。第二串联FET 30包括漏极、源极和栅极。栅极经由电阻器32耦接到控制电压V。

图3图示了本发明的第一实施例。以40总地表示的开关包括具有电流路径和控制电极的开关晶体管42。在所图示的实施例中，晶体管42是具有源极、漏极和栅极的串联FET 42。串联FET 42的源极通过信号路径51和电容器13耦接到第一信号端口12。串联FET 42的漏极通过隔离电容器(blockingcapacitor)21耦接到第二信号端口14。串联FET 42的栅极或控制电极经由电阻器44耦接到控制信号偏置电压V。分路晶体管46提供将开关晶体管42的栅极或控制电极耦接到到参考地的可开关(switchable)路径。分路FET 46包括漏极、源极和栅极。分路FET 46的漏极耦接到串联FET 42的栅极。分路FET 46的源极经由电容器48耦接到参考地。分路FET 46的栅极经由电阻器50耦接到参考地。在信号从端口12传送到端口14期间，或者反过来，将相对于地的电压Vhi置于信号路径51上。当施加到V的任何偏置小于低于Vhi的V_p(例如，当Vhi＞V_p时，0V)时，则串联FET 42将关断。同时，只要V被偏置为大于|V_p|，分路FET46就将导通(Vgs＝0-V＞Vp＝＞分路器件导通)。当施加到V的任何偏置大于低于Vhi的|V_p|(例如，Vhi)时，则串联FET 42将导通。同时，只要V被偏置为＞|V_p|，则分路FET 46将关断(例如，Vgs＝0-V＜V_p＝＞分路器件关断)。

因此，通过栅源电压偏置来导通和关断FET。图3示出的示意图允许将控制信号V施加到串联FET 42的栅极，并相反地施加到分路FET 46的漏极。这一技术允许同一控制信号对每个分别的器件具有相反的效果，并且因此，允许公共逻辑信号控制公共路径上的串联和分路器件。

当串联FET 42关断时，栅极-源极和栅极-漏极结电容支配着器件的阻抗(高阻抗状态)。同时，当FET 42关断时，FET 46导通，从而通过将来自端口12的信号分路到地而增强了对端口14的隔离。当串联FET 42导通时，其沟道的低阻抗占支配地位，并且提供了供信号从第一信号端口12流到第二信号端口14的路径。同时，分路FET 46关断，这通过到地的分路路径进一步减少了损耗。

图4是在修改的实施例中的、图3的开关的示意图。图4的开关还包括跨过分路FET 46的源极和漏极而耦接的电阻器52。这锐化(sharpen)了分路FET 46在导通和关断状态之间切换的定时。

图5是与图1相似、但是在另一修改的实施例中的开关的示意图。图5还包括跨过分路FET 46的源极和偏置或控制电压V而耦接的电阻器54。

在其它实施例中，可以使用与如图3的实施例所示的技术相似的技术来实现任意希望的多个串联路径。可以为多栅极器件或多个串联FET调整(scale)实施例。此外，应该注意，按照与在具有前馈电容器的设计中提供的方式相类似的方式来重新分配跨过结电容器的RF电压，图3中的分路FET应用也可有助于功率管理。

另外，使用前馈电容器来进行功率管理的实施例也可使用与图3示出的技术相似的技术。例如，如图6所示，前馈电容器60连接到串联/分路开关臂的分路路径。图6还示出了采用附加的串联FET 59，以允许相对低的控制电压，而不增加模具或者外设尺寸。

本发明的另一优点在于：使用连接到栅极的分路FET提供了跨过结电容到地的“短路”，其与使用前馈电容器所提供的相似。图7是图6示出的电路的图，其示出在串联FET的关断状态下由电容器表示的栅极-源极和栅极-漏极结电容。该模型表明隔离电容器(Cff/Csh)60或多或少地同时执行多个任务：用于分路臂的DC块；用于高隔离的低阻抗；以及用于功率管理的等效前馈电容。当然，在其它实施例中，可能不希望执行这些任务中的一个或多个，并且可以适当地和/或按照所需来修改实施例。

此外，在希望高隔离和功率管理的实施例中，使用最小模具空间。

所说明的本发明的实施例使用金属半导体场效应晶体管(MESFET)作为所采用的固态开关器件。然而，本发明适用于结型场效应晶体管(JFET)、金属氧化物场效应晶体管(MOSFET)、高电子迁移率晶体管(HEMT)、伪形态(pseudomorphic)高电子迁移率场效应晶体管(PHEMT)、以及其它场效应晶体管(FET)器件的变体。

尽管通过参考特定实施例说明了本发明，但对本领域技术人员来说，显然可以进行清楚地落入本发明范围内的各种改变和修改。本发明意欲在所附权利要求的精神和范围内广泛地受到保护。

Claims

1.一种集成电路开关，包括：

至少两个信号端口，由信号路径耦接，该信号路径包括至少一个串联FET的沟道；

分路路径，耦接到地，并包括分路FET的沟道；以及

控制电压，施加到串联FET的栅极和分路FET的漏极/源极。

2.一种用于切换信号以便有选择地将集成电路中的第一端口连接到集成电路中的第二端口的方法，包括：

在第一端口和第二端口之间的信号路径中提供串联开关；

在耦接到地的分路路径中提供分路开关；以及

使用公共逻辑信号来控制串联开关和分路开关二者。

3.一种用于将第一端口耦接到第二端口的开关，包括：

控制信号输入；

至少一个串联FET，串联连接在第一端口和第二端口之间，所述至少一个串联FET具有耦接到控制信号输入的栅极；以及分路路径，包括分路FET，该分路FET具有耦接到控制信号输入和所述至少一个串联FET的栅极的漏极和源极，由此将单个控制信号经由控制信号输入施加到所述至少一个串联FET和分路FET，以便导通所述至少一个串联FET并同时关断分路FET，以及相反，以便关断串联FET并同时导通分路FET。

4.如权利要求3所述的开关，其中，分路FET包括漏极、源极和栅极，分路FET的漏极直接耦接到串联FET的栅极，分路FET的源极电容性地耦接到参考地，并且分路FET的栅极经由用于控制信号参考的电阻器耦接到参考地。

5.如权利要求3所述的开关，还包括在信号路径中的第二串联FET或多个FET的至少一种，并且所有串联FET的栅极耦接到控制输入。

6.一种用于将第一端口耦接到第二端口的开关，包括：

控制信号输入；

串联连接在第一端口和第二端口之间的FET，所述串联FET具有耦接到控制信号输入的栅极；以及

用于增强第一和第二端口之间的隔离、并改善开关的谐波噪声抑制的装置，该隔离和谐波抑制装置具有耦接到控制信号输入和串联FET栅极的输入，由此将单个控制信号经由控制信号输入施加到串联FET以及隔离和谐波抑制装置，以便导通串联FET并同时关断隔离装置，以及相反，以便关断串联FET并同时导通隔离装置。

7.如权利要求6所述的开关，其中，隔离和谐波抑制装置包括具有分路FET的分路路径，该分路FET具有耦接到控制信号输入和串联FET栅极的漏极，由此将单个控制信号经由控制信号输入施加到串联FET和分路FET二者，以便导通串联FET并同时关断分路FET，以及相反，以便关断串联FET并同时导通分路FET，提供该谐波抑制而无需单独的前馈电容器。

8.一种控制第一端口经由串联/分路FET开关与第二端口的耦接的方法，包括以下步骤：

使用单个控制信号，借助于通过将串联FET的栅源电压偏置为小于夹断电压而关断串联FET，并借助于通过将栅源电压偏置为大于夹断电压而导通分路FET，来将第一端口与第二端口隔离开；以及

使用单个控制信号，借助于通过将栅源电压偏置为大于夹断电压而导通串联FET，并通过将栅源电压偏置为大于夹断电压而关断分路FET，来将第一端口耦接到第二端口。

9.一种集成电路，用于有选择地将第一RF端口连接到第二RF端口以及将第一RF端口从第二RF端口断开，包括：

信号路径，连接第一RF端口和第二RF端口；

至少一个开关晶体管，具有信号路径和控制电极，施加到控制电极的第一控制电压允许信号通过，施加到控制电极的第二控制电压使电流路径为高阻抗；以及

分路晶体管，具有分开的信号路径，该分路晶体管的信号路径的一端耦接到所述至少一个串联开关晶体管的控制电极(栅极)，该分路晶体管的信号路径的第二端通过低信号阻抗耦接到信号参考地；此外，通过将第一控制电压施加到串联晶体管的控制电极(栅极)、并同时施加到分路晶体管的漏极和/或源极来允许控制分路晶体管信号路径的阻抗使分路晶体管的信号路径基本上不可传导，而串联晶体管信号路径是可传导的，并且其中，将第二控制电压施加到分路晶体管使分路晶体管的信号路径可传导，而同时串联晶体管路径在相同的第二控制电压同时施加到其控制电极(栅极)的情况下不可传导，以由此增大第一和第二RF端口之间的隔离。

10.如权利要求9所述的集成电路，其中，所述至少一个开关晶体管是场效应晶体管。

11.如权利要求9所述的集成电路，其中，所述至少一个开关晶体管是绝缘栅场效应晶体管。

12.如权利要求10所述的集成电路，其中，所述至少一个开关晶体管的信号路径从耦接到第一RF端口的第一端延伸至耦接到第二RF端口的第二端，所述至少一个开关晶体管的控制电极包括栅极，前馈电容器从第一端耦接到该栅极。

13.如权利要求9所述的集成电路，其中，分路晶体管是场效应晶体管。

14.如权利要求13所述的集成电路，其中，分路晶体管是绝缘栅场效应晶体管。

15.如权利要求14所述的集成电路，其中，分路晶体管的漏极耦接到所述至少一个开关晶体管的控制电极，第一和第二控制电压被施加到该漏极。

16.如权利要求14所述的集成电路，其中，分路晶体管的源极通过电阻器耦接到串联晶体管的栅极。

17.如权利要求14所述的集成电路，其中，分路晶体管的源极通过电阻器耦接到第一和第二控制电压的输入。

18.如权利要求9所述的集成电路，其中，分路晶体管的信号路径通过分路电容器耦接到信号参考地。

19.如权利要求9所述的集成电路，其中，可操作电压输入耦接到所述信号路径，以提供跨过串联晶体管到控制输入的电压差。

20.如权利要求9所述的集成电路，其中，信号路径包括多个开关晶体管的电流路径，每个开关晶体管的控制电极共同接收第一或第二控制电压。

21.如权利要求9所述的集成电路，其中，所述多个开关晶体管包括：第一串联场效应晶体管，具有一端耦接到第一RF端口的信号路径；第二串联场效应晶体管，具有一端耦接到第二RF端口的信号路径，第一和第二串联场效应晶体管的栅极耦接到第一和第二控制电压的输入，前馈电容器耦接在所述信号路径端和第一串联场效应晶体管的栅极之间；并且

所述分路晶体管包括：场效应晶体管，具有第一端耦接到第二串联场效应晶体管栅极的信号路径，该分路晶体管的电流路径的第二端通过分路电容器耦接到参考地，该分路电容器充当与第二串联场效应晶体管相关的第二前馈电容器。

22.如权利要求21所述的集成电路，其中，在第一和第二串联FET之间可以是全部使用相同控制电压的多个串联FET。

23.如权利要求9所述的集成电路，其中，多个串联FET串联在第一RF端口和所述串联开关晶体管之间。