JP2009527193A - Ｍｏｓｆｅｔスイッチの挿入損失を低減し、該ｍｏｓｆｅｔスイッチにパワーダウン保護を提供するための方法。 - Google Patents

Abstract

単一のまたは並列配置された逆極性のFETからなるFETスイッチは、内部電力レールによって駆動されるウェルを備える。内部電力レールは、一方の事例では、他の駆動FETスイッチによって、正電源レベルと信号レベルとのうちの高い方に論理的に結合される。この場合、PMOS FETスイッチのウェルは、ドレイン／ソース−ウェル間ダイオードが順方向バイアスされないようにする。もう一方の事例では、第２の電力レールが、入力信号とアースとのいずれか低い方に論理的に結合される。この場合、NMOS FETのウェルは、ドレイン／ソース−ウェル間ダイオードが順方向バイアスされないようにする。

Description

本発明は、MOSFETデバイス、特に、オンインピーダンスが低いスイッチとして使用されるMOSFETデバイスに関する。

MOSFETスイッチは、多くの用途で使用されており、高周波スイッチ用途でよく使用されるようになってきた。技術が進歩するにつれて、そのようなトランジスタスイッチはより小さく、より高速に、そして、より電力効率の高いものになってきた。これらのオンインピーダンスが低いスイッチは、異なる電源を使用するシステム間で論理データを転送する（たとえば、５Ｖシステムから３Ｖシステムに論理信号を送り、及び／または、５Ｖシステムにおいて該３Ｖシステムから論理信号を受信する）ためにしばしば用いられる。典型的には、電力源により高論理レベルが決まる。かかるスイッチは、５Ｖ、３．３Ｖ、及び／または１．８Ｖから電力を供給される論理システムを互いに結合することができる。

しかしながら、より低い電力供給レベル（電源電圧レベル）での動作の場合、MOSFETトランジスタに固有の閾値要件に関する問題に直面する。たとえば、異なる電力源を有するシステムでは、あるシステムから送信された論理信号が、受信システムの電力供給レベル（電圧レベル）よりも高い場合に問題が生じる可能性がある。過電圧／低電圧（または不足電圧）効果は、MOSFETの破局故障を引き起こすものとして知られている。

上記制限を緩和するための１つのアプローチが、「Overvoltage/Undervoltage Tolerant Transfer Gate」と題する米国特許第6,163,199号（'199）に記載されている。この'199特許は、過電圧保護及び低電圧保護のために配列された並列トランジスタを開示している。'199特許は、関連する転送トランジスタ（transfer transistor）のバックゲート（バルク接点）を駆動する。'199特許と本願とは出願人が同一であり、発明者のうちの一人は共通である。'199特許では、上記問題を解決するのに役立つ１つのアプローチと共に従来技術の制限についてより詳細に説明されている。'199特許は、この参照により本明細書に組み込むものとする。

他の既知の構成は、MOSFET構造に固有の「ボディ効果（body effect）」を最小化することによって、挿入損失を低減し、及び、帯域幅を増加させることに的を絞っている。挿入損失は、一般的に、スイッチが完全である場合に負荷に送られる信号電力の損失に対する、完全ではないスイッチの追加により負荷に送られる信号電力の損失として説明される。

ボディー効果は、FETスイッチがオンであり、ソースとドレインのいずれもウェルと同じ電位にはないときに、重要になる。このような場合には、ウェルは、他のゲート（「バックゲート」と呼ばれることもある）のように作用し、閾値電圧を局所的に増加させ、この閾値電圧の増加によって、ソースとドレイン間の導通度が低下する。すなわち、スイッチのオン抵抗が増加し、これは、容量の存在に伴う周波数のロールオフに起因するデバイスの帯域幅を減少させる。本明細書では、帯域幅を、挿入損失対周波数の連続曲線上の−３ｄＢポイントとして定義する。

ボディー効果及び挿入損失を低減することに注力した代表的な従来構成が、Burghartzに付与された米国特許第5,818,099号（'099）に記載されている。'099特許は、該特許のFIG.6Aに示されているように、ｎ型ウェルを用いてｐ型基板から絶縁されたｐ−ウェルを有するｎ型MOSFET構造を開示している。このタイプの構造は、上記のようなスイッチの多くのメーカーによって今やよく使用されており、これと同じ基本構造を、本発明の好適な実施形態におけるｎ型MOSFET構造に用いることができる。'099特許は、この参照により本明細書に組み込むものとする。

'099特許の低挿入損失回路の実施形態は、しかしながら、信号電圧が存在し、かつ、転送スイッチへの供給電圧がオフのとき、たとえば、送信システムまたは受信システムにおける電力がオフになる前に、先ず、転送スイッチへの電力がオフになるとき、により大きな漏れを生じる可能性がある。さらに、そのスイッチは、パワーダウンの間（電力が供給されていない間、または、電力が低下している間）オフになるべきときに、オンになる可能性がある。

たとえば、図１に示す従来技術では、ｐ型MOSFETは、そのウェルが＋Ｖに典型的にバイアスされている。これによって、ドレイン／ソース−ウェルPN接合ダイオードが順方向バイアスされないことが確保される。しかしながら、＋Ｖ電源が（この電源がオフになることによって）接地電位のときに、端子Ａに高論理レベル（たとえば、５Ｖ）が存在する場合には、MOSFETスイッチ内のPNドレイン−ウェルダイオードは順方向バイアスされて、＋Ｖ電源の出力コンデンサーを充電する有害な電流路が形成される可能性がある。このため、このｐ型MOSFETのウェルは充電され、したがって、このスイッチは、電力を供給されるべきではないときに電力を供給されることになる。また、ドレインからウェル、及びソースからウェルまでの静電容量は、それぞれ、CDW、CSWであって、このスイッチの帯域幅を制限するように作用する。
米国特許第6,163,199号明細書 米国特許第5,818,099号明細書

従来技術によるMOSFETスイッチには、パワーダウン動作中の過電圧保護、及び、挿入損失及び帯域幅減少に関する制限がある。本発明は、とりわけ、これらの制限に向けられたものである。

従来技術における制限及び問題は、単一また並列の一次FET（または主FET）からなるスイッチを提供する本発明によって対処される。一次FETの１つのウェルまたは複数のウェルは、パワーダウンされたときに、ドレイン／ソース−ウェル間ダイオード接合が順方向バイアスされないように駆動される。さらに、該スイッチの挿入損失及び帯域幅が改善される。

一次FETスイッチの各々について、内部電力レールが形成され、各々のFETのウェルは、PMOSの場合には、局所電源電圧と該スイッチへの入力信号電圧のうちのいずれか高い方に、NMOSの場合には、グランド（アース）電圧と入力信号電圧のいずれか低い方に、それぞれ、結合されるか、または機能的に接続される。

直列に接続された追加のFETの対が、一次スイッチFETのドレイン−ソース間に設けられる。これらの追加のFETのソースは、一次FETのウェルに接続されるので、どの入力信号も一次FETのウェルに現れる。かかる場合には、各一次FETのドレインまたはソースからウェルまでの静電容量は、任意のAC入力信号の周波数ロールオフによって効果的にキャンセル（相殺）される。

好適な１実施形態では、他のFETを用いて、内部電力レール及び一次FETのウェルへの電源電圧、入力、及び／または接地電位を論理的にゲート制御する。

以下、添付の図面を参照して本発明を説明する。

図２は、本発明の１実施形態の略ブロック図である。M1はｐ型MOSFET（ｐ型MOS電界効果トランジスタ。尚、ｐ型、ｎ型は、それぞれ、P型、N型とも表記される）であり、それのソースとドレインは、ｎ型MOSFET M2のソースとドレインにそれぞれ接続されて、それぞれ共通のソース及び共通のドレインをなしている。共通のドレインは、入力／出力Ｂに接続され、共通のソースは、入力／出力Ａに接続されている。スイッチがオンのときは、M1及びM2は、ＡとＢの間に低インピーダンス接続を提供する。「スイッチ」という用語は、文脈上、他の意味を表している（たとえば、「M1スイッチ」はM1のみを表す）場合を除き、単独で、M1とM2の組み合わせである要素１３を指す。

図２において、スイッチがオンにバイアスされているときは、入力信号を、ノードＡまたはノードＢに入力して、ノードＢまたはＡからそれぞれ出力することができる。インバータ（NOT回路）１０については、EN（イネーブル）が高（ハイレベル）のときは、M1とM2の両方がオンになり、ENが低（ローレベル）のときは、M1とM2の両方がオフになる。入力信号ngate（ｎゲート。これはENである）は高のときはM2をオンにし、低のときはM2をオフする。pgate（ｐゲート）は、低のときはM1をオンにし、高のときはM1をオフにする。ブロック１２内の回路は、M1のウェルを駆動するものであり、後述するように、オン抵抗を高め、挿入損失を小さくし、及び、帯域幅を大きくするように設計されている。ブロック１６内の回路は、パワーダウンの間MOSFETスイッチを保護する。

注意：本明細書では、当業者には知られているように、バルク、バックゲート、ボディー、ウェルを区別なく用いている。M1において、ｐ型基板は、アースに接続されており、M1のウェルまたはバックゲートは、最大でも、アースより、ダイオードD1による電圧降下、すなわち、約０．７Ｖだけ低い電圧にクランプされる。D1は、基板からｐ型MOSFET M1のボディーまでの固有（寄生）ダイオードである。この実施形態では、図８Ａに示すように、ｐ型基板が接地され、M1のウェルは、アースより、最大でも、ダイオードD1による電圧降下分だけ、すなわち、約０．７Ｖだけ低い電圧にクランプされる。

図２及び図８Ｂに示すように、M2のバックゲートＢは、アースに接続されるが、M1に関する要素１２及び１６に類似（または同様）の回路で駆動されることができる。これについては図９を参照されたい。

図３は、図１におけるブロック１２の回路性能強化回路のより詳細な図である。PMOS M1は、M3及びM4によって駆動されるBULK（バルク）２２に接続された絶縁されたNウェル（図８Ａ参照）内に作成される。この実施形態では、２つのｐ型MOSFET M3とM4は、ノードＡとノードＢの間に直列に接続され、それらのソースは、M1のウェルに接続されたBULK（バルク）２２に接続されている。ngateが低のときは、スイッチ１３はオフであり、wrail（ｗレール）２０は、M5を介してBULK（バルク）２２に接続される。wrailは、また、M3及びM4のウェルをバイアスする。wrailの使用並びにM3及びM4は、本明細書で説明するように、挿入損失を低下させ、かつ、パワーダウン動作を改善する。

図２及び図３を参照すると、ENが低のときは、スイッチ１３はオフ、ngateは低、pgateは高、MOSFET M1、M2、M3及びM4はすべてオフである。M5は、オンになって、M1、M3、及びM4のウェルをwrail２０に接続する。典型的には、M3とM4は同じサイズ及び特性を有するように作成される。M1における任意の電圧降下Vdsは、Vdsの１／２がM3における電圧降下に等しく、また、Vdsの１／２がM4における電圧降下に等しい。これによって、この好適な実施形態の対称性が維持される。

図３におけるM3とM4の対称化機能は、既知の回路よりも挿入損失が小さく、かつ、帯域幅が広い本発明を実証するものである。図２に関して上述したように、M1がオンのときは、AC信号は、M1のソースとドレインの両方に現れる。M1における電圧降下が最小限の場合であっても、M1のウェルが低インピーダンスポイント（＋ＶまたはＮ型に対するアース）に接続されるとしたならば、そのＡＣ信号のいくつかは、ソース及びドレインの両方からコンデンサCSW及びCDWを通ってM1のウェルまで吸い上げられるであろう。しかしながら、本発明では、M3とM4がオンのときは、それらのオン抵抗が低いために、CSW及びCDWの両方にかかる電圧がほぼ一定に維持される傾向にあり、これによって、それらのコンデンサを通って吸い上げられるAC信号が制限される。これによって、周波数に伴う挿入損失が低減し、かつ、スイッチの帯域幅が広くなる。

図２の要素１６は、図４に詳細に示されており、内部電力レール（wrail）２０を実装することによって、MOSFETスイッチM1、M2、M3、及びM4に対するパワーダウン保護を提供する回路を例示するものである。ENが偽のときは、M1、M2、M3、及びM4は、全てオフ（スイッチはオフ）であり、ＡとＢは高インピーダンスで接続される。BULK（バルク）２２は、M5を介してwrail２０の電圧に接続され、従来技術の如く電源電圧＋Ｖには接続されない。BULK（バルク）２２は、電源電圧（または供給電圧）＋Ｖが接地されているときは、図４のＭ５及びＭ６を介してＡにおけるより高レベルの信号に接続され、Ａにおける信号レベルが低のときは、Ｍ５及びM7を介して＋Ｖに接続される。これによって、M1のドレイン／ソースからM1のウェルまでのPNダイオードが順方向にバイアスされる可能性がなくなる。

図４において、wrail２０は、PMOS M8及びPMOS M5のウェル、PMOS M10、並びに、PMOS M3、M4、M6、及びM7のウェルに接続される。スイッチ１３がオンのときは、図３のM5はオフであり、wrailとBULK（バルク）２２は接続されない。しかしながら、ＡとBが高であり、＋Ｖがアースに移行（降下）すると、M1のウェルに接続されたBULK（バルク）２２はM3及びM4を介してＡにおけるレベルとなる。ＡとＢが低の場合は、M1のウェルは、この場合もM3及びM4を介してＡにおける低レベルに駆動される。それぞれの場合において、M1のウェルは、M1のドレイン／ソースより低い電圧にバイアスされず、そのため、M1のドレイン／ソース−ウェル間のPN接合は順方向にバイアスされない。

上記説明のいくつかを言い換えると、図３及び図４に関して、＋ＶがＡ及びＢに現れる可能性がある論理レベルにほぼ等しいとう通常の動作条件の下では、ENが低のときはスイッチ（図２の要素１３）はオフ、pgateは高、ngateは低、M10はオン、M8はオフである。Ａが低であれば、M6はオフでM7はオンになることができる。その場合、wrail２０はM7を介して＋Ｖに駆動される。Ａが高で＋Ｖがアースに移行する場合は、wrail２０はM6を介してAにおける高レベルに駆動される。これらの２つの場合において、M1のウェルに接続されたBULK（バルク）２２は、M5を介してwrail２０に接続され、かつ、M7を介して＋Ｖに、もしくは、M6を介してＡにおける高レベルに接続される。閾値レベルの範囲内で、M1のウェルの電圧レベルは、Ａにおける信号の高レベルまたは＋Ｖよりも低くはならないだろう。M1のウェルは、Ａが高レベルのときにはアース電位に移行しない。

図５は、スイッチM1のウェルが（ｐ型MOSFETへの）供給電圧（電源電圧）に接続される従来技術（５２で示す）に対する、スイッチM1のウェルまたはバルク接続を駆動したとき（５４で示す）の改善された挿入損失５０を示す。図６は、パワーダウン動作が漏れに影響を与える可能性があるオフ状態のスイッチを通る入力／出力からの漏れを比較するための図である。従来技術による回路では、漏れ電流６２の軸の単位はｍＡ（ミリアンペア）であり、本発明による回路では、単位はμＡ（マイクロアンペア）であることに留意されたい。

実際の用途では、スイッチ構造の小型化との間にトレードオフの問題がある。すなわち、（静電）容量が小さくなると帯域幅は大きくなる一方で、「オン」インピーダンスが高くなると帯域幅は小さくなる。帯域幅を改善する本発明は、このトレードオフの問題をより高い周波数へと移行させる。シミュレートされた回路では、本発明による４オームの公称オン抵抗を有するｎ型MOSFETスイッチの帯域幅は、従来技術設計による帯域幅３５０ＭＨｚに対して１．６ＧＨｚである。

他の好適な実施形態では、図１に示す、pgateとngateを別個に駆動して、M2がオフのときはM1がオン（この逆も同様）となるようにスイッチの論理状態を調整することができる。

図７は、図２、図３、及び図４の回路を組み合わせた（但し、図１のインバータ１０は除かれている）複合回路を示す。

図８Ａは、PMOS M1の断面図であり、図８Ｂは、絶縁されたNMOS M2の断面図である。PN接合は、パワーダウン動作に影響を与える可能性があるダイオードを示す。

図９は、本発明の全てのNMOS及びPMOSを実装した構成例の概要を示し、この構成例は、アース電位を下回る動作からM2を保護する回路９０、及び、M2に関する帯域幅及び挿入損失を改善する回路９４を備える。

図１０は、図３の要素１２に類似する要素９４を示す図であり、図１１は、図３の要素１６に類似する要素９０を示す図である。注目すべきは、M2トランジスタのＰ型ウェル９２は、グランド（アース）には接続されず、M1のウェルに対するM3及びM4の機能と類似の機能を提供するＮ型のM13及びM14のソースに接続されることである。M15は、Ｍ5と類似の機能を提供し、Ｍ16及びM17も、M6及びM7と同様に機能する。M18、M19及びM20は、M8、M9及びM10と同様に動作する。正味の効果は、挿入損失を低減し、帯域幅を広くし、M2のウェル−ドレイン／ソース間のPN接合の順方向バイアスを阻止することである。

図９のNMOSには５つの端子が示されているが、実際には、図８Ａに示すように６つの端子があることに留意されたい。図９において、１つの端子は、「絶縁された」NMOSトランジスタを示す円を有する。図８Ａは、ソースＳ、ゲートＧ、ドレインＤ、バルクまたはウェル、絶縁層（または分離層）NW、及び基板SBを有する、そのような絶縁（または分離）されたNMOSトランジスタの構造を示している。絶縁層（または分離層）NWは、PN接合が順方向バイアスされるのを防止するようにバイアスされる。

スイッチNMOS（M2）のＰウェルは、図１０の回路で駆動される。この回路は、M2のウェルに結合して、M2のウェルを駆動することによって、帯域幅を大きくし、挿入損失を小さくし、及び、パワーダウン状況を改善する。図１１の回路は、図１０の回路によって形成されたもう一つの内部電力レールを駆動する。図１０及び図１１の回路は、M1に結合された図３及び図４の回路と類似している。スイッチが閉じる（M1及びM2がオンになる）と、スイッチNMOS（M2）のＰウェルが、NMOS M13及びM14によって駆動される。スイッチが開くと、M2のＰウェル９２は、NMOS M15を介してnrail （ｎレール）１０２に接続される。このnrailは、M13、M14、M15、M16、M17、M18、及びM19のＰウェルに接続する。スイッチが閉じている間、nrailは、NMOS M18を介してpwrn（アース電源）に引き下げられる。アース電源（pwrn）が負電圧レベルに降下し、スイッチポート「Ａ」が、接地電位より高い場合には、nrailは、M17を介してその負電圧レベルに引き下げられることになる。アース電源（pwrn）が接地電位にあり、スイッチポート「Ａ」が負電圧レベルに引き下げられると、nrailは、NMOS M16を介してその負電圧値に引き下げられることになる。この結果、上述したように、M2におけるPN接合は順方向にバイアスされないことになる。

従来技術のｐ型MOSFETスイッチの図である。 本発明の１実施形態を示す概略図乃至ブロック図である。 本発明よる改良された挿入損失回路の１実施形態を示す図である。 過電圧保護／パワーダウン回路の図である。 本発明による挿入損失の改善の様子を示すグラフである。 オフスイッチを通る入力／出力信号からの漏れが小さくなったことを示すグラフである。 図２、図３、及び図４に示す実施形態を組み合わせた図である。 トランジスタM1に用いることができるPMOS構造の断面図である。 トランジスタM2に用いることができるNMOS構造の断面図である。 本発明の１実施形態のNMOS及びPMOSを実装した回路を示す図である。 挿入損失改善回路と帯域幅改善回路を組み合わせた図である。 N型スイッチM2用のパワーダウン動作回路を改善する回路である。

Claims (15)

1. スイッチであって、
   ゲート、ソース、ドレイン、及びウェルを有する第１のFET（電界効果トランジスタ）であって、該第１のFETがオンのときは、入力信号が前記ドレインで受信されて出力信号が前記ソースに現れるか、または、入力信号が前記ソースで受信されて出力信号が前記ドレインに現れる、第１のFETと、
   第１の内部電力レールと、
   第２のFETであって、前記第１のFETがオフにされると、第２のFETがオンにされて、前記第１のFETのウェルが前記第１の内部電力レールに結合されるように配列された第２のFETと、
   前記入力信号が低に移行すると、前記内部電力レールを正の電源電圧に結合する第３のFETと、
   前記正の電源電圧が低に移行すると、前記内部電力レールを前記入力信号に結合する第４のFETであって、この場合に、前記第１のFETのウェルが、前記正の電源電圧とＡにおける入力信号電圧とのいずれか高い方に維持される、第４のFET
   を備えるスイッチ。
2. 前記第１のFETと極性が同じである第５のFET及び第６のFETをさらに備え、
   前記第５のFETと前記第６のFETは、該第５のFETのソースと該第６のFETのソースが互いに結合され、該第５のFETのドレインが、前記第１のFETのドレインに結合され、該第６のFETのドレインが、前記第１のFETのソースに結合されるように配列され、
   前記第５のFETのウェル及び第６のFETのウェルは、前記第１の内部電力レールに結合され、該第５のFETのソース及び該第６のFETのソースは、前記第１のFETのウェルに結合され、
   前記第５のFET及び第６のFETは、前記スイッチがオンのときにオンになり、前記スイッチがオフのときにオフになる、請求項１のスイッチ。
3. 前記第１のFETがＰ型である、請求項１のスイッチ。
4. ゲート、ソース、ドレイン、及び、前記第１のFETと極性が逆のウェルを有する第７のFETであって、該第７のFETのドレインとソースは、前記第１のFETのドレインとソースにそれぞれ結合される、第７のFETと、
   第２の内部電力レールと、
   第８のFETであって、前記第７のFETがオフにされると、第８のFETがオンにされて、前記第７のFETのウェルが前記第２の内部電力レールに結合されるように配列された第８のFETと、
   前記入力信号が低に移行すると、前記第２の内部電力レールをアースに結合する第９のFETと、
   アースの信号のレベルが上昇した場合に、前記第２の内部電力レールを前記入力信号に結合する第１０のFETであって、この場合に、前記第７のFETのウェルが、アースの電圧とＡにおける入力信号電圧との低い方に維持される、第１０のFET
   をさらに備える、請求項１のスイッチ。
5. 前記第７のFETと極性が同じである第１１のFET及び第１２のFETをさらに備え、
   前記第１１のFETと前記第１２のFETは、該第１１のFETのソースと該第１２のFETのソースが互いに結合され、該第１１のFETのドレインが、前記第７のFETのドレインに結合され、該第１２のFETのドレインが、前記第７のFETのソースに結合されるように配列され、
   前記第１１のFETのウェル及び第１２のFETのウェルは、前記第２の内部電力レールに結合され、該第１１のFETのソース及び該１２のFETのソースは、前記第７のFETのウェルに結合され、
   前記第１１のFET及び第１２のFETは、前記スイッチがオンのときにオンになり、前記スイッチがオフのときにオフになる、請求項４の回路。
6. 前記第１、第５、及び第６のFETのゲートに結合された第１のイネーブル入力信号をさらに有し、該イネーブル入力信号は、該イネーブル入力信号が真のときは、それらのFETをオンにし、偽のときは、それらのFETをオフにする、請求項２の回路。
7. 前記第７、第１１、及び第１２のFETのゲートに結合された第２のイネーブルをさらに有し、該第２のイネーブルは、該第２のイネーブルが真のときは、それらのFETをオンにし、偽のときは、それらのFETをオフにする、請求項５の回路。
8. 前記第２のイネーブルは、前記第１のイネーブル入力信号の論理を反転したものである、請求項７の回路。
9. 入力を出力に接続し、及び、入力を出力から切り離すための方法であって、
   ゲート、ソース、ドレイン、及びウェルを有する第１のFET（電界効果トランジスタ）をオンにするステップと、
   前記第１のFETがオフにされたときに、
   第２のFETをオンにして、前記第１のFETのウェルを内部電力レールに結合するステップと、
   前記入力信号が低に移行したときに、前記内部電力レールを正電源に結合する第３のFETをオンにするステップと、
   前記正電源の電圧が低に移行したときに、前記内部電力レールを前記入力信号に結合する第４のFETをオンにするステップであって、この場合に、前記第１のFETのウェルが、前記正電源の電圧とＡにおける入力信号電圧との高い方に維持される、ステップ
   を含む方法。
10. 前記第１のFETと極性が同じである第５のFET及び第６のFETのそれぞれのソースを互いに結合するステップと、
    前記第５のFETのドレインを前記第１のFETのドレインに結合し、前記第６のFETのドレインを前記第１のFETのソースに結合するステップと、
    前記第５のFETのウェル及び前記第６のFETのウェルを前記内部電力レールに結合し、該第５のFETのウェル及び該第６のFETのウェルを前記第１のFETのウェルに結合するステップであって、該第５のFET及び該第６のFETは、前記スイッチがオンのときはオンにされ、前記スイッチがオフのときはオフにされる、ステップ
    をさらに含む、請求項９の方法。
11. 第７のFETのドレインとソースを、前記第１のFETのドレインとソースにそれぞれ結合するステップであって、該第７のFETは、ゲート、前記ソース、前記ドレイン、及び、前記第１のFETのウェルと極性が逆のウェルを有することからなる、ステップと、
    前記第７のFETがオフにされたときに、前記第７のFETのウェルを第２の内部電力レールに結合する第８のFETをオンにするステップと、
    前記入力信号が負に移行したときに、前記第２の内部電力レールをアースに結合する第９のFETをオンにするステップと、
    前記アースの信号が負に移行した場合に、前記第２の内部電力レールを前記入力信号に結合する第１０のFETをオンにするステップ
    をさらに含む、請求項９の方法。
12. 前記第７のFETと極性が同じ第１１のFET及び第１２のFETのそれぞれのソースを互いに結合するステップと、
    前記第１１のFETのドレインを前記第１のFETのドレインに結合し、前記第１２のFETのドレインを前記第７のFETのソースに結合するステップと、
    前記第１１のFETのウェル及び前記第１２のFETのウェルを前記内部電力レールに結合し、該第１１のFETのウェル及び該第１２のFETのウェルを前記第７のFETのウェルに結合するステップであって、該第１１のFET及び該第１２のFETは、前記スイッチがオンのときにオンにされ、前記スイッチがオフのときにオフにされる、ステップ
    をさらに含む、請求項１１の方法。
13. 第１のイネーブル入力信号を前記第１、第５、及び第６のFETのゲートに結合するステップであって、それらのFETは、前記第１のイネーブル入力信号が真のときはオンにされ、偽のときはオフにされる、ステップをさらに含む、請求項１０の方法。
14. 第２のイネーブルを前記第７、第１１、及び第１２のFETのゲートに結合するステップであって、それらのFETは、前記第２のイネーブルが真のときはオンにされ、偽のときはオフにされる、ステップをさらに含む、請求項１２の方法。
15. 前記第２のイネーブルは、前記第１のイネーブル入力信号の論理を反転したものである、請求項１４の方法。

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