JP2018101838A

JP2018101838A - アナログスイッチ回路

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Publication number: JP2018101838A
Application number: JP2016245525A
Authority: JP
Inventors: 洋士迫田; Yoji Sakota
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2016-12-19
Filing date: 2016-12-19
Publication date: 2018-06-28
Anticipated expiration: 2036-12-19
Also published as: JP6845680B2

Abstract

【課題】遮断時の高周波帯域でのアイソレーション特性を向上させたアナログスイッチ回路を提供する。【解決手段】アナログスイッチのメイントランジスタを第１トランジスタＭＰ１，ＭＮ１の並列接続で構成し、そのトランジスタＭＰ１，ＭＮ１のオフ時にそのメイントランジスタＭＰ１，ＭＮ１のバックゲートに逆バイアス電圧を印加するための第２トランジスタＭＰ２，ＭＮ２を接続し、そのトランジスタＭＰ２，ＭＮ２に並列にキャパシタＣ１，Ｃ２を接続する。【選択図】図１

Description

本発明は、低電源電圧でも正常動作し且つ遮断時に高周波帯域でも高アイソレーション特性を実現したアナログスイッチ回路に関するものである。

ＣＭＯＳ回路を使用した無線通信分野の技術開発が発展しており、複数の電源電圧を有するシステムにおいて、微小信号を取り扱う機会が多くなってきた。それらのシステムでは、送受信信号の切り替え用、マルチチャンネル入力信号の経路切り替え用など、多くの場面でＣＭＯＳ回路を使用したアナログスイッチ回路が用いられている。

ＣＭＯＳ回路を使用したアナログスイッチ回路への要求事項は、低電源電圧でも正常動作すること、及びアナログスイッチ回路の遮断時に高アイソレーション特性を確保できることが挙げられる。図７に示すアナログスイッチ回路（特許文献１）や図８に示すアナログスイッチ回路（特許文献２）はこのような要求に対応したものである。

図７のアナログスイッチ回路において、ＭＰ１はＰＭＯＳトランジスタ、ＭＮ１はＮＭＯＳトランジスタであり、入出力端子Ａ，Ｂの間に並列接続されていて、アナログスイッチのメイントランジスタを構成する。トランジスタＭＮ１のゲートには制御端子ＣＴＲＬの信号がそのまま入力し、トランジスタＭＰ１のゲートには制御端子ＣＴＲＬの信号がインバータＩＮＶ１で反転して入力する。

ＭＰ２はトランジスタＭＰ１のバックゲートと高電位電源端子ＶＤＤとの間に接続されたＰＭＯＳトランジスタ、ＭＮ２はトランジスタＭＮ１のバックゲートと低電位電源端子ＶＳＳとの間に接続されたＮＭＯＳトランジスタであり、いずれもバックゲートバイアス用として働く。

ＭＰ３はトランジスタＭＰ１のバックゲートとソース間に接続されたＰＭＯＳトランジスタ、ＭＮ３はトランジスタＭＮ１のバックゲートとソース間に接続されたＮＭＯＳトランジスタであり、これもバックゲートバイアス用として働く。

ＭＮ４はトランジスタＭＰ３に並列接続されそのトランジスタＭＰ３と同期してオン／オフするＮＭＯＳトランジスタ、ＭＰ４はトランジスタＭＮ３に並列接続されそのトランジスタＭＮ３と同期してオン／オフするＮＭＯＳトランジスタである。

図７のアナログスイッチ回路は、制御端子ＣＴＲＬが“Ｈ”のときは、トランジスタＭＰ１，ＭＮ１，ＭＰ３，ＭＮ３，ＭＰ４，ＭＮ４がオンし、トランジスタＭＰ２，ＭＮ２がオフする。このため、トランジスタＭＰ１，ＭＮ１のオンによって入出力端子Ａ，Ｂ間が導通する。また、トランジスタＭＰ１，ＭＮ１はそれぞれバックゲートとソース間が直接接続されるので、それらの閾値電圧が低閾値電圧に設定され、低電源電圧対応が可能となる。

一方、制御端子ＣＴＲＬが“Ｌ”のときは、トランジスタＭＰ１，ＭＮ１，ＭＰ３，ＭＮ３，ＭＰ４，ＭＮ４がオフし、トランジスタＭＰ２，ＭＮ２がオンする。このため、トランジスタＭＰ１，ＭＮ１のオフによって入出力端子Ａ，Ｂ間が遮断される。また、トランジスタＭＰ１はバックゲートに高電圧ＶＤＤが印加し、ＭＮ１はバックゲートに低電圧ＶＳＳが印加するので、基板バイアス効果によって、それらのトランジスタＭＰ１，ＭＮ１の閾値電圧が高閾値電圧に切り替えられ、トランジスタＭＰ１，ＭＮ１のオフ状態が深くなり、入出力端子Ａ，Ｂ間のアイソレーションが高くなる。

図８のアナログスイッチ回路において、ＭＰ１１はＰＭＯＳトランジスタ、ＭＮ１１はＮＭＯＳトランジスタであり、入出力端子Ａ，Ｂの間に並列接続されていて、アナログスイッチのメイントランジスタを構成する。トランジスタＭＰ１１のゲートには制御端子ＣＴＲＬの信号がそのまま入力し、トランジスタＭＮ１１のゲートにはインバータＩＮＶ２で反転して入力する。

ＭＰ１２はトランジスタＭＰ１１のバックゲートと高電位電源端子ＶＤＤとの間に接続されたＰＭＯＳトランジスタ、ＭＮ１２はトランジスタＭＮ１のバックゲートと低電位電源端子ＶＤＤとの間に接続されたＮＭＯＳトランジスタであり、いずれもバックゲートバイアス用である。

Ｒ１はトランジスタＭＰ１１のソースとバックゲート間に接続された抵抗、Ｒ２はトランジスタＭＮ１１のソースとバックゲート間に接続された抵抗であり、いずれもバックゲートバイアス用である。

Ｄ１はトランジスタＭＮ１１のバックゲートと高電位電源端子ＶＤＤとの間に存在する寄生容量、Ｄ２はトランジスタＭＮ１２のバックゲートと高電位電源端子ＶＤＤとの間に存在する寄生容量であり、いずれも製造上から生成している。

図８のアナログスイッチ回路は、制御端子ＣＴＲＬが“Ｌ”のときは、トランジスタＭＰ１１，ＭＮ１１がオンし、トランジスタＭＰ１２，ＭＮ１２がオフする。このため、入出力端子Ａ，Ｂ間が導通する。このとき、トランジスタＭＰ１１はバックゲートとソース間に抵抗Ｒ１が接続され、トランジスタＭＮ１１もバックゲートとソース間に抵抗Ｒ２が接続されるので、それらのトランジスタＭＰ１１，ＭＮ１１は低閾値電圧に設定され、低電源電圧対応が可能となる。

一方、制御端子ＣＴＲＬが“Ｈ”のときは、トランジスタＭＰ１１，ＭＮ１１がオフし、トランジスタＭＰ１２，ＭＮ１２がオンする。このため、入出力端子Ａ，Ｂ間が遮断される。このとき、トランジスタＭＰ１１はバックゲートに高電圧ＶＤＤが印加され、トランジスタＭＮ１１はバックゲートに低電圧ＶＳＳが印加されるので、基板バイアス効果によって、それらのトランジスタＭＰ１１，ＭＮ１１の閾値電圧が高閾値電圧に切り替えられ、トランジスタＭＰ１１，ＭＮ１１のオフ状態が深くなり、入出力端子Ａ，Ｂ間のアイソレーションが高くなる。

特開平６−１６９２４７号公報特開２０１５−０４１８９７号公報

ところが、図７のアナログスイッチ回路は、トランジスタＭＰ１，ＭＮ１のオン抵抗の値を５ｋΩとして、遮断時のアイソレーション特性を測定してみると、図９の破線で示すように、比較的周波数の低い信号帯域（例として周波数を１０ＭＨｚ）では−１０３ｄＢであるが、１ＧＨｚでは−３８ｄＢ程度になっていて、高周波帯域におけるアイソレーション特性が不十分となる。

また、図８のアナログスイッチ回路も図７のアナログスイッチ回路と同様に高周波帯域におけるアイソレーション特性が不十分となる。さらにここでは、特に、トランジスタＭＮ１１のバックゲートと高電位電源端子ＶＤＤとの間に寄生容量Ｄ１が生成されるので、高周波領域ではトランジスタＭＮ１１のアイソレーションがさらに劣化する。そこで、抵抗Ｒ２を接続することで、そのアイソレーションの劣化を調整している。抵抗Ｒ１は抵抗Ｒ２とのバランス上から挿入されている。

本発明の目的は、遮断時の高周波帯域でのアイソレーション特性を向上させたアナログスイッチ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のアナログスイッチ回路は、第１入出力端子と第２入出力端子の間に接続された第１トランジスタと、前記第１トランジスタがオフに制御されるとき前記第１トランジスタのバックゲートに逆バイアス電圧を印加するための第２トランジスタと、前記第１トランジスタがオンに制御されるとき前記第１トランジスタのソースとバックゲートとの間を接続するための第３トランジスタと、前記第２トランジスタに並列接続されたキャパシタとを備えることを特徴とする。

請求項２にかかる発明のアナログスイッチ回路は、第１入出力端子と第２入出力端子に並列接続された第１導電型の第１トランジスタ及び第２導電型の第１トランジスタと、前記第１導電型の第１トランジスタのバックゲートと第１電源端子の間に接続された第１導電型の第２トランジスタと、前記第２導電型の第１トランジスタのバックゲートと第２電源端子の間に接続された第２導電型の第２トランジスタと、前記第１導電型の第１トランジスタのソースとバックゲートとの間に接続された第１導電型の第３トランジスタと、前記第２導電型の第１トランジスタのソースとバックゲートとの間に接続された第２導電型の第３トランジスタと、前記第１導電型の第２トランジスタに並列接続された第１キャパシタと、前記第２導電型の第２トランジスタに並列接続された第２キャパシタとを備え、第１制御信号によって、前記第１導電型の第１トランジスタ及び前記第２導電型の第１トランジスタがオンし、前記第１導電型の第２トランジスタ及び前記第２導電型の第２トランジスタがオフし、前記第１導電型の第３トランジスタ及び前記第２導電型の第３トランジスタがオンし、第２制御信号によって、前記第１導電型の第１トランジスタ及び前記第２導電型の第１トランジスタがオフし、前記第１導電型の第２トランジスタ及び前記第２導電型の第２トランジスタがオンし、前記第１導電型の第３トランジスタ及び前記第２導電型の第３トランジスタがオフすることを特徴とする。

本発明によれば、第１トランジスタのバックゲートに逆バイアス電圧を印加するための第２トランジスタに、並列にキャパシタを接続したので、第１トランジスタを遮断させる際に、その第２トランジスタのオン抵抗とそのキャパシタによってハイパスフィルタが構成される。つまり、第１トランジスタのソース・ドレイン間の通路からみればローパスフィルタが構成される。このため、入出力端子へ入出力する信号が高周波になるほど逆バイアスが強くかかって閾値電圧がより大きくなり、遮断時の高周波帯域でのアイソレーション特性を向上させることができる。

本発明の第１実施例のアナログスイッチ回路の回路図である。図１のアナログスイッチ回路の等価回路図である。本発明の第２実施例のアナログスイッチ回路の回路図である。図３のアナログスイッチ回路の等価回路図である。本発明の第３実施例のアナログスイッチ回路の回路図である。図５のアナログスイッチ回路の等価回路図である。従来のアナログスイッチ回路の回路図である。従来の別のアナログスイッチ回路の等価回路図である。アナログスイッチ回路の遮断時のアイソレーション特性図である。

＜第１実施例＞
図１に本発明の第１実施例のアナログスイッチ回路を示す。図１において、前述した図７のアナログスイッチ回路を構成する要素と同じ要素には同じ符号をつけて重複説明を省略する。本実施例では、トランジスタＭＰ１のバックゲートバイアス用のトランジスタＭＰ２のソース・ドレイン間に並列にキャパシタＣ１を接続し、トランジスタＭＮ１のバックゲートバイアス用のトランジスタＭＮ２のソース・ドレイン間にも並列にキャパシタＣ２を接続している。なお、トランジスタＭＰ４，ＭＮ４は省略することができる。

制御端子ＣＴＲＬが“Ｈ”のときは、図７で説明したのと同様に、トランジスタＭＰ１，ＭＮ１，ＭＰ３，ＭＮ３，ＭＰ４，ＭＮ４がオンし、トランジスタＭＰ２，ＭＮ２がオフする。このため、トランジスタＭＰ１，ＭＮ１のオンによって入出力端子Ａ，Ｂ間が導通する。また、トランジスタＭＰ１，ＭＮ１はそれぞれバックゲートとソース間が接続されるので、それらの閾値電圧が低閾値電圧に切り替えられ、低電源電圧対応が可能となる。

一方、制御端子ＣＴＲＬが“Ｌ”のときは、図７で説明したのと同様に、トランジスタＭＰ１，ＭＮ１，ＭＰ３，ＭＮ３，ＭＰ４，ＭＮ４がオフし、トランジスタＭＰ２，ＭＮ２がオンする。このため、トランジスタＭＰ１，ＭＮ１のオフによって入出力端子Ａ，Ｂ間が遮断される。また、トランジスタＭＰ１はバックゲートに高電圧ＶＤＤが印加し、トランジスタＭＮ１はバックゲートに低電圧ＶＳＳが印加するので、基板バイアス効果によって、それらのトランジスタＭＰ１，ＭＮ１の閾値電圧が高閾値電圧に切り替えられ、トランジスタＭＰ１，ＭＮ１のオフ状態が深くなり、入出力端子Ａ，Ｂ間のアイソレーションが高くなる。

このときの図１のトランジスタＭＰ１，ＭＮ１、ＭＰ２，ＭＮ２の部分の等価回路を図２に示した。ＣｐｂｓはトランジスタＭＰ１のバックゲートとソース間の容量、Ｃｐｂｄはバックゲートとドレイン間の容量である。また、ＣｎｂｓはトランジスタＭＮ１のバックゲートとソース間の容量、Ｃｎｂｄはバックゲートとドレイン間の容量である。また、ＲｐｏｎはトランジスタＭＰ２のオン抵抗、ＲｎｏｎはトランジスタＭＮ２のオン抵抗である。

図２に示すように、トランジスタＭＰ１のバックゲートと接地（高電位電源端子ＶＤＤ）との間にはキャパシタＣ１とオン抵抗Ｒｐｏｎの並列接続によるハイパスフィルタが構成されるが、このハイパスフィルタは入出力端子Ａ，Ｂ間の経路からみるとローパスフィルタとして機能する。また、トランジスタＭＮ１のバックゲートと接地（低電位電源端子ＶＳＳ）との間にはキャパシタＣ２とオン抵抗Ｒｎｏｎの並列接続によるハイパスフィルタが構成されるが、このハイパスフィルタも入出力端子Ａ，Ｂ間の経路からみるとローパスフィルタとして機能する。

したがって、入出力端子Ａ、Ｂの経路からみたローパスフィルタのカットオフ周波数ｆｃは、容量Ｃｐｂｓ，Ｃｐｂｄ，Ｃｎｂｓ，Ｃｎｂｄを無視すると、

によって表される。このため、トランジスタＭＰ１，ＭＮ１がオフ状態のときに入出力端子Ａ，Ｂにこのカットオフ周波数を超える高周波信号が入力するときは、トランジスタＭＰ１，ＭＮ１の逆バイアス電圧がさらに大きくなって、そのトランジスタＭＰ１，ＭＮ１の閾値電圧がさらに大きくなり、アイソレーション特性がより向上する。

図１のアナログスイッチ回路のアイソレーション特性を図９に実線で示した。通過する信号周波数の周波数が１０ＭＨｚでは、破線で示した図７のアナログスイッチ回路と同じ−１０３ｄＢであるが、入力信号の周波数が１ＧＨｚに高くなると、−５４ｄＢと大きくなっている。１ＧＨｚの場合を従来例と比較すると、その差分は１６ｄＢであり、遮断時のアイソレーション特性に大きな改善効果が得られている。ただし、図９では、トランジスタＭＰ１，ＭＮ１のオン抵抗Ｒｐｏｎ，Ｒｎｏｎをそれぞれ５ｋΩとし、キャパシタＣ１，Ｃ２の容量値を１ｐＦとした場合である。

＜第２実施例＞
図３に第２実施例のアナログスイッチ回路を示す。アナログスイッチ回路は単独のＭＯＳトランジスタで構成することもできる。この図３のアナログスイッチ回路は、メインスイッチをＰＭＯＳトランジスタＭＰ１で構成し、バックゲートバイアス制御用をＰＭＯＳトランジスタＭＰ２，ＭＰ３で構成したものである。図４にこの図３の等価回路を示した。

本実施例のアナログスイッチ回路では、入出力端子Ａ、Ｂの経路からみたローパスフィルタのカットオフ周波数ｆｃは、容量Ｃｐｂｓ，Ｃｐｂｄを無視すると、

によって表される。したがって、入出力端子Ａ，Ｂにこのカットオフ周波数を超える高周波信号が入力するときは、トランジスタＭＰ１の逆バイアス電圧が大きくなって、そのトランジスタＭＰ１の閾値電圧がさらに大きくなり、遮断時のアイソレーション特性がより向上する。

＜第３実施例＞
図５に第３実施例のアナログスイッチ回路を示す。この図３のアナログスイッチ回路は、メインスイッチをＮＭＯＳトランジスタＭＮ１で構成し、バックゲートバイアス制御用をＮＭＯＳトランジスタＭＮ２、ＭＮ３で構成したものである。図６にこの図３の等価回路を示した。

本実施例のアナログスイッチ回路では、入出力端子Ａ、Ｂの経路からみたローパスフィルタのカットオフ周波数ｆｃは、容量Ｃｎｂｓ，Ｃｎｂｄを無視すると、

によって表される。したがって、入出力端子Ａ，Ｂにこのカットオフ周波数を超える高周波信号が入力するときは、トランジスタＭＮ１の逆バイアス電圧が大きくなって、そのトランジスタＭＮ１の閾値電圧がさらに大きくなり、遮断時のアイソレーション特性がより向上する。

ＭＰ１〜ＭＰ４，ＭＰ１１，ＭＰ１２：ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ４，ＭＮ１１，ＭＮ１２：ＮＭＯＳトランジスタ

Claims

第１入出力端子と第２入出力端子の間に接続された第１トランジスタと、前記第１トランジスタがオフに制御されるとき前記第１トランジスタのバックゲートに逆バイアス電圧を印加するための第２トランジスタと、前記第１トランジスタがオンに制御されるとき前記第１トランジスタのソースとバックゲートとの間を接続するための第３トランジスタと、前記第２トランジスタに並列接続されたキャパシタとを備えることを特徴とするアナログスイッチ回路。
第１入出力端子と第２入出力端子に並列接続された第１導電型の第１トランジスタ及び第２導電型の第１トランジスタと、前記第１導電型の第１トランジスタのバックゲートと第１電源端子の間に接続された第１導電型の第２トランジスタと、前記第２導電型の第１トランジスタのバックゲートと第２電源端子の間に接続された第２導電型の第２トランジスタと、前記第１導電型の第１トランジスタのソースとバックゲートとの間に接続された第１導電型の第３トランジスタと、前記第２導電型の第１トランジスタのソースとバックゲートとの間に接続された第２導電型の第３トランジスタと、前記第１導電型の第２トランジスタに並列接続された第１キャパシタと、前記第２導電型の第２トランジスタに並列接続された第２キャパシタとを備え、
第１制御信号によって、前記第１導電型の第１トランジスタ及び前記第２導電型の第１トランジスタがオンし、前記第１導電型の第２トランジスタ及び前記第２導電型の第２トランジスタがオフし、前記第１導電型の第３トランジスタ及び前記第２導電型の第３トランジスタがオンし、
第２制御信号によって、前記第１導電型の第１トランジスタ及び前記第２導電型の第１トランジスタがオフし、前記第１導電型の第２トランジスタ及び前記第２導電型の第２トランジスタがオンし、前記第１導電型の第３トランジスタ及び前記第２導電型の第３トランジスタがオフすることを特徴とするアナログスイッチ回路。