JP6375307B2 - 周波数乗算器 - Google Patents

Description

本願は、概して周波数乗算器に関し、更に特定して言えば、無線周波数（ＲＦ）及びミリ波周波数（例えば、約０．１ ｍｍ〜１０ ｍｍの波長）で有する直流（ＤＣ）電力消費が一層低い周波数乗算器に関連する。

周波数乗算器は、ＲＦ応用例を含む種々の応用例において用いられてきている。図１は、例示の以前の周波数乗算器を示す。図示するように、この乗算器１００は、入力差動信号ｆ_Ｌｏ＋及びｆ_ＬＯ−の２倍の周波数を有する差動出力信号２ｆ_Ｌｏ＋及び２ｆ_ＬＯ−を生成するように動作する。この例では、差動出力信号２ｆ_Ｌｏ＋及び２ｆ_ＬＯ−は、変調器のための局部発振器信号として機能し得る。図１の例において、入力差動信号ｆ_Ｌｏ＋及びｆ_ＬＯ−は、トランジスタＱ１及びＱ２のゲートに供給される。トランジスタＱ１及びＱ２（これらは、図示するように、ＮＭＯＳトランジスタである）は、共通ノードと供給レール（例えば、接地）との間に結合されるトランジスタの差動対を形成するように配される。インダクタＬ（これは、その中央タップにおいて供給レールＶＤＤに結合される）が、トランジスタＱ３（これは、図示するように、ＮＭＯＳトランジスタである）のゲートと共に、差動対Ｑ１／Ｑ２の共通ノードに結合される。トランジスタＱ３のソースもインダクタＬに結合される。

しかし、この配置にはいくつかの問題がある。第１に、有限のトランスコンダクタンス密度のため、ＲＦ及びミリ波周波数でのＤＣ電力消費が高くなり得る。第２に、単一の同相インダクタタップ（これは、図１の例において、供給レールＶＤＤに結合される）の存在に起因して乗算器１００の出力におけるバイアス柔軟性の不足がある。従って、改善された特性を備えた周波数乗算器が必要とされる。

或る装置が提供される。例示の実施例において、この装置は、第１の供給レール、第２の供給レール、第１の周波数を有する第１の差動信号を受信するように構成されるトランジスタの差動対、一次側及び二次側を有する変圧器、第１の供給レールと変圧器の一次側とトランジスタの差動対とに結合される第１のトランジスタであって、第１の導電型である第１のトランジスタ、及び第２の供給レールと変圧器の一次側とトランジスタの差動対とに結合される第２のトランジスタであって、第２の導電型である第２のトランジスタを含む。変圧器の一次側はトランジスタの差動対に結合され、変圧器の二次側は、第２の周波数を有する第２の差動信号を出力するように構成され、第２の周波数は第１の周波数より大きい。

特定の実装において、第１のトランジスタは、第１の受動電極と第２の受動電極と制御電極とを有し得、第１のトランジスタの第１の受動電極は変圧器の一次側に結合され、第１のトランジスタの第２の受動電極は第１の供給レールに結合され、第１のトランジスタの制御電極はトランジスタの差動対に結合される。第２のトランジスタは、第１の受動電極と第２の受動電極と制御電極とを有し得、第２のトランジスタの第１の受動電極は変圧器の一次側に結合され、第２のトランジスタの第２の受動電極は第２の供給レールに結合され、第２のトランジスタの制御電極はトランジスタの差動対に結合される。

特定の実装において、第１の供給レールは接地であり得る。第１のトランジスタはＮ型トランジスタであり得、第２のトランジスタはＰ型トランジスタであり得る。第１のトランジスタはＮＭＯＳトランジスタであり得、第２のトランジスタはＰＭＯＳトランジスタであり得る。

他の実施例において、装置は、第１の供給レール、第２の供給レール、共通ノードと第１の供給レールとの間に結合される第１のＭＯＳトランジスタ、共通ノードと第２の供給レールとの間に結合される第２のＭＯＳトランジスタ、変圧器、第３のＭＯＳトランジスタ、及び第４のＭＯＳトランジスタを含む。第１のＭＯＳトランジスタは、そのゲートで第１の差動信号の第１の部分を受信するように構成され、第１の差動信号は第２の周波数を有する。第２のＭＯＳトランジスタは、そのゲートで第１の差動信号の第２の部分を受信するように構成される。変圧器は、第１の端子と第２の端子と中央タップとを備えた一次側と、第１の端子と第２の端子と中央タップとを備えた二次側とを有する。変圧器の一次側の第１の端子は共通ノードに結合され、変圧器の一次側の中央タップは同相電圧を受信するように構成される。変圧器の二次側の第１の端子は、第２の差動信号の第１の部分を出力するように構成され、変圧器の二次側の中央タップは同相電圧を受信するように構成され、変圧器の二次側の第２の端子は、第２の差動信号の第２の部分を出力するように構成され、第２の差動信号は第２の周波数を有し、第２の周波数は第１の周波数より大きい。第３のＭＯＳトランジスタは、変圧器の一次側の第２の端子と第２の供給レールとの間に結合され、そのゲートで共通ノードに結合され、第３のＭＯＳトランジスタは、第１の導電型である。第４のＭＯＳトランジスタは、変圧器の一次側の第２の端子と第１の供給レールとの間に結合され、そのゲートで共通ノードに結合され、第４のＭＯＳトランジスタは、第２の導電型である。

特定の実装において、第１、第２、及び第３のＭＯＳトランジスタは、ＮＭＯＳトランジスタであり得、第４のトランジスタはＰＭＯＳトランジスタであり得る。第２の周波数は、第１の周波数の２倍であり得る。

正のフィードバックを備えた従来の周波数乗算器の一例の図である。

本発明の原理に従って実装される正のフィードバックを備えた周波数乗算器の一例の図である。

図２は例示の周波数乗算器２００を図示する。乗算器１００と同様に、乗算器２００は、例えば、入力差動信号ｆ_Ｌｏ＋及びｆ_ＬＯ−の周波数の２倍を有する差動出力信号２ｆ_Ｌｏ＋及び２ｆ_ＬＯ−を生成し得る。しかし、トポロジーに幾つかの違いがある。即ち、インダクタＬが変圧器ＴＲで置き換えられており、トランジスタＱ４（これは、例えば、ＰＭＯＳトランジスタであり得る）が付加されている。この構成において、トランジスタＱ３及びＱ４は、反対の導電型であるように配され、例えば、トランジスタＱ３及びＱ４が、それぞれ、ＮＭＯＳ及びＰＭＯＳトランジスタであるように示されている。これらのトランジスタＱ３及びＱ４も供給レール（例えば、供給レールＶＤＤ及び接地）間に結合される。これらのトランジスタＱ３及びＱ４は変圧器ＴＲの一次側の端子に共通に結合されるため、及びトランジスタＱ３及びＱ４のゲートが差動対Ｑ１／Ｑ２の共通ノードに結合されるため、これらのトランジスタＱ３及びＱ４は、「スタックされた」トランスコンダクタンスデバイスとして動作する。このスタックされた配置を有する（例えば、トランジスタＱ４のソースがトランジスタＱ３のドレインに結合される）ことにより、これらのトランスコンダクタンスデバイス（例えば、トランジスタＱ３及びＱ４）間の電流再利用が許可され、これは、例えば、トランスコンダクタンス密度を２倍にし得る。

一層良好なバイアスも達成され得る。図示するように、この例では変圧器ＴＲでインダクタＬを置き換えており、変圧器ＴＲの一次側が、それぞれ、差動対Ｑ１／Ｑ２の共通ノードとトランジスタＱ３及びＱ４のドレイン及びソースとに結合され、二次側が差動出力信号２ｆ_Ｌｏ＋及び２ｆ_Ｌｏ−を提供する。変圧器ＴＲは少なくとも２つの中央タップ（例えば、一次側で１つ及び二次側で一つ）を提供し得るため、同相電圧ＶＣＭがこれらの中央タップに印加され得る。この同相電圧ＶＣＭは、トランジスタＱ３及びＱ４に対して改善された（例えば、最適化された）バイアスを提供するように選択され得る。

当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

Claims (10)

1. 接地と、
   電源レールと、
   第１の周波数を有する第１の差動信号を受信するように構成されるトランジスタの差動対と、
   １次側と２次側とを有する変圧器であって、前記変圧器の１次側の第１の端子が前記トランジスタの差動対に結合され、前記変圧器の２次側が、第２の周波数を有する第２の差動信号を出力するように構成され、前記第２の周波数が前記第１の周波数より大きい、前記変圧器と、
   前記接地と前記変圧器の１次側の第２の端子との間に結合されるＮＭＯＳトランジスタであって、制御電極が前記第１の端子に結合される、前記ＮＭＯＳトランジスタと、
   前記電源レールと前記変圧器の１次側の前記第２の端子との間に結合されるＰＭＯＳトランジスタであって、制御電極が前記第１の端子に結合される、前記ＰＭＯＳトランジスタと、
   を含む、装置。
2. 請求項１に記載の装置であって、
   前記ＮＭＯＳトランジスタが、第１の受動電極と第２の受動電極とを有し、前記ＮＭＯＳトランジスタの第１の受動電極が前記変圧器の１次側に結合され、前記ＮＭＯＳトランジスタの第２の受動電極が前記接地に結合される、装置。
3. 請求項２に記載の装置であって、
   前記ＰＭＯＳトランジスタが、第１の受動電極と第２の受動電極とを有し、前記ＰＭＯＳトランジスタの第１の受動電極が前記変圧器の１次側に結合され、前記ＰＭＯＳトランジスタの第２の受動電極が前記電源レールに結合される、装置。
4. 電源レールと、
   接地と、
   共通ノードと前記接地との間に結合される第１のＭＯＳトランジスタであって、前記第１のＭＯＳトランジスタが、そのゲートで第１の差動信号の第１の部分を受信するように構成され、前記第１の差動信号が第１の周波数を有する、前記第１のＭＯＳトランジスタと、
   前記共通ノードと前記接地との間に結合される第２のＭＯＳトランジスタであって、前記第２のＭＯＳトランジスタが、そのゲートで前記第１の差動信号の第２の部分を受信するように構成される、前記第２のＭＯＳトランジスタと、
   変圧器であって、
   第１の端子と第２の端子と中央タップとを備える１次側であって、前記変圧器の１次側の前記第１の端子が前記共通ノードに結合され、前記変圧器の１次側の前記中央タップが同相電圧を受信するように構成される、前記１次側と、
   第１の端子と第２の端子と中央タップとを備える２次側であって、前記変圧器の２次側の前記第１の端子が、第２の差動信号の第１の部分を出力するように構成され、前記変圧器の２次側の前記中央タップが同相電圧を受信するように構成され、前記変圧器の２次側の前記第２の端子が、前記第２の差動信号の第２の部分を出力するように構成され、前記第２の差動信号が第２の周波数を有し、前記第２の周波数が前記第１の周波数より大きい、前記２次側と、
   を有する、前記変圧器と、
   前記変圧器の１次側の前記第２の端子と前記接地との間に結合されるＮＭＯＳトランジスタであって、そのゲートで前記共通ノードに結合される、前記ＮＭＯＳトランジスタと、
   前記変圧器の１次側の前記第２の端子と前記第１の供給レールとの間に結合されるＰＭＯＳトランジスタであって、そのゲートで前記共通ノードに結合される、前記ＰＭＯＳトランジスタと、
   を含む、装置。
5. 請求項４に記載の装置であって、
   前記第１及び第２のＭＯＳトランジスタがＮＭＯＳトランジスタである、装置。
6. 請求項５に記載の装置であって、
   前記第２の周波数が前記第１の周波数の２倍である、装置。
7. 周波数乗算器であって、
   第１の周波数を有する第１の差動信号を受信する第１及び第２のトランジスタの差動対と、
   第１の端子において前記第１及び第２のトランジスタの差動対に結合される１次側と、前記第１の周波数と異なる第２の周波数を有する第２の差動信号を出力する２次側とを有する変圧器と、
   前記変圧器の１次側の第２の端子と第１の電位を有する第１の電圧ラインとの間に結合される第１の導電型の第３のトランジスタであって、前記変圧器の１次側の第１の端子に結合される制御端子を有する、前記第３のトランジスタと、
   前記第１の電位と異なる第２の電位を有する第２の電圧ラインと前記変圧器の１次側の第２の端子との間に結合される前記第１の導電型と異なる第２の導電型の第４のトランジスタであって、前記変圧器の１次側の第１の端子に結合される制御端子を有する、前記第４のトランジスタと、
   を含む、周波数乗算器。
8. 請求項７に記載の周波数乗算器であって、
   前記第１の電位が接地であり、前記第２の電位が電源電圧である、周波数乗算器。
9. 請求項８に記載の周波数乗算器であって、
   前記第１、第２及び第３のトランジスタがＮＭＯＳトランジスタであり、前記第４のトランジスタがＰＭＯＳトランジスタである、周波数乗算器。
10. 請求項９に記載の周波数乗算器であって、
    前記変圧器の１次側と２次側とがそれぞれ同相電圧に結合される中央タップを有する、周波数乗算器。