KR101820499B1 - 클래스 ab 증폭기들 - Google Patents

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Abstract

클래스 AB 증폭기는, 전압 소스 단자(Vdd)와 통신하는 제 1 단자를 갖는 제 1 인덕터(L1)를 포함한다. 제 1 트랜지스터(T1)는 제 1 인덕터(L1)의 제 2 단자와 통신하는 드레인 단자를 갖는다. 제 2 트랜지스터(T2)는 제 1 트랜지스터(T1)의 소스 단자와 통신하는 소스 단자를 갖는다. 제 2 인덕터(L2)는 제 2 트랜지스터(T2)의 드레인 단자와 통신하는 제 1 단자 및 기준 전위(reference potential)(Vss)와 통신하는 제 2 단자를 갖는다. 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2)의 드레인 단자들은 용량적으로 함께 결합(Ccm)된다.

Description

클래스 AB 증폭기들{CLASS AB AMPLIFIERS}
관련 출원들에 대한 상호 참조
본 출원은 2011년 3월 9일 출원된 미국 출원 번호 제13/044,183호 및 2010년 3월 9일 출원된 미국 가 출원 번호 제61/312,617호에 대한 우선권을 주장한다. 상기 출원들의 개시는 그 전체가 본원에 참조로서 통합된다.
본 개시는 증폭기들에 관한 것으로서, 보다 특정하게는 클래스 AB 증폭기들(class AB amplifiers)에 관한 것이다.
여기에서 제공되는 배경 기술의 설명은 본 개시의 환경을 일반적으로 제시하기 위한 것이다. 본 배경 기술 부분에서 설명되는 정도의 본 발명자들의 개시 내용(work)은 물론, 본 발명의 출원 시점에서 종래 기술로서 달리 한정하지 않은 설명의 양상들은, 본 개시에 대한 종래 기술인 것으로 명시적으로도 암묵적으로도 인정하는 것은 아니다.
클래스 A 증폭기들(class A amplifiers)은 입력 신호의 전체 사이클에 걸쳐서 동작한다. 출력 신호는 이러한 입력 신호의 스케일업된 복사(scaled-up replica)이다. 클래스 A 증폭기들은 유도성 출력 결합을 이용하여 약 50%의 최대 효율을 갖고, 용량성 출력 결합을 이용하여 약 25%의 최대 효율을 갖는다.
클래스 A 증폭기들에 있어서, 트랜지스터는 이 트랜지스터가 항상 도통되도록 바이어스된다. 트랜지스터는 이러한 트랜지스터의 전달 특성의 선형 부분에 걸쳐서 동작된다. 트랜지스터가 항상 도통되기 때문에, 어떠한 입력도 없을 때 조차도, 파워 서플라이로부터 전력이 끌어당겨진다. 높은 출력 전력이 필요한 경우, 전력 소모 (및 수반되는 열)은 상당해질 수 있다.
클래스 B 증폭기들은 입력 사이클의 절반(half) 동안 증폭한다. 결과적으로, 클래스 B 증폭기들은 클래스 A 증폭기들 보다 왜곡을 증가시키는 경향이 있지만 더 높은 효율을 갖는다. 클래스 B 증폭기들은 75% 이상의 최대 효율을 갖는다. 트랜지스터들은 시간의 절반 동안 스위치 오프되며, 이 시간에는 전력을 낭비하지 않는다.
클래스 B 증폭기들은 상보적인 트랜지스터들 쌍("푸쉬-풀(push-pull)" 트랜지스터 배열)을 이용할 수 있다. 상보적인 디바이스들은 입력 신호의 반대의 절반들을 증폭한다. 신호의 절반들을 재결합(re-join)시킬 때, 미스매치(mismatch) 또는 크로스오버 왜곡(crossover distortion)이 발생할 수 있다. 미스매치 문제에 대한 하나의 솔루션은 트랜지스터들을 사용하지 않을 때 완전히 오프(off)시키는 것이 아니라 아주 조금 온(on)이 되도록 바이어싱하는 것을 포함한다. 이러한 바이어싱 접근법은 클래스 AB 동작이라 불린다. 다시 말해, 클래스 AB 증폭 디바이스들은, 양쪽 모두의 트랜지스터들이 크로스오버 포인트(crossover point) 주위에서 도통되도록 바이어스되는 클래스 B 출력 스테이지를 포함할 수 있다.
클래스 AB 증폭기는, 전압 소스 단자와 통신하는 제 1 단자를 갖는 제 1 인덕터를 포함한다. 제 1 트랜지스터는 제 1 인덕터의 제 2 단자와 통신하는 드레인 단자를 갖는다. 제 2 트랜지스터는 제 1 트랜지스터의 소스 단자와 통신하는 소스 단자를 갖는다. 제 2 인덕터는 제 2 트랜지스터의 드레인 단자와 통신하는 제 1 단자 및 기준 전위(reference potential)와 통신하는 제 2 단자를 갖는다. 제 1 트랜지스터와 제 2 트랜지스터의 드레인 단자들은 용량적으로 함께 결합된다.
다른 특징들에서, 제 1 캐패시턴스는 제 1 트랜지스터와 제 2 트랜지스터의 소스 단자들과 통신하는 제 1 단자를 갖는다. 제 1 캐패시턴스의 제 2 단자는 클래스 AB 증폭기에 대한 전압 입력과 통신한다.
다른 특징들에서, 제 1 캐패시턴스는 제 1 트랜지스터와 제 2 트랜지스터의 게이트 단자들과 통신하는 제 1 단자를 갖는다. 제 1 캐패시턴스의 제 2 단자는 클래스 AB 증폭기에 대한 전압 입력과 통신한다.
다른 특징들에서, 제 1 가변 캐패시턴스(variable capacitance)는 제 1 인덕터와 병렬로 연결된다. 제 2 가변 캐패시턴스는 제 2 인덕터와 병렬로 연결된다. 제 1 캐패시턴스는 제 1 트랜지스터의 드레인 단자와 통신하는 제 1 단자 및 제 2 트랜지스터의 드레인 단자와 통신하는 제 2 단자를 갖는다.
다른 특징들에서, N개의 캐패시턴스들이 제 1 트랜지스터의 드레인 단자와 통신하는 제 1 단자들을 갖는다. N개의 저항들이 N개의 캐패시턴스들의 각각의 것들의 제 2 단자들과 통신하는 제 1 단자들을 갖고, 제 2 트랜지스터의 드레인 단자와 통신하는 제 2 단자들을 가지며, 여기서 N은 0 보다 큰 정수이다.
다른 특징들에서, 제 3 인덕터는 전압 소스 단자와 통신하는 제 1 단자를 갖는다. 제 3 트랜지스터는 제 3 인덕터의 제 2 단자와 통신하는 드레인 단자를 갖는다. 제 4 트랜지스터는 제 3 트랜지스터의 소스 단자와 통신하는 소스 단자를 갖는다. 제 4 인덕터는 제 4 트랜지스터의 드레인 단자와 통신하는 제 1 단자 및 기준 전위와 통신하는 제 2 단자를 갖는다. 제 3 트랜지스터와 제 4 트랜지스터의 드레인 단자들은 용량적으로 결합된다.
다른 특징들에서, 제 1, 2 캐패시턴스들은 서로 직렬로 연결되고, 제 1 트랜지스터와 제 2 트랜지스터의 드레인 단자들 각각에 병렬로 연결된다. 제 3, 4 캐패시턴스들은 서로 직렬로 연결되고, 제 3 트랜지스터와 제 4 트랜지스터의 드레인 단자들 각각에 병렬로 연결된다.
다른 특징들에서, 제 5 캐패시턴스는 제 1 단자를 갖는 바, 이러한 제 1 단자는 제 1, 2 캐패시턴스들 사이에, 그리고 제 1 트랜지스터와 제 2 트랜지스터의 소스 단자들에 연결된다. 제 5 캐패시턴스는 제 2 단자를 갖는 바, 이러한 제 2 단자는 제 3, 4 캐패시턴스들 사이에, 그리고 제 3 트랜지스터와 제 4 트랜지스터의 소스 단자들에 연결된다. 제 6 캐패시턴스는, 제 1, 2 캐패시턴스들의 제 1 단자들과 통신하는 하나의 단부를 갖는다. 제 7 캐패시턴스는, 제 3, 4 캐패시턴스들의 제 1 단자들과 통신하는 하나의 단부를 갖는다.
다른 특징들에서, 입력 드라이버(input driver)는 입력 신호와 통신하는 게이트 단자를 갖는 제 3 트랜지스터, 제 3 트랜지스터의 단자와 통신하는 탱크 회로(tank circuit), 및 제 1 트랜지스터와 제 2 트랜지스터의 소스 단자들 및 제 3 트랜지스터의 단자와 통신하는 정합 네트워크(matching network)를 포함한다.
다른 특징들에서, 제 1 캐패시턴스는 제 1 트랜지스터와 제 2 트랜지스터의 소스 단자들과 통신하는 제 1 단자를 갖는다. 제 2 캐패시턴스는 제 3 트랜지스터와 제 4 트랜지스터의 소스 단자들과 통신하는 제 1 단자를 갖는다. 제 5 인덕터는 제 1, 2 캐패시턴스들의 제 2 단자들과 통신한다.
다른 특징들에서, 제 5 트랜지스터는 차동 입력 신호(differential input signal)의 제 1 극성(polarity)과 통신하는 게이트 단자 및 제 1 캐패시턴스의 제 2 단자와 통신하는 제 1 단자를 갖는다. 제 6 트랜지스터는 차동 입력 신호의 제 2 극성과 통신하는 게이트 단자 및 제 2 캐패시턴스의 제 2 단자와 통신하는 제 1 단자를 갖는다.
다른 특징들에서, 전력 결합기(power combiner)는 제 1, 2, 3 및 4 인덕터들에 각각 결합된 제 5, 6, 7 및 8 인덕터들을 포함한다. 안테나가 전력 결합기에 연결된다. 제 1, 2, 3 및 4 트랜지스터들과 제 1, 2, 3 및 4 인덕터들은 제 1 루프로 연결된다. 제 5, 6, 7 및 8 인덕터들은, 제 1 루프의 내부 또는 외부 중 하나에 배열되는 제 2 루프로 연결된다.
다른 특징들에서, 제 1 캐패시턴스는 제 1 트랜지스터와 제 2 트랜지스터의 소스 단자들과 통신하는 제 1 단자를 갖는다. 제 2 캐패시턴스는 제 3 트랜지스터와 제 4 트랜지스터의 소스 단자들과 통신하는 제 1 단자를 갖는다. 제 5 인덕터는 제 1, 2 캐패시턴스들의 제 2 단자들과 통신한다. 제 1, 2, 3 및 4 트랜지스터들과 제 1, 2, 3 및 4 인덕터들은 제 1 루프로 연결된다. 제 5, 6, 7 및 8 인덕터들은, 제 1 루프의 내부 또는 외부 중 하나에 배열되는 제 2 루프로 연결된다. 제 5 인덕터는 숫자(figure) "8" 형상으로 배열된다. 제 5 인덕터는 제 1 루프 및 제 2 루프의 내부에 위치된다.
다른 특징들에서, 제 1, 2 캐패시턴스들 및 제 5 인덕터는 클래스 AB 증폭기의 중심 주파수에서 제 1 임피던스를 가지며, 그리고 클래스 AB 증폭기의 제 2, 3 고조파 주파수들(harmonic frequencies) 각각에서 제 2, 3 임피던스들을 갖는다. 제 2, 3 임피던스들은 제 1 임피던스 보다 크다. 제 1 트랜지스터는 NMOS 트랜지스터이고, 제 2 트랜지스터는 PMOS 트랜지스터이다.
클래스 AB 증폭기는 전압 소스 단자와 통신하는 제 1 단자를 갖는 제 1 인덕터를 포함한다. 제 1 트랜지스터는 제 1 인덕터의 제 2 단자와 통신하는 드레인 단자를 갖는다. 제 2 트랜지스터는 제 1 트랜지스터의 소스 단자와 통신하는 소스 단자를 갖는다. 제 2 인덕터는 제 2 트랜지스터의 드레인 단자와 통신하는 제 1 단자 및 기준 전위와 통신하는 제 2 단자를 갖는다. 제 3 인덕터는 전압 소스 단자와 통신하는 제 1 단자를 갖는다. 제 3 트랜지스터는 제 3 인덕터의 제 2 단자와 통신하는 드레인 단자를 갖는다. 제 4 트랜지스터는 제 3 트랜지스터의 소스 단자와 통신하는 소스 단자를 갖는다. 제 4 인덕터는 제 4 트랜지스터의 드레인 단자와 통신하는 제 1 단자 및 기준 전위와 통신하는 제 2 단자를 갖는다. 제 1 트랜지스터와 제 3 트랜지스터의 드레인 단자들은 용량적으로 결합된다. 제 2 트랜지스터와 제 4 트랜지스터의 드레인 단자들은 용량적으로 결합된다. 차동 신호의 제 1 극성이 제 1, 3 트랜지스터들의 게이트들에 입력되고, 차동 신호의 제 2 극성이 제 2, 4 트랜지스터들의 게이트들에 입력된다.
본 개시물이 적용될 수 있는 다른 분야들은 상세한 설명, 청구항 및 도면으로부터 명백해질 것이다. 상세한 설명 및 특정의 예들은 단지 예시적인 것으로서만 의도되며, 본 개시물의 범위를 제한하기 위한 것으로서 의도되지 않는다.
본 개시물은 상세한 설명 및 첨부 도면들로부터 보다 완전하게 이해될 것이다.
도1은 본 개시에 따른 제 1 푸쉬-풀 클래스 AB 증폭기의 개략도이다.
도 2는 본 개시에 따른 제 2 푸쉬-풀 클래스 AB 증폭기의 개략도이다.
도 3은 본 개시에 따른 제 3 푸쉬-풀 클래스 AB 증폭기의 개략도이다.
도 4는 본 개시에 따른 제 4 푸쉬-풀 클래스 AB 증폭기의 개략도이다.
도 5는 본 개시에 따른 제 5 푸쉬-풀 클래스 AB 증폭기의 개략도이다.
도 6은 본 개시에 따른 제 6 푸쉬-풀 클래스 AB 증폭기의 개략도이다.
도 7은 본 개시에 따른 제 7 푸쉬-풀 클래스 AB 증폭기의 개략도이다.
도 8은 본 개시에 따른 제 8 푸쉬-풀 클래스 AB 증폭기의 개략도이다.
도 9는 본 개시에 따른 제 9 푸쉬-풀 클래스 AB 증폭기의 개략도이다.
도 10은 본 개시에 따른, 전력 결합기를 갖는 푸쉬-풀 클래스 AB 증폭기의 부분적인 레이아웃의 일 예이다.
도 11은 본 개시에 따른, 전력 결합기를 갖는 다른 푸쉬-풀 클래스 AB 증폭기의 부분적인 레이아웃의 일 예이다.
하기의 설명은 단지 예시적인 것으로서, 본 개시 내용, 그 응용, 또는 용도들을 제한하는 것으로 결코 의도되지 않는다. 여기에서 이용되는 바와 같이, "A, B 및 C 중에서 적어도 하나"라는 어구는, 비 배타적(non-exclusive) 논리 OR을 이용하는 논리(A 또는 B 또는 C)를 의미하는 것으로 해석되어야 한다. 방법 내의 단계들은 본 개시의 원리를 변경하지 않으면서 다른 순서로도 실행될 수 있다는 것을 이해해야 한다.
이제, 도 1 및 2를 참조하면, 푸쉬-풀 클래스 AB 증폭기들(50 및 100)의 싱글 엔드(single-ended) 배열들이 도시되어 있다. 도 1에서, 증폭기(50)는 공통 게이트 구성으로 배열된다. 증폭기(50)는 제 1 인덕터(L1), 제 1 트랜지스터(T1), 제 2 트랜지스터(T2) 및 제 2 인덕터(L2)를 포함하는 바, 이들은 직렬로 연결되어 있다. 제 1 트랜지스터(T1)는 NMOS 트랜지스터일 수 있고, 제 2 트랜지스터(T2)는 PMOS 트랜지스터일 수 있지만, 다른 타입들의 트랜지스터들도 이용될 수 있다. 트랜지스터들(T1 및 T2)의 입력들은 AC 접지 또는 다른 바이어스 또는 기준 신호(reference signal)에 연결될 수 있다.
가변 캐패시턴스들(C1 및 C2)이 각각 인덕터들(L1 및 L2)과 병렬로 연결될 수 있다. 인덕터(L1)는 기준 전위(Vdd)에 연결될 수 있다. 인덕터(L2)는 접지 전위(Vss)에 연결될 수 있다.
캐패시턴스(Ccm)는 제 1, 2 트랜지스터들(T1 및 T2)의 드레인 단자들에 연결될 수 있다. 입력 신호는 입력 캐패시턴스(Cin)를 통해 제 1, 2 트랜지스터들(T1 및 T2)의 소스 단자들에 인가될 수 있다. 출력 신호들(Vo1 및 Vo2)은 캐패시턴스(Ccm)의 단자들의 양단에서 취해질 수 있다.
도 2에는, 푸쉬-풀 클래스 AB 증폭기(100)가 도시된다. 이 증폭기(100)는 공통 소스 구성으로 배열된다. 트랜지스터들(T1 및 T2)의 소스 단자들은 AC 접지 또는 다른 바이어스 또는 기준 신호에 연결될 수 있다. 입력 신호(Vin)가 제 1, 2 트랜지스터들(T1 및 T2)의 게이트들에 인가되는 것을 제외하고, 증폭기(100)는 증폭기(50)와 유사하다.
도1 및 도2에 있어서, 캐패시턴스(Ccm)는 짝수 고조파들(even harmonics)의 반대 위상의 상쇄로 인해 출력 신호들(Vo1 및 Vo2)로부터 짝수 고조파들을 제거한다. 캐패시턴스(Ccm)는 트랜지스터 미스매치를 돕고 왜곡을 줄이는 경향이 있다. 통상의 전력 증폭기들과 달리, 증폭기들(50 및 100)은 2Vdd 보다 큰 전압 스윙(voltage swing)을 갖는다. 트랜지스터들(T1 및 T2) 사이의 소스 노드는 플로팅되며, 낮은 측(low side)은 접지 미만이 될 수 있다. 캐패시턴스(Ccm)의 값은 캐패시턴스들(C1 및 C2) 보다 크도록 선택될 수 있다. 출력 신호들(Vo1 및 V02)은 임의의 적절한 방식으로 재결합될 수 있다. 일 예에서, 하기에서 설명되는 바와 같이, 변압기들(transformers)을 통한 유도성 결합이 출력 신호들(Vo1 및 Vo2)을 재결합시키는 데에 이용될 수 있다.
이제, 도 3을 참조하면, 다른 푸쉬-풀 클래스 AB 증폭기(150)가 도시된다. 캐패시턴스(Ccm)는 하나 이상의 직렬 연결된 캐패시턴스 및 저항 쌍들에 의해 대체되는 바, 이들은 제 1, 2 트랜지스터들(T1 및 T2)의 양단에 병렬로 연결된다. 특히, 캐패시턴스들(C31, C32, ... 및 C3N)이 각각 저항들(R11, R12, ... 및 R1N)과 직렬로 연결되는 바, 여기서 N은 0 보다 큰 정수이다. 몇몇 구현들에서, 캐패시턴스들(C31, C32, ... 및 C3N)은 동일하거나 상이한 값들을 갖도록 선택된다. 몇몇 구현들에서, 저항들(R11, R12, ... 및 R1N)은 동일하거나 상이한 값들을 갖도록 선택된다. 이러한 캐패시턴스들 및 저항들을 이용하게 되면, 발진(oscillation)을 줄이는 경향이 있다.
이제, 도 4를 참조하면, 다른 푸쉬-풀 클래스 AB 증폭기(200)가 도시된다. 증폭기(200)는 도 3의 증폭기(150)의 차동 구현이다. 증폭기(200)는 제 3 인덕터(L3), 제 3 트랜지스터(T3), 제 4 트랜지스터(T4) 및 제 4 인덕터(L4)를 더 포함하는 바, 이들은 직렬로 연결된다. 제 4 트랜지스터(T4)는 NMOS 트랜지스터일 수 있고, 제 3 트랜지스터(T3)는 PMOS 트랜지스터일 수 있지만, 다른 타입들의 트랜지스터들도 이용될 수 있다. 트랜지스터들(T1 및 T2 및 T3 및 T4)의 입력들은 AC 접지 또는 다른 바이어스 또는 기준 신호에 연결될 수 있다.
가변 캐패시턴스들(C3 및 C4)이 각각 인덕터들(L3 및 L4)과 병렬로 연결될 수 있다. 인덕터(L4)는 기준 전위(Vdd)에 연결될 수 있다. 인덕터(L3)는 기준 전위(Vss)에 연결될 수 있다. 차동 입력 신호가 입력 캐패시턴스(Cin)를 통해 제 3, 4 트랜지스터들(T3 및 T4)의 소스 단자들에 인가될 수 있다. 출력 신호들(Vo3 및 Vo4)은 제 3, 4 트랜지스터들(T3 및 T4)의 단자들의 양단에서 취해질 수 있다.
캐패시턴스들(C51, C52, ... 및 C5N)이 각각 저항들(R11, R12, ... 및 R1N)과 직렬로 연결되는 바, 여기서 N은 0 보다 큰 정수이다. 이러한 캐패시턴스들(C51, C52, ... 및 C5N)과 저항들(R11, R12, ... 및 R1N)의 하나 이상의 쌍들이 제 3, 4 트랜지스터들(T1 및 T2) 양단에 병렬로 연결된다. 캐패시턴스들(C61, C62, ... 및 C6N)이 각각 저항들(R21, R22, ... 및 R2N)과 직렬로 연결되는 바, 여기서 N은 0 보다 큰 정수이다. 이러한 캐패시턴스들(C61, C62, ... 및 C6N)과 저항들(R21, R22, ... 및 R2N)의 하나 이상의 쌍들이 제 3, 4 트랜지스터들(T3 및 T4) 양단에 병렬로 연결된다.
이제, 도 5를 참조하면, 다른 푸쉬-풀 증폭기(250)가 도시된다. 부가적인 캐패시턴스들(C5 내지 C11)이 제공될 수 있다. 캐패시턴스들(C5 및 C6)은 공통 모드 캐패시턴스들(Ccm) 중 하나를 대신하고, 서로 직렬로 연결되며, 그리고 트랜지스터들(T1 및 T2)의 양단에 병렬로 연결된다. 캐패시턴스들(C7 및 C8)은 다른 공통 모드 캐패시턴스(Ccm)를 대신하고, 서로 직렬로 연결되며, 그리고 트랜지스터들(T3 및 T4)의 양단에 병렬로 연결된다. 캐패시턴스(C10)의 하나의 단부는 캐패시턴스들(C5 및 C6)의 제 1 단자들에 연결되고, 트랜지스터들(T1 및 T2)의 소스 단자들에 연결된다. 캐패시턴스(C10)의 다른 단부는 캐패시턴스들(C7 및 C8)의 제 1 단자들에 연결되고, 트랜지스터들(T3 및 T4)의 소스 단자들에 연결된다.
가변 캐패시턴스(C11)의 하나의 단부는 캐패시턴스(C6)의 제 2 단자 및 트랜지스터(T2)의 드레인 단자에 연결된다. 가변 캐패시턴스(C11)의 다른 단부는 캐패시턴스(C8)의 제 2 단자 및 트랜지스터(T3)의 드레인 단자에 연결된다. 가변 캐패시턴스(C9)의 하나의 단부는 캐패시턴스(C5)의 제 2 단자 및 트랜지스터(T1)의 드레인 단자에 연결된다. 가변 캐패시턴스(C9)의 다른 단부는 캐패시턴스(C7)의 제 2 단자 및 트랜지스터(T4)의 드레인 단자에 연결된다. 예를 들어, 유도성 결합 루프는 안테나와 같은 출력을 구동시키기 위해 인덕터들(L1, L2, L3 및 L4)과 결합될 수 있다.
이제, 도 6을 참조하면, 다른 푸쉬-풀 증폭기(270)가 도시되는 바, 이 증폭기는 전력 결합기(280)를 포함한다. 증폭기(270)는 제 1 인덕터(L1), 제 1 트랜지스터(T1), 제 2 트랜지스터(T2) 및 제 2 인덕터(L2)를 포함하는 바, 이들은 직렬로 연결되어 있다.
증폭기(270)는 제 3 인덕터(L3), 제 3 트랜지스터(T3), 제 4 트랜지스터(T4) 및 제 4 인덕터(L4)를 더 포함하는 바, 이들은 직렬로 연결되어 있다. 캐패시턴스들(C1, C2, C3 및 C4)은 인덕터들(L1, L2, L3 및 L4)과 병렬로 배열되는 가변 캐패시턴스들일 수 있다. 공통 모드 캐패시턴스들(C5 및 C6)은 각각 트랜지스터들(T1 및 T2 및 T3 및 T4)과 병렬로 배열된다.
전력 결합기(280)는 제 1, 2, 3 및 4 인덕터들(S1, S2, S3 및 S4)을 각각 포함하는 바, 이들은 제 1, 2, 3, 및 4 인덕터들(L1, L2, L3 및 L4)에 각각 연결되어, 제 1, 2, 3 및 4 변압기들을 생성한다. 몇몇 예들에서, 출력은 안테나(미도시) 또는 다른 부하에 결합될 수 있다.
이제, 도 7을 참조하면, 단일 엔드 증폭기(50)의 입력 드라이버(300)의 예가 도시된다. 정합 네트워크(304)는 캐패시턴스(Cin) 및 인덕터(L3)를 포함한다. 탱크 회로(306)는 인덕터(L4) 및 캐패시턴스(C3)를 포함한다. 입력 신호(Vin)는 트랜지스터(T3)의 게이트에 입력된다. 탱크 회로(306) 및 정합 네트워크(304)는 입력 신호를 트랜지스터들(T1 및 T2)의 소스들에 결합시킨다.
이제, 도 8을 참조하면, 차동 증폭기(350)에 대한 입력 드라이버(340)의 예가 도시된다. 증폭기(350)는 증폭기(50)의 컴포넌트들을 포함한다. 증폭기(350)는 제 3 인덕터(L3), 제 3 트랜지스터(T3), 제 4 트랜지스터(T4) 및 제 4 인덕터(L4)를 더 포함하는 바, 이들은 직렬로 연결되어 있다. 트랜지스터들(T1, T2, T3, 및 T4)의 입력들은 AC 접지 또는 다른 바이어스 또는 기준 신호에 연결될 수 있다. 가변 캐패시턴스들(C3 및 C4)은 각각 인덕터들(L3 및 L4)과 병렬로 연결될 수 있다. 인덕터(L4)는 기준 전위(Vdd)에 연결될 수 있다. 인덕터(L3)는 접지 전위(Vss)에 연결될 수 있다.
캐패시턴스(C5), 인덕터(Lin) 및 캐패시턴스(C6)는 트랜지스터들(T1 및 T2)의 소스들과 트랜지스터들(T3 및 T4)의 소스들 사이에 직렬로 연결된다. 트랜지스터들(T5 및 T6)의 드레인들(또는 소스들)은 각각 인덕터(Lin)와 캐패시턴스들(C5 및 C6) 사이에 연결된다. 트랜지스터들(T5 및 T6)의 소스들(또는 드레인들)은 Vss에 연결된다. 차동 입력 신호의 하나의 극성(Vin+)은 트랜지스터(T5)의 게이트에 결합되고, 차동 입력 신호의 다른 극성(Vin-)은 트랜지스터(T6)의 게이트에 결합된다. 인덕터(Lin)는, 바이어스 신호, 기준 전위 또는 접지 전위에 연결될 수 있는 중심 탭(center tap)을 가질 수 있다.
캐패시턴스들(C5 및 C6) 및 인덕터(Lin)에 의해 제공되는 연결은 소스 축퇴(source degeneration)를 제공한다. 이러한 연결은 중심 주파수에서는 단락(short circuit)과 같은 저 임피던스 연결을 제공하고, 다른 주파수들에서는 보다 높은 임피던스 연결을 제공한다. 예를 들어, 이러한 연결은 제 2, 3 고조파 주파수들에서 높은 임피던스를 갖는다.
이제, 도 9를 참조하면, 다른 푸쉬-풀 클래스 AB 증폭기(600)가 도시되는 바, 이는 전력 결합기(630)를 포함한다. 증폭기(600)는 제 1 인덕터(L1), 제 1 트랜지스터(T1), 제 2 트랜지스터(T2) 및 제 2 인덕터(L2)를 포함하는 바, 이들은 직렬로 연결되어 있다. 증폭기(600)는 제 3 인덕터(L3), 제 3 트랜지스터(T3), 제 4 트랜지스터(T4) 및 제 4 인덕터(L4)를 더 포함하는 바, 이들은 직렬로 연결되어 있다. 제 1 캐패시턴스(C1), 인덕터(Lin) 및 제 2 캐패시턴스(C2)는 직렬로 연결된다. 제 1 캐패시턴스(C1)는 또한 제 1, 2 트랜지스터들(T1 및 T2)의 소스 단자들에 연결된다. 제 2 캐패시턴스(C2)는 또한 제 3, 4 트랜지스터들(T3 및 T4)의 소스 단자들에 연결된다. 캐패시턴스(C3)는 트랜지스터들(T1 및 T3)의 드레인들에 연결된다. 캐패시턴스(C4)는 트랜지스터들(T2 및 T4)의 드레인들에 연결된다. 차동 신호의 제 1 극성(Vin+)은 트랜지스터들(T1 및 T3)의 게이트들에 입력된다. 차동 신호의 제 2 극성(Vin-)은 트랜지스터들(T2 및 T4)의 게이트들에 입력된다.
전력 결합기(630)는 제 1, 2, 3 및 4 인덕터들(S1, S2, S3 및 S4)을 각각 포함하는 바, 이들은 제 1, 2, 3 및 4 인덕터들(L1, L2, L3 및 L4)에 각각 결합되어, 제 1, 2, 3 및 4 변압기들을 생성한다. 몇몇 예들에서, 출력은 안테나(미도시) 또는 다른 부하에 결합될 수 있다.
이제, 도 10을 참조하면, 증폭기(600) 및 전력 결합기(630)의 예시적인 레이아웃이 도시된다. 제 1 루프(704)는 제 1, 2, 3 및 4 인덕터들(S1, S2, S3 및 S4)을 각각 포함한다. 제 2 루프(708)는 트랜지스터 쌍들에 대해 Vdd and Vss에 대한 연결들을 제공한다. 제 1, 2 루프들(704 및 708)은 원형, 타원형, 직사각형, 정사각형, 또는 일반적으로 폐쇄된 다른 형상을 가질 수 있다. 인덕터(Lin)는 제 1, 2 루프들(704 및 708)의 내부 또는 외부에 배열될 수 있다. 인덕터(Lin)는 숫자 "8" 형상을 가질 수 있다. 제 1 루프(704)는 평면도에 있어서 제 2 루프(708)의 내부 또는 외부에 배열될 수 있다. 제 1 루프(704) 내에서의 전류는 동일한 방향으로 인덕터들(S1, S2, S3 및 S4)을 통해 흐를 수 있다.
도 5 및 6에서는 2개의 레그(leg)들이 예시적으로 도시되었지만, 부가적인 트랜지스터 쌍들을 갖는 부가적인 레그들이 이용될 수 있다. 이제, 도 11을 참조하면, 트랜지스터들의 4개의 쌍들에 대한 증폭기(730) 및 전력 결합기(740)의 예시적인 레이아웃이 도시된다. 제 1 루프(744)는 제 2 루프(748) 내의 인덕터들과 결합되는 인덕터들을 포함한다. 단지 예로서, 제 1, 2 루프들(744 및 748)은 원형, 타원형, 직사각형, 정사각형, 또는 일반적으로 폐쇄된 다른 형상을 가질 수 있다. 인덕터(Lin)는 제 1, 2 루프들(744 및 748)의 내부 또는 외부에 배열될 수 있다. 제 1 루프(744)는 평면도에 있어서 제 2 루프(748)의 내부 또는 외부에 배열될 수 있다.
본 개시의 광범위한 가르침은 다양한 형태들로 구현될 수 있다. 따라서, 본 개시가 특정의 예들을 포함하기는 하지만, 본 개시의 진정한 범위는 이러한 특정의 예들로 한정되지 않는데, 왜냐하면 도면들, 명세서 및 하기의 청구항들을 살펴보게 되면 다른 변형들이 명백해질 것이기 때문이다.

Claims (11)

  1. 클래스 AB 증폭기로서,
    전압 소스 단자(Vdd)와 통신하는 제 1 단자를 갖는 제 1 인덕터(L1);
    상기 제 1 인덕터(L1)의 제 2 단자와 통신하는 드레인 단자를 갖는 제 1 트랜지스터(T1);
    상기 제 1 트랜지스터(T1)의 소스 단자와 통신하는 소스 단자를 갖는 제 2 트랜지스터(T2);
    상기 제 2 트랜지스터(T2)의 드레인 단자와 통신하는 제 1 단자 및 기준 전위(Vss)와 통신하는 제 2 단자를 갖는 제 2 인덕터(L2);
    상기 제 1 인덕터(L1)와 병렬로 연결되는 제 1 가변 캐패시턴스(variable capacitance)(C1);
    상기 제 2 인덕터(L2)와 병렬로 연결되는 제 2 가변 캐패시턴스(C2);
    상기 기준 전위(Vss)와 통신하는 제 1 단자를 갖는 제 3 인덕터(L3);
    상기 제 3 인덕터(L3)의 제 2 단자와 통신하는 드레인 단자를 갖는 제 3 트랜지스터(T3);
    상기 제 3 트랜지스터(T3)의 소스 단자와 통신하는 소스 단자를 갖는 제 4 트랜지스터(T4);
    상기 제 4 트랜지스터(T4)의 드레인 단자와 통신하는 제 1 단자 및 전압 소스 단자(Vdd)와 통신하는 제 2 단자를 갖는 제 4 인덕터(L4);
    상기 제 3 인덕터(L3)와 병렬로 연결되는 제 3 가변 캐패시턴스(C3);
    상기 제 4 인덕터(L4)와 병렬로 연결되는 제 4 가변 캐패시턴스(C4);
    제 2 캐패시턴스(C6)와 직렬로 연결되는 제 1 캐패시턴스(C5); 및
    제 4 캐패시턴스(C7)와 직렬로 연결되는 제 3 캐패시턴스(C8)
    를 포함하고,
    상기 제 1 캐패시턴스(C5)는 상기 제 1 트랜지스터(T1)의 소스 및 드레인 단자들에 연결되고, 상기 제 2 캐패시턴스(C6)는 상기 제 2 트랜지스터(T2)의 소스 및 드레인 단자들에 연결되며,
    상기 제 3 캐패시턴스(C8)는 상기 제 3 트랜지스터(T3)의 소스 및 드레인 단자들에 연결되고, 상기 제 4 캐패시턴스(C7)는 상기 제 4 트랜지스터(T4)의 소스 및 드레인 단자들에 연결되는 것을 특징으로 하는 클래스 AB 증폭기.
  2. 제1항에 있어서,
    상기 제 1 캐패시턴스(C5)와 상기 제 2 캐패시턴스(C6) 사이에 연결되고 그리고 상기 제 1 트랜지스터(T1)와 상기 제 2 트랜지스터(T2)의 소스 단자들에 연결되는 제 1 단자, 및 상기 제 3 캐패시턴스(C8)와 상기 제 4 캐패시턴스(C7) 사이에 연결되고 그리고 상기 제 3 트랜지스터(T3)와 상기 제 4 트랜지스터(T4)의 소스 단자들에 연결되는 제 2 단자를 갖는 제 5 캐패시턴스(C10)
    를 더 포함하는 것을 특징으로 하는 클래스 AB 증폭기.
  3. 제2항에 있어서,
    상기 제 1 트랜지스터(T1)의 드레인 단자에 연결되는 제 1 단자 및 상기 제 4 트랜지스터(T4)의 드레인 단자에 연결되는 제 2 단자를 갖는 제 6 캐패시턴스(C9); 및
    상기 제 2 트랜지스터(T2)의 드레인 단자에 연결되는 제 1 단자 및 상기 제 3 트랜지스터(T3)의 드레인 단자에 연결되는 제 2 단자를 갖는 제 7 캐패시턴스(C11)
    를 더 포함하는 것을 특징으로 하는 클래스 AB 증폭기.
  4. 클래스 AB 증폭기로서,
    전압 소스 단자(Vdd)와 통신하는 제 1 단자를 갖는 제 1 인덕터(L1);
    상기 제 1 인덕터(L1)의 제 2 단자와 통신하는 드레인 단자를 갖는 제 1 트랜지스터(T1);
    상기 제 1 트랜지스터(T1)의 소스 단자와 통신하는 소스 단자를 갖는 제 2 트랜지스터(T2);
    상기 제 2 트랜지스터(T2)의 드레인 단자와 통신하는 제 1 단자 및 기준 전위(Vss)와 통신하는 제 2 단자를 갖는 제 2 인덕터(L2), 상기 제 1 트랜지스터(T1)의 드레인 단자와 상기 제 2 트랜지스터(T2)의 드레인 단자는 용량적으로 함께 결합되며(Ccm);
    상기 제 1 인덕터(L1)와 병렬로 연결되는 제 1 가변 캐패시턴스(C1);
    상기 제 2 인덕터(L2)와 병렬로 연결되는 제 2 가변 캐패시턴스(C2); 및
    입력 드라이버를 포함하며,
    상기 입력 드라이버는,
    입력 신호(Vin)와 통신하는 게이트 단자 및 상기 기준 전위(Vss)와 통신하는 소스 단자를 갖는 제 3 트랜지스터(T3);
    상기 제 3 트랜지스터(T3)의 드레인 단자와 통신하는 탱크 회로(tank circuit)(306); 및
    상기 제 1 트랜지스터(T1)와 상기 제 2 트랜지스터(T2)의 소스 단자들 및 상기 제 3 트랜지스터(T3)의 드레인 단자와 통신하는 정합 네트워크(matching network)(304)를 포함하는 것을 특징으로 하는 클래스 AB 증폭기.
  5. 클래스 AB 증폭기로서,
    전압 소스 단자(Vdd)와 통신하는 제 1 단자를 갖는 제 1 인덕터(L1);
    상기 제 1 인덕터(L1)의 제 2 단자와 통신하는 드레인 단자를 갖는 제 1 트랜지스터(T1);
    상기 제 1 트랜지스터(T1)의 소스 단자와 통신하는 소스 단자를 갖는 제 2 트랜지스터(T2);
    상기 제 2 트랜지스터(T2)의 드레인 단자와 통신하는 제 1 단자 및 기준 전위(Vss)와 통신하는 제 2 단자를 갖는 제 2 인덕터(L2);
    상기 제 1 인덕터(L1)와 병렬로 연결되는 제 1 가변 캐패시턴스(C1);
    상기 제 2 인덕터(L2)와 병렬로 연결되는 제 2 가변 캐패시턴스(C2);
    상기 기준 전위(Vss)와 통신하는 제 1 단자를 갖는 제 3 인덕터(L3);
    상기 제 3 인덕터(L3)의 제 2 단자와 통신하는 드레인 단자를 갖는 제 3 트랜지스터(T3);
    상기 제 3 트랜지스터(T3)의 소스 단자와 통신하는 소스 단자를 갖는 제 4 트랜지스터(T4);
    상기 제 4 트랜지스터(T4)의 드레인 단자와 통신하는 제 1 단자 및 전압 소스 단자(Vdd)와 통신하는 제 2 단자를 갖는 제 4 인덕터(L4);
    상기 제 3 인덕터(L3)와 병렬로 연결되는 제 3 가변 캐패시턴스(C3);
    상기 제 4 인덕터(L4)와 병렬로 연결되는 제 4 가변 캐패시턴스(C4);
    상기 제 1 트랜지스터(T1)와 상기 제 2 트랜지스터(T2)의 소스 단자들과 통신하는 제 1 단자를 갖는 제 1 캐패시턴스(C5);
    상기 제 3 트랜지스터(T3)와 상기 제 4 트랜지스터(T4)의 소스 단자들과 통신하는 제 1 단자를 갖는 제 2 캐패시턴스(C6); 및
    상기 제 1 및 제 2 캐패시턴스들(C5, C6)의 제 2 단자들과 통신하는 제 5 인덕터(Lin)
    를 포함하는 것을 특징으로 하는 클래스 AB 증폭기.
  6. 제5항에 있어서,
    차동 입력 신호(differential input signal)의 제 1 극성(Vin+)과 통신하는 게이트 단자 및 상기 제 1 캐패시턴스(C5)의 제 2 단자와 통신하는 제 1 단자를 갖는 제 5 트랜지스터(T5); 및
    상기 차동 입력 신호의 제 2 극성(Vin-)과 통신하는 게이트 단자 및 상기 제 2 캐패시턴스(C6)의 제 2 단자와 통신하는 제 1 단자를 갖는 제 6 트랜지스터(T6)
    를 더 포함하는 것을 특징으로 하는 클래스 AB 증폭기.
  7. 제5항에 있어서,
    상기 제 1 및 제 2 캐패시턴스들(C5, C6)과 상기 제 5 인덕터(Lin)는 상기 클래스 AB 증폭기의 중심 주파수에서 제 1 임피던스를 갖고,
    상기 제 1 및 제 2 캐패시턴스들(C5, C6)과 상기 제 5 인덕터(Lin)는 상기 클래스 AB 증폭기의 제 2 및 제 3 고조파 주파수들(harmonic frequencies) 각각에서 제 2 및 제 3 임피던스들을 가지며,
    상기 제 2 및 제 3 임피던스들은 상기 제 1 임피던스 보다 큰 것을 특징으로 하는 클래스 AB 증폭기.
  8. 클래스 AB 증폭기로서,
    전압 소스 단자(Vdd)와 통신하는 제 1 단자를 갖는 제 1 인덕터(L1);
    상기 제 1 인덕터(L1)의 제 2 단자와 통신하는 드레인 단자를 갖는 제 1 트랜지스터(T1);
    상기 제 1 트랜지스터(T1)의 소스 단자와 통신하는 소스 단자를 갖는 제 2 트랜지스터(T2);
    상기 제 2 트랜지스터(T2)의 드레인 단자와 통신하는 제 1 단자 및 기준 전위(Vss)와 통신하는 제 2 단자를 갖는 제 2 인덕터(L2);
    상기 기준 전위(Vss)와 통신하는 제 1 단자를 갖는 제 3 인덕터(L3);
    상기 제 3 인덕터(L3)의 제 2 단자와 통신하는 드레인 단자를 갖는 제 3 트랜지스터(T3);
    상기 제 3 트랜지스터(T3)의 소스 단자와 통신하는 소스 단자를 갖는 제 4 트랜지스터(T4);
    상기 제 4 트랜지스터(T4)의 드레인 단자와 통신하는 제 1 단자 및 전압 소스 단자(Vdd)와 통신하는 제 2 단자를 갖는 제 4 인덕터(L4);
    상기 제 1, 2, 3 및 4 인덕터들(L1 ~ L4)에 각각 결합된 제 5, 6, 7 및 8 인덕터들(S1 ~ S4)을 포함하는 전력 결합기(power combiner) 및 상기 전력 결합기에 연결되는 안테나;
    상기 제 1 트랜지스터(T1)와 상기 제 2 트랜지스터(T2)의 소스 단자들과 통신하는 제 1 단자를 갖는 제 1 캐패시턴스(C1);
    상기 제 3 트랜지스터(T3)와 상기 제 4 트랜지스터(T4)의 소스 단자들과 통신하는 제 1 단자를 갖는 제 2 캐패시턴스(C2); 및
    상기 제 1, 2 캐패시턴스들(C1, C2)의 제 2 단자들과 통신하는 제 9 인덕터(Lin)
    를 포함하고,
    상기 제 1, 2, 3 및 4 트랜지스터들(T1 ~ T4)과 상기 제 1, 2, 3 및 4 인덕터들(L1 ~ L4)은 제 1 루프로 연결되고,
    상기 제 5, 6, 7 및 8 인덕터들(S1 ~ S4)은, 상기 제 1 루프의 내부 또는 외부 중 하나에 배열되는 제 2 루프로 연결되고,
    상기 제 9 인덕터(Lin)는 숫자(figure) "8" 형상으로 배열되는 것을 특징으로 하는 클래스 AB 증폭기.
  9. 제8항에 있어서,
    상기 제 9 인덕터(Lin)는 상기 제 1 루프 및 상기 제 2 루프의 내부에 위치되는 것을 특징으로 하는 클래스 AB 증폭기.
  10. 제8항에 있어서,
    상기 제 1 및 제 3 트랜지스터들(T1, T3)의 드레인 단자들은 용량적으로 결합되고(C3); 그리고
    상기 제 2 및 제 4 트랜지스터들(T2, T4)의 드레인 단자들은 용량적으로 결합되는(C4) 것을 특징으로 하는 클래스 AB 증폭기.
  11. 제8항에 있어서,
    상기 제 1 및 제 2 캐패시턴스들(C1, C2)과 상기 제 9 인덕터(Lin)는 상기 클래스 AB 증폭기의 중심 주파수에서 제 1 임피던스를 갖고,
    상기 제 1 및 제 2 캐패시턴스들(C1, C2)과 상기 제 9 인덕터(Lin)는 상기 클래스 AB 증폭기의 제 2 및 제 3 고조파 주파수들(harmonic frequencies) 각각에서 제 2 및 제 3 임피던스들을 가지며,
    상기 제 2 및 제 3 임피던스들은 상기 제 1 임피던스 보다 큰 것을 특징으로 하는 클래스 AB 증폭기.
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