CN102893519A - Ab类放大器 - Google Patents

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Abstract

一种AB类放大器，包括：第一电感器(L1)，具有与电压源端子(Vdd)连通的第一端子。第一晶体管(T1)具有与第一电感器(L1)的第二端子连通的漏极端子。第二晶体管(T2)具有与第一晶体管(T2)的源极端子连通的源极端子。第二电感器(L2)具有与第二晶体管(T2)的漏极端子连通的第一端子和与参考电势(Vss)连通的第二端子。第一晶体管(T1)的漏极端子和第二晶体管(T2)的漏极端子电容地耦合(Ccm)在一起。

Description

AB类放大器
相关申请的交叉引用
本申请要求对2011年3月9日提交的第13/044,183号美国专利申请和2010年3月9日提交的第61/312,167号美国临时申请的优先权。上述申请的公开内容通过整体引用而结合于此。
技术领域
本公开内容涉及放大器并且更具体地涉及AB放大器。
背景技术
这里提供的背景技术描述是出于总体呈现公开内容的上下文的目的。当前具名的发明人的工作在这一背景技术部分中描述该工作的程度上以及该描述的可能在提交时原本不具有作为现有技术的洗个的方面既不明示地也不暗示地承认为相对于本公开内容的现有技术。
A类放大器在输入信号的整个周期内操作。输出信号是输入信号的按比例增加的复制。A类放大器在电感输出耦合时具有约50％的最大效率并且在电容输出耦合时具有约25％的最大效率。
在A类放大器中，偏置晶体管从而使得晶体管总是导通。在晶体管的传送特征的线性部分内操作晶体管。由于晶体管总是导通，所以即使当不存在输入时仍然从电源汲取功率。如果需要高输出功率，则功率消耗(和附带热量)可能变得明显。
B类放大器在输入周期的一半期间放大。因而，B类放大器往往增加失真，但是具有比A类放大器更高的效率。B类放大器具有在75％以上的最大效率。晶体管在一半时间关断并且在这时不耗散功率。
B类放大器可以使用互补晶体管对(“推挽(push-pull)”晶体管布置)。互补器件放大输入信号的相反的两半。不匹配或者交叉失真可能在重新结合信号的两半时出现。一种对不匹配问题的解决方案涉及到将晶体管偏置成恰好接通而不是在未使用时完全关断。这一偏置方式被称为AB类操作。换言之，AB类放大器件可以包括偏置成使得两个晶体管在交叉点周围导通的B类输出级。
发明内容
一种AB类放大器，包括：第一电感器，具有与电压源端子连通的第一端子。第一晶体管具有与第一电感器的第二端子连通的漏极端子。第二晶体管具有与第一晶体管的源极端子连通的源极端子。第二电感器具有与第二晶体管的漏极端子连通的第一端子和与参考电势连通的第二端子。第一晶体管的漏极端子和第二晶体管的漏极端子电容地耦合在一起。
在其它特征中，第一电容具有与第一晶体管的源极端子和第二晶体管的源极端子连通的第一端子。第一电容的第二端子与向AB类放大器的电压输入连通。
在其它特征中，第一电容具有与第一晶体管的栅极端子和第二晶体管的栅极端子连通的第一端子。第一电容的第二端子与向AB类放大器的电压输入连通。
在其它特征中，第一可变电容与第一电感器并联连接。第二可变电容与第二电感器并联连接。第一电容具有与第一晶体管的漏极端子连通的第一端子和与第二晶体管的漏极端子连通的第二端子。
在其它特征中，N个电容具有与第一晶体管的漏极端子连通的第一端子。N个电阻具有与N个电容中的相应电容的第二端子连通的第一端子并且具有与第二晶体管的漏极端子连通的第二端子，其中N是大于零的整数。
在其它特征中，第三电感器具有与电压源端子连通的第一端子。第三晶体管具有与第三电感器的第二端子连通的漏极端子。第四晶体管具有与第三晶体管的源极端子连通的源极端子。第四电感器具有与第四晶体管的漏极端子连通的第一端子和与参考电势连通的第二端子。电容地耦合第三晶体管的漏极端子和第四晶体管的漏极端子。
在其它特征中，第一电容和第二电容相互串联连接并且分别与第一晶体管的漏极端子和第二晶体管的漏极端子并联连接。第三电容和第四电容相互串联连接并且分别与第三晶体管的漏极端子和第四晶体管的漏极端子并联连接。
在其它特征中，第五电容具有连接于第一电容与第二电容之间并且与第一晶体管的源极端子和第二晶体管的源极端子连接的第一端子。第五电容具有连接于第三电容与第四电容之间并且与第三晶体管的源极端子和第四晶体管的源极端子连接的第二端子。第六电容具有与第一电容的第一端子和第二电容的第一端子连通的一端。第七电容具有与第三电容的第一端子和第四电容的第一端子连通的一端。
在其它特征中，输入驱动器包括：第三晶体管，具有与输入信号连通的栅极端子；储能电路(tank circuit)，与第三晶体管的端子连通；以及匹配网络，与第三晶体管的端子以及第一晶体管的源极端子和第二晶体管的源极端子连通。
在其它特征中，第一电容具有与第一晶体管的源极端子和第二晶体管的源极端子连通的第一端子。第二电容具有与第三晶体管的源极端子和第四晶体管的源极端子连通的第一端子。第五电感器与第一电容的第二端子和第二电容的第二端子连通。
在其它特征中，第五晶体管具有与差分输入信号的第一极性连通的栅极端子和与第一电容的第二端子连通的第一端子。第六晶体管具有与差分输入信号的第二极性连通的栅极端子和与第二电容的第二端子连通的第一端子。
在其它特征中，功率组合器包括分别耦合到第一电感器、第二电感器、第三电感器和第四电感器的第五电感器、第六电感器、第七电感器和第八电感器。天线连接到功率组合器。第一晶体管、第二晶体管、第三晶体管和第四晶体管以及第一电感器、第二电感器、第三电感器和第四电感器连接于第一回路中。第五电感器、第六电感器、第七电感器和第八电感器连接于在第一回路以内或者以外布置的第二回路中。
在其它特征中，第一电容具有与第一晶体管的源极端子和第二晶体管的源极端子连通的第一端子。第二电容具有与第三晶体管的源极端子和第四晶体管的源极端子连通的第一端子。第五电感器与第一电容的第二端子和第二电容的第二端子连通。第一晶体管、第二晶体管、第三晶体管和第四晶体管以及第一电感器、第二电感器、第三电感器和第四电感器连接于第一回路中。第五电感器、第六电感器、第七电感器和第八电感器连接于在第一回路以内或者以外布置的第二回路中。第五电感器布置成数字“8”形状。第五电感器位于第一回路和第二回路以内。
在其它特征中，第一电容和第二电容以及第五电容器在AB类放大器的中心频率具有第一阻抗并且分别在AB类放大器的第二谐波频率和第三谐波频率具有第二阻抗和第三阻抗。第二阻抗和第三阻抗大于第一阻抗。第一晶体管是NMOS晶体管并且第二晶体管是PMOS晶体管。
一种AB类放大器，包括：第一电感器，具有与电压源端子连通的第一端子。第一晶体管具有与第一电感器的第二端子连通的漏极端子。第二晶体管具有与第一晶体管的源极端子连通的源极端子。第二电感器具有与第二晶体管的漏极端子连通的第一端子和与参考电势连通的第二端子。第三电感器具有与电压源端子连通的第一端子。第三晶体管具有与第三电感器的第二端子连通的漏极端子。第四晶体管具有与第三晶体管的源极端子连通的源极端子。第四电感器具有与第四晶体管的漏极端子连通的第一端子和与参考电势连通的第二端子。电容地耦合第一晶体管的漏极端子和第三晶体管的漏极端子。电容地耦合第二晶体管的漏极端子和第四晶体管的漏极端子。向第一晶体管的栅极和第三晶体管的栅极输入差分信号的第一极性，并且向第二晶体管的栅极和第四晶体管的栅极输入差分信号的第二极性。
本公开内容的更多适用领域将从具体实施方式、权利要求和附图中变得清楚。具体实施方式和具体示例仅旨在于用于举例说明目的而并非旨在于限制本公开内容的范围。
附图说明
本公开内容将从具体实施方式和附图中变得更完全被理解，在附图中：
图1是根据本公开内容的第一推挽AB类放大器的电示意图；
图2是根据本公开内容的第二推挽AB类放大器的电示意图；
图3是根据本公开内容的第三推挽AB类放大器的电示意图；
图4是根据本公开内容的第四推挽AB类放大器的电示意图；
图5是根据本公开内容的第五推挽AB类放大器的电示意图；
图6是根据本公开内容的第六推挽AB类放大器的电示意图；
图7是根据本公开内容的第七推挽AB类放大器的电示意图；
图8是根据本公开内容的第八推挽AB类放大器的电示意图；
图9是根据本公开内容的第九推挽AB类放大器的电示意图；
图10是根据本公开内容的具有功率组合器的推挽AB类放大器的示例部分布局；以及
图11是根据本公开内容的具有功率组合器的另一推挽AB类放大器的示例部分布局。
具体实施方式
下文描述在性质上仅为例示并且绝非旨在于限制公开内容、其应用或者使用。如这里所用，短语A、B和C中的至少一个应当解释为意味着使用非排他逻辑“或者(OR)”的逻辑(A或者B或者C)。应当理解，可以按不同顺序执行方法内的步骤而不变化本公开内容的原理。
现在参照图1和图2，其示出了推挽AB类放大器50的单端布置和推挽AB类放大器100的单端布置。在图1中，在共栅极配置中布置放大器50。放大器50包括串联连接的第一电感器L1、第一晶体管T1、第二晶体管T2和第二电感器L2。第一晶体管T1可以是NMOS晶体管，并且第二晶体管T2可以是PMOS晶体管，但是也可以使用其它类型的晶体管。晶体管T1的输入和晶体管T2的输入可以连接到AC接地或者另一偏置或者参考信号。
可变电容C1和可变电容C2可以分别与电感器L1和电感器L2并联连接。电感器L1可以连接到参考电势Vdd。电感器L2可以连接到接地电势Vss。
电容Ccm可以连接到第一晶体管T1的漏极端子和第二晶体管T2的漏极端子。可以经由输入电容Cin向第一晶体管T1的源极端子和第二晶体管T2的源极端子施加输入信号。可以跨接电容Ccm的端子取得输出信号Vo1和输出信号Vo2。
在图2中，示出了推挽AB类放大器100。在共源极配置中布置放大器100。晶体管T1的源极端子和晶体管T2的源极端子可以连接到AC接地或者另一偏置或者参考信号。除了向第一晶体管T1的栅极和第二晶体管T2的栅极施加输入信号Vin之外，放大器100与放大器50相似。
在图1和图2二者中，电容Ccm由于偶次谐波的相反相位的抵消而去除来自输出信号Vo1和输出信号Vo2的偶次谐波。电容Ccm往往帮助晶体管不匹配并且减少失真。不同于常规功率放大器，放大器50和放大器100可以具有比2Vdd更大的电压摆幅。在晶体管T1与晶体管T2之间的源极节点浮动，并且低侧可以变成接地以下。电容Ccm的值可以被选择成大于电容C1和电容C2。可以用任何适当方式组合输出信号Vo1和输出信号Vo2。在一个示例中，如下文将描述的那样，经由变压器的电感耦合可以用来再组合输出信号Vo1和输出信号Vo2。
现在参照图3，其示出了另一推挽AB类放大器150。电容Ccm替换为跨第一晶体管T1和第二晶体管T2并联连接的一个或者多个串联连接电容和电阻对。具体而言，电容C31、C32、…和C3N分别与电阻R11、R12、…和R1N串联连接，其中N是大于零的整数。在一些实现方式中，电容C31、C32、…和C3N被选择成具有相同或者不同值。在一些实现方式中，电阻R11、R12、…和R1N被选择成具有相同或者不同值。使用电容和电感往往可以减少振荡。
现在参照图4，其示出了另一推挽AB类放大器200。放大器200是图3的放大器150的差分实现方式。放大器200还包括串联连接的第三电感器L3、第三晶体管T3、第四晶体管T4和第四电感器L4。第四晶体管T4可以是NMOS晶体管，并且第三晶体管T3可以是PMOS晶体管，但是也可以使用其它类型的晶体管。晶体管T1和T2和T3和T4的输出可以连接到AC接地或者另一偏置或者参考信号。
可变电容C3和C4可以分别与电感器L3和电感器L4并联连接。电感器L4可以连接到参考电势Vdd。电感器L3可以连接到接地电势Vss。可以经由输入电容Cin向第三晶体管T3的源极端子和第四晶体管T4的源极端子施加差分输入信号。可以跨第三晶体管T3的端子和第四晶体管T4的端子取得输出信号Vo3和输出信号Vo4。
电容C51、C52、…和C5N分别与电阻R11、R12、…和R1N串联连接，其中N是大于零的整数。电容C51、C52、…和C5N和电阻R11、R12、…和R1N中的一对或者多对跨第三晶体管T3和第四晶体管T4并联连接。电容C61、C62、…和C6N分别与电阻R21、R22、…和R2N串联连接，其中N是大于零的整数。电容C61、C62、…和C6N和电阻R21、R22、…和R2N中的一对或者多对跨第三晶体管T3和第四晶体管T4并联连接。
现在参照图5，其示出了另一推挽放大器250。可以提供附加电容C5至C11。电容C5和C6替换共模电容Ccm之一并且相互串联连接而且跨接晶体管T1和T2并联连接。电容C7和C8替换另一共模电容Ccm并且相互串联连接而且跨晶体管T3和T3并联连接。电容C10的一端连接到电容C5的第一端子和电容C6的第一端子以及晶体管T1的源极端子和晶体管T2的源极端子。电容C10的另一端连接到电容C7的第一端子和电容C8的第一端子以及晶体管T3的源极端子和晶体管T4的源极端子。
可变电容C11的一端连接到电容C6的第二端子和晶体管T2的漏极端子。可变电容C11的另一端连接到电容C8的第二端子和晶体管T3的漏极端子。可变电容C9的一端连接到电容C5的第二端子和晶体管T1的漏极端子。可变电容C9的另一端连接到电容C7的第二端子和晶体管T4的漏极端子。例如，电感耦合回路可以与电感器L1、L2、L3和L4耦合以驱动输出(比如天线)。
现在参照图6，另一推挽AB类放大器270被示出并且包括功率组合器280。放大器270包括串联连接的第一电感器L1、第一晶体管T1、第二晶体管T2和第二电感器L2。
放大器270还包括串联连接的第三电感器L3、第三晶体管T3、第四晶体管T4和第四电感器L4。电容C1、C2、C3和C4可以是与电感器L1、L2、L3和L4并联布置的可变电容。共模电容C5和C6分别与晶体管T1和T2和T3和T4并联布置。
功率组合器280分别包括分别耦合到第一电感器L1、第二电感器L2、第三电感器L3和第四电感器L4以创建第一变压器、第二变压器、第三变压器和第四变压器的第一电感器S1、第二电感器S2、第三电感器S3和第四电感器S4。在一些示例中，输出可以耦合到天线(未示出)或者另一负载。
现在参照图7，器示出了用于单端放大器50的输入驱动器300的示例。匹配网络304包括电容Cin和电感器L3。储能电路306包括电感器L4和电容C3。输入信号Vin被输入到晶体管T3的栅极。储能电路306和匹配网络304将输入信号耦合到晶体管T1的源极和晶体管T2的源极。
现在参照图8，其示出了用于差分放大器350的输入驱动器340的示例。放大器350包括放大器50的部件。放大器350还包括串联连接的第三电感器L3、第三晶体管T3、第四晶体管T4和第四电感器L4。晶体管T1、T2、T3和T4的输入可以连接到AC接地或者另一偏置或者参考信号。可变电容C3和可变电容C4可以分别与电感器L3和电感器L4并联连接。电感器L4可以连接到参考电势Vdd。电感器L3可以连接到接地电势Vss。
电容C5、电感器Lin和电容C6串联连接于晶体管T1的源极和晶体管T2的源极与晶体管T3的源极和晶体管T4的源极之间。晶体管T5和T6的漏极(或者源极)分别连接于电感器Lin与电容C5和电容C6之间。晶体管T5和T6的源极(或者漏极)连接到Vss。差分输入信号的一个极性Vin+耦合到晶体管T5的栅极，并且差分输入信号的另一极性Vin-耦合到晶体管T6的栅极。电感器Lin可以具有连接到偏置信号、参考电势或者接地电势的中心抽头。
由电容C5和C6以及电感器Lin提供的连接提供源退化。连接提供在中心频率的低阻抗连接(比如短路)和在其它频率的更高阻抗连接。例如，连接在二次谐波频率和三次谐波频率具有高阻抗。
现在参照图9，另一推挽AB类放大器600被示出并且包括功率组合器630。放大器600包括串联连接的第一电感器L1、第一晶体管T1、第二晶体管T2和第二电感器L2。放大器600还包括串联连接的第三电感器L3、第三晶体管T3、第四晶体管T4和第四电感器L4。第一电容C1、电感器Lin和第二电容C2串联连接。第一电容C1也连接到第一晶体管T1的源极端子和第二晶体管T2的源极端子。第二电容C2也连接到第三晶体管T3的源极端子和第四晶体管T4的源极端子。电容C3连接到晶体管T1的漏极和晶体管T3的漏极。电容C4连接到晶体管T2的漏极和晶体管T4的漏极。向晶体管T1的栅极和晶体管T3的栅极输入差分信号的第一极性Vin+。向晶体管T2的栅极和晶体管T4的栅极输入差分信号的第二极性Vin-。
功率组合器630分别包括分别耦合到第一电感器L1、第二电感器L2、第三电感器L3和第四电感器L4以创建第一变压器、第二变压器、第三变压器和第四变压器的第一电感器S1、第二电感器S2、第三电感器S3和第四电感器S4。在一些示例中，输出可以耦合到天线(未示出)或者另一负载。
现在参照图10，其示出了放大器600和功率组合器630的示例布局。第一回路704分别包括第一电感器S1、第二电感器S2、第三电感器S3和第四电感器S4。第二回路708提供到晶体管对的连接Vdd和Vss。第一回路704和第二回路708可以具有圆形、椭圆形、矩形、方形或者其它大体上闭合的形状。电感器Lin可以布置于第一回路704和第二回路708以内或者以外。电感器Lin可以具有数字“8”形状。第一回路704可以在平面图中布置于第二回路708以内或者以外。第一回路704中的电流可以在相同方向上流过电感器S1、S2、S3和S4。
尽管例如在图5和图6中示出了两个支路，但是可以使用具有附加晶体管对的附加支路。现在参照图11，其示出了用于四对晶体管的放大器730和功率组合器740的示例布局。第一回路744包括与第二回路748中的电感器耦合的电感器。仅为举例，第一回路744和第二回路748可以具有圆形、椭圆形、矩形、方形或者其它大体上闭合的形状。电感器Lin可以布置于第一回路744和第二748以内或者以外。第一回路744可以在平面图中布置于第二回路748以内或者以外。
可以用多种形式实施公开内容的宽泛教导。因此，尽管本公开内容包括具体示例，但是不应这样限制本公开内容的真实范围，因为其它修改将在研读附图、说明书和所附权利要求时变得清楚。
权利要求书(按照条约第19条的修改)
1.一种AB类放大器，包括：
第一电感器，具有与电压源端子连通的第一端子；
第一晶体管，具有与所述第一电感器的第二端子连通的漏极端子；
第二晶体管，具有与所述第一晶体管的源极端子连通的源极端子；
第二电感器，具有与所述第二晶体管的漏极端子连通的第一端子和与参考电势连通的第二端子，其中所述第一晶体管的所述漏极端子和所述第二晶体管的漏极端子电容性地耦合在一起；
第一可变电容，与所述第一电感器并联连接；以及
第二可变电容，与所述第二电感器并联连接。
2.根据权利要求1所述的AB类放大器，还包括：
第一电容，具有与所述第一晶体管的所述源极端子和所述第二晶体管的所述源极端子连通的第一端子，
其中所述第一电容的第二端子与向所述AB类放大器的电压输入连通。
3.根据权利要求1所述的AB类放大器，还包括：
第一电容，具有与所述第一晶体管的栅极端子和所述第二晶体管的栅极端子连通的第一端子，
其中所述第一电容的第二端子与向所述AB类放大器的电压输入连通。
4.根据权利要求1所述的AB类放大器，还包括：第一电容，具有与所述第一晶体管的所述漏极端子连通的第一端子和与所述第二晶体管的所述漏极端子连通的第二端子。
5.根据权利要求1所述的AB类放大器，还包括：
N个电容，具有与所述第一晶体管的所述漏极端子连通的第一端子；以及
N个电阻，具有与所述N个电容中的相应电容的第二端子连通的第一端子并且具有与所述第二晶体管的所述漏极端子连通的第二端子，其中N是大于零的整数。
6.根据权利要求1所述的AB类放大器，还包括：
第三电感器，具有与所述电压源端子连通的第一端子；
第三晶体管，具有与所述第三电感器的第二端子连通的漏极端子；
第四晶体管，具有与所述第三晶体管的源极端子连通的源极端子；以及
第四电感器，具有与所述第四晶体管的漏极端子连通的第一端子和与参考电势连通的第二端子，
其中电容性地耦合所述第三晶体管的所述漏极端子和所述第四晶体管的漏极端子。
7.根据权利要求6所述的AB类放大器，还包括：
第一电容和第二电容，相互串联连接并且分别与所述第一晶体管的所述漏极端子和所述第二晶体管的所述漏极端子并联连接；以及
第三电容和第四电容，相互串联连接并且分别与所述第三晶体管的所述漏极端子和所述第四晶体管的所述漏极端子并联连接。
8.根据权利要求7所述的AB类放大器，还包括：第五电容，具有连接于所述第一电容与所述第二电容之间并且与所述第一晶体管的所述源极端子和所述第二晶体管的所述源极端子连接的第一端子并且具有连接于所述第三电容与所述第四电容之间并且与所述第三晶体管的所述源极端子和所述第四晶体管的所述源极端子连接的第二端子。
9.根据权利要求8所述的AB类放大器，还包括：
第六电容，具有与所述第一晶体管的所述漏极端子连通的第一端子和与所述第二晶体管的所述漏极端子连通的第二端子；以及
第七电容，具有与所述第三晶体管的所述漏极端子连通的第一端子和与所述第四晶体管的所述漏极端子连通的第二端子。
10.根据权利要求1所述的AB类放大器，还包括输入驱动器，所述输入驱动器包括：
第三晶体管，具有与输入信号连通的栅极端子；
储能电路，与所述第三晶体管的端子连通；以及
匹配网络，与所述第三晶体管的所述端子以及所述第一晶体管的所述源极端子和所述第二晶体管的所述源极端子连通。
11.根据权利要求6所述的AB类放大器，还包括：
第一电容，具有与所述第一晶体管的所述源极端子和所述第二晶体管的所述源极端子连通的第一端子；
第二电容，具有与所述第三晶体管的所述源极端子和所述第四晶体管的所述源极端子连通的第一端子；以及
第五电感器，与所述第一电容的第二端子和所述第二电容的第二端子连通。
12.根据权利要求11所述的AB类放大器，还包括：
第五晶体管，具有与差分输入信号的第一极性连通的栅极端子和与所述第一电容的所述第二端子连通的第一端子；以及
第六晶体管，具有与所述差分输入信号的第二极性连通的栅极端子和与所述第二电容的所述第二端子连通的第一端子。
13.根据权利要求6所述的AB类放大器，还包括功率组合器，所述功率组合器包括分别耦合到所述第一电感器、所述第二电感器、所述第三电感器和所述第四电感器的第五电感器、第六电感器、第七电感器和第八电感器。
14.根据权利要求13所述的AB类放大器，还包括连接到所述功率组合器的天线。
15.根据权利要求13所述的AB类放大器，其中所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管以及所述第一电感器、所述第二电感器、所述第三电感器和所述第四电感器连接于第一回路中，并且其中所述第五电感器、所述第六电感器、所述第七电感器和所述第八电感器连接于在所述第一回路以内或者以外布置的第二回路中。
16.根据权利要求13所述的AB类放大器，还包括：
第一电容，具有与所述第一晶体管的所述源极端子和所述第二晶体管的所述源极端子连通的第一端子；
第二电容，具有与所述第三晶体管的所述源极端子和所述第四晶体管的所述源极端子连通的第一端子；以及
第九电感器，与所述第一电容的第二端子和所述第二电容的第二端子连通，其中：
所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管以及所述第一电感器、所述第二电感器、所述第三电感器和所述第四电感器连接于第一回路中，并且其中所述第五电感器、所述第六电感器、所述第七电感器和所述第八电感器连接于在所述第一回路以内或者以外布置的第二回路中，并且
所述第五电感器布置成数字“8”形状。
17.根据权利要求16所述的AB类放大器，其中所述第九电感器位于所述第一回路和所述第二回路以内。
18.根据权利要求11所述的AB类放大器，其中所述第一电容和所述第二电容以及所述第五电感器在所述AB类放大器的中心频率具有第一阻抗并且分别在所述AB类放大器的第二谐波频率和第三谐波频率具有第二阻抗和第三阻抗，其中所述第二阻抗和所述第三阻抗大于所述第一阻抗。
19.根据权利要求1所述的AB类放大器，其中所述第一晶体管是NMOS晶体管并且所述第二晶体管是PMOS晶体管。
20.一种AB类放大器，包括：
第一电感器，具有与电压源端子连通的第一端子；
第一晶体管，具有与所述第一电感器的第二端子连通的漏极端子；
第二晶体管，具有与所述第一晶体管的源极端子连通的源极端子；
第二电感器，具有与所述第二晶体管的漏极端子连通的第一端子和与参考电势连通的第二端子；
第三电感器，具有与所述电压源端子连通的第一端子；
第三晶体管，具有与所述第三电感器的第二端子连通的漏极端子；
第四晶体管，具有与所述第三晶体管的源极端子连通的源极端子；以及
第四电感器，具有与所述第四晶体管的漏极端子连通的第一端子和与参考电势连通的第二端子，其中：
电容性地耦合所述第一晶体管的所述漏极端子和所述第三晶体管的所述漏极端子，
电容性地耦合所述第二晶体管的所述漏极端子和所述第四晶体管的所述漏极端子，并且
向所述第一晶体管的栅极和所述第三晶体管的栅极输入差分信号的第一极性，并且向所述第二晶体管的栅极和所述第四晶体管的栅极输入所述差分信号的第二极性。

Claims (21)

1.一种AB类放大器，包括：
第一电感器，具有与电压源端子连通的第一端子；
第一晶体管，具有与所述第一电感器的第二端子连通的漏极端子；
第二晶体管，具有与所述第一晶体管的源极端子连通的源极端子；以及
第二电感器，具有与所述第二晶体管的漏极端子连通的第一端子和与参考电势连通的第二端子，
其中所述第一晶体管的所述漏极端子和所述第二晶体管的漏极端子电容性地耦合在一起。
2.根据权利要求1所述的AB类放大器，还包括：
第一电容，具有与所述第一晶体管的所述源极端子和所述第二晶体管的所述源极端子连通的第一端子，
其中所述第一电容的第二端子与向所述AB类放大器的电压输入连通。
3.根据权利要求1所述的AB类放大器，还包括：
第一电容，具有与所述第一晶体管的栅极端子和所述第二晶体管的栅极端子连通的第一端子，
其中所述第一电容的第二端子与向所述AB类放大器的电压输入连通。
4.根据权利要求1所述的AB类放大器，还包括：
第一可变电容，与所述第一电感器并联连接；以及
第二可变电容，与所述第二电感器并联连接。
5.根据权利要求1所述的AB类放大器，还包括：第一电容，具有与所述第一晶体管的所述漏极端子连通的第一端子和与所述第二晶体管的所述漏极端子连通的第二端子。
6.根据权利要求1所述的AB类放大器，还包括：
N个电容，具有与所述第一晶体管的所述漏极端子连通的第一端子；以及
N个电阻，具有与所述N个电容中的相应电容的第二端子连通的第一端子并且具有与所述第二晶体管的所述漏极端子连通的第二端子，其中N是大于零的整数。
7.根据权利要求1所述的AB类放大器，还包括：
第三电感器，具有与所述电压源端子连通的第一端子；
第三晶体管，具有与所述第三电感器的第二端子连通的漏极端子；
第四晶体管，具有与所述第三晶体管的源极端子连通的源极端子；以及
第四电感器，具有与所述第四晶体管的漏极端子连通的第一端子和与参考电势连通的第二端子，
其中电容性地耦合所述第三晶体管的所述漏极端子和所述第四晶体管的漏极端子。
8.根据权利要求7所述的AB类放大器，还包括：
第一电容和第二电容，相互串联连接并且分别与所述第一晶体管的所述漏极端子和所述第二晶体管的所述漏极端子并联连接；以及
第三电容和第四电容，相互串联连接并且分别与所述第三晶体管的所述漏极端子和所述第四晶体管的所述漏极端子并联连接。
9.根据权利要求8所述的AB类放大器，还包括：第五电容，具有连接于所述第一电容与所述第二电容之间并且与所述第一晶体管的所述源极端子和所述第二晶体管的所述源极端子连接的第一端子并且具有连接于所述第三电容与所述第四电容之间并且与所述第三晶体管的所述源极端子和所述第四晶体管的所述源极端子连接的第二端子。
10.根据权利要求9所述的AB类放大器，还包括：
第六电容，具有与所述第一电容的第一端子和所述第二电容的第一端子连通的一端；以及
第七电容，具有与所述第三电容的第一端子和所述第四电容的第一端子连通的一端。
11.根据权利要求1所述的AB类放大器，还包括输入驱动器，所述输入驱动器包括：
第三晶体管，具有与输入信号连通的栅极端子；
储能电路，与所述第三晶体管的端子连通；以及
匹配网络，与所述第三晶体管的所述端子以及所述第一晶体管的所述源极端子和所述第二晶体管的所述源极端子连通。
12.根据权利要求7所述的AB类放大器，还包括：
第一电容，具有与所述第一晶体管的所述源极端子和所述第二晶体管的所述源极端子连通的第一端子；
第二电容，具有与所述第三晶体管的所述源极端子和所述第四晶体管的所述源极端子连通的第一端子；以及
第五电感器，与所述第一电容的第二端子和所述第二电容的第二端子连通。
13.根据权利要求12所述的AB类放大器，还包括：
第五晶体管，具有与差分输入信号的第一极性连通的栅极端子和与所述第一电容的所述第二端子连通的第一端子；以及
第六晶体管，具有与所述差分输入信号的第二极性连通的栅极端子和与所述第二电容的所述第二端子连通的第一端子。
14.根据权利要求7所述的AB类放大器，还包括功率组合器，所述功率组合器包括分别耦合到所述第一电感器、所述第二电感器、所述第三电感器和所述第四电感器的第五电感器、第六电感器、第七电感器和第八电感器。
15.根据权利要求14所述的AB类放大器，还包括连接到所述功率组合器的天线。
16.根据权利要求14所述的AB类放大器，其中所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管以及所述第一电感器、所述第二电感器、所述第三电感器和所述第四电感器连接于第一回路中，并且其中所述第五电感器、所述第六电感器、所述第七电感器和所述第八电感器连接于在所述第一回路以内或者以外布置的第二回路中。
17.根据权利要求14所述的AB类放大器，还包括：
第一电容，具有与所述第一晶体管的所述源极端子和所述第二晶体管的所述源极端子连通的第一端子；
第二电容，具有与所述第三晶体管的所述源极端子和所述第四晶体管的所述源极端子连通的第一端子；以及
第五电感器，与所述第一电容的第二端子和所述第二电容的第二端子连通，其中：
所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管以及所述第一电感器、所述第二电感器、所述第三电感器和所述第四电感器连接于第一回路中，并且其中所述第五电感器、所述第六电感器、所述第七电感器和所述第八电感器连接于在所述第一回路以内或者以外布置的第二回路中，并且
所述第五电感器布置成数字“8”形状。
18.根据权利要求17所述的AB类放大器，其中所述第五电感器位于所述第一回路和所述第二回路以内。
19.根据权利要求12所述的AB类放大器，其中所述第一电容和所述第二电容以及所述第五电感器在所述AB类放大器的中心频率具有第一阻抗并且分别在所述AB类放大器的第二谐波频率和第三谐波频率具有第二阻抗和第三阻抗，其中所述第二阻抗和所述第三阻抗大于所述第一阻抗。
20.根据权利要求1所述的AB类放大器，其中所述第一晶体管是NMOS晶体管并且所述第二晶体管是PMOS晶体管。
21.一种AB类放大器，包括：
第一电感器，具有与电压源端子连通的第一端子；
第一晶体管，具有与所述第一电感器的第二端子连通的漏极端子；
第二晶体管，具有与所述第一晶体管的源极端子连通的源极端子；
第二电感器，具有与所述第二晶体管的漏极端子连通的第一端子和与参考电势连通的第二端子；
第三电感器，具有与所述电压源端子连通的第一端子；
第三晶体管，具有与所述第三电感器的第二端子连通的漏极端子；
第四晶体管，具有与所述第三晶体管的源极端子连通的源极端子；以及
第四电感器，具有与所述第四晶体管的漏极端子连通的第一端子和与参考电势连通的第二端子，其中：
电容性地耦合所述第一晶体管的所述漏极端子和所述第三晶体管的所述漏极端子，
电容性地耦合所述第二晶体管的所述漏极端子和所述第四晶体管的所述漏极端子，并且
向所述第一晶体管的栅极和所述第三晶体管的栅极输入差分信号的第一极性，并且向所述第二晶体管的栅极和所述第四晶体管的栅极输入所述差分信号的第二极性。
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