JP5823990B2

JP5823990B2 - クラスａｂ増幅器

Info

Publication number: JP5823990B2
Application number: JP2012557217A
Authority: JP
Inventors: スタージャ、セハット; アラム、ファーボッド
Original assignee: マーベルワールドトレードリミテッド
Priority date: 2010-03-09
Filing date: 2011-03-09
Publication date: 2015-11-25
Anticipated expiration: 2031-03-09
Also published as: CN102893519B; US20110221530A1; US20140253238A1; EP2545645A1; JP2013522967A; WO2011112720A4; US20130154743A1; EP2736168B1; KR101762300B1; EP2736168A1; KR20170088436A; KR101820499B1; US9099969B2; EP2804315B1; US8736374B2; EP2804315A2; US8378750B2; KR20130004327A; WO2011112720A1; CN102893519A

Description

本開示は、増幅器に関し、特に、クラスＡＢ増幅器に関する。
［関連出願の相互参照］

本願は、２０１１年３月９日出願の米国特許出願第１３／０４４，１８３号および２０１０年３月９日出願の米国仮出願第６１／３１２，１６７号の優先権を主張する。上記出願の開示内容の全体を、本明細書に参照として組み込む。

ここに提供する背景技術の記載は、開示内容の背景を概観的に提示することを目的とする。本背景技術の項目に記載される本願発明者の仕事と、出願時に先行技術としての条件を満たさない本記載の側面とは、明示的にも黙示的にも本開示内容に対する先行技術と自認するものでない。

クラスＡ増幅器は、入力信号の全サイクルにわたって動作する。出力信号は、入力信号の増幅されたレプリカである。クラスＡ増幅器の最大効率は、誘導出力結合で約５０％であり、容量出力結合で約２５％である。

クラスＡ増幅器では、トランジスタは、常に導通状態となるようバイアスされる。トランジスタは、トランジスタの伝達特性の線形部において稼働される。トランジスタは常に導通しているので、入力がないときでさえも、電源から電力が引き出される。高い出力電力が必要である場合、電力消費（および付随する熱）は著しいものとなり得る。

クラスＢ増幅器は、入力サイクルの半期間にわたって増幅を行う。その結果、クラスＢ増幅器は、歪みを拡大させる傾向があるが、クラスＡ増幅器よりも効率が高い。クラスＢ増幅器の最大効率は、７５％を超える。トランジスタは、期間の半分はオフされ、このときは電力を消費しない。

クラスＢ増幅器は、相補型トランジスタ対（「プッシュ−プル」トランジスタ構成）を使用する場合がある。相補型デバイスは、入力信号のそれぞれ別の半期間を増幅する。信号の２つの半期間を再結合したとき、不整合またはクロスオーバ歪みが発生する場合がある。不整合を解決する方法として、トランジスタを、非使用時に、完全にオフするのでなく、オンするようバイアスする。このバイアス法をクラスＡＢ操作と呼ぶ。つまり、クラスＡＢ増幅器は、クロスオーバ点周辺で両方のトランジスタが導通するようにバイアスをかけるクラスＢ出力段階を有する。

クラスＡＢ増幅器は、電圧源端子と連通する第１端子を有する第１インダクタを備える。第１トランジスタは、第１インダクタの第２端子と連通するドレイン端子を有する。第２トランジスタは、第１トランジスタのソース端子と連通するソース端子を有する。第２インダクタは、第２トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する。第１トランジスタおよび第２トランジスタのドレイン端子は、互いに容量結合されている。

他の観点では、第１キャパシタンスは、第１トランジスタおよび第２トランジスタのソース端子に連通する第１端子を有する。第１キャパシタンスの第２端子は、クラスＡＢ増幅器の電圧入力と連通している。

他の観点では、第１キャパシタンスは、第１トランジスタおよび第２トランジスタのゲート端子と連通する第１端子を有する。第１キャパシタンスの第２端子は、クラスＡＢ増幅器の電圧入力と連通している。

他の観点では、第１可変キャパシタンスは、第１インダクタと並列に接続されている。第２可変キャパシタンスは、第２インダクタと並列に接続されている。第１キャパシタンスは、第１トランジスタのドレイン端子と連通する第１端子および第２トランジスタのドレイン端子と連通する第２端子を有する。

他の観点では、Ｎ個のキャパシタンスは、第１トランジスタのドレイン端子と連通する第１端子を有する。Ｎ個の抵抗は、Ｎ個のキャパシタンスの第２端子とそれぞれ連通する第１端子および第２トランジスタのドレイン端子と連通する第２端子を有し、Ｎはゼロより大きい整数である。

他の観点では、第３インダクタは、電圧源端子と連通する第１端子を有する。第３トランジスタは、第３インダクタの第２端子と連通するドレイン端子を有する。第４トランジスタは、第３トランジスタのソース端子と連通するソース端子を有する。第４インダクタは、第４トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する。第３トランジスタおよび第４トランジスタのドレイン端子は、容量結合されている。

他の観点では、第１キャパシタンスおよび第２キャパシタンスは、互いに直列に接続され、第１トランジスタおよび第２トランジスタのドレイン端子とそれぞれ並列に接続されている。第３キャパシタンスおよび第４キャパシタンスは、互いに直列に接続され、第３トランジスタおよび第４トランジスタのドレイン端子とそれぞれ並列に接続されている。

他の観点では、第５キャパシタンスは、第１キャパシタンスと第２キャパシタンスとの間と、第１トランジスタおよび第２トランジスタのソース端子とに接続された第１端子を有する。第５キャパシタンスは、第３キャパシタンスと第４キャパシタンスとの間と、第３トランジスタおよび第４トランジスタのソース端子とに接続された第２端子を有する。第６キャパシタンスは、第１キャパシタンスおよび第２キャパシタンスの第１端子と連通する一端を有する。第７キャパシタンスは、第３キャパシタンスおよび第４キャパシタンスの第１端子と連通する一端を有する。

他の観点では、入力ドライバは、入力信号と連通するゲート端子を有する第３トランジスタと、第３トランジスタの端子と連通するタンク回路と、第３トランジスタの上記端子ならびに第１トランジスタおよび第２トランジスタのソース端子に連通する整合回路とを備える。

他の観点では、第１キャパシタンスは、第１トランジスタおよび第２トランジスタのソース端子と連通する第１端子を有する。第２キャパシタンスは、第３トランジスタおよび第４トランジスタのソース端子と連通する第１端子を有する。第５インダクタは、第１キャパシタンスおよび第２キャパシタンスの第２端子と連通する。

他の観点では、第５トランジスタは、差動入力信号の第１極性と連通するゲート端子および第１キャパシタンスの第２端子と連通する第１端子を有する。第６トランジスタは、差動入力信号の第２極性と連通するゲート端子および第２キャパシタンスの第２端子と連通する第１端子を有する。

他の観点では、電力結合器は、第１、第２、第３、および第４インダクタにそれぞれ結合された第５、第６、第７、および第８インダクタを備える。アンテナが電力結合器に接続される。第１、第２、第３、および第４トランジスタ、ならびに第１、第２、第３、および第４インダクタは、第１ループに接続される。第５、第６、第７、および第８インダクタは、第１ループの内側および外側の一方に配置された第２ループに接続される。

他の観点では、第１キャパシタンスは、第１トランジスタおよび第２トランジスタのソース端子と連通する第１端子を有する。第２キャパシタンスは、第３トランジスタおよび第４トランジスタのソース端子と連通する第１端子を有する。第５インダクタは、第１キャパシタンスおよび第２キャパシタンスの第２端子と連通する。第１、第２、第３、および第４トランジスタならびに第１、第２、第３、および第４インダクタは、第１ループに接続される。第５、第６、第７、および第８インダクタは、第１ループの内側および外側の一方に配置された第２ループに接続される。第５インダクタは、「８」の字形に配置される。第５インダクタは、第１ループおよび第２ループの内側に位置付けられる。

他の観点では、第１キャパシタンスおよび第２キャパシタンス、ならびに第５インダクタは、クラスＡＢ増幅器の中心周波数において第１インピーダンスを有し、クラスＡＢ増幅器の第２の高調波周波数および第３の高調波周波数においてそれぞれ第２インピーダンスおよび第３インピーダンスを有する。第２インピーダンスおよび第３インピーダンスは、第１インピーダンスより高い。第１トランジスタはＮＭＯＳトランジスタであり、第２トランジスタはＰＭＯＳトランジスタである。

クラスＡＢ増幅器は、電圧源端子と連通する第１端子を有する第１インダクタを備える。第１トランジスタは、第１インダクタの第２端子と連通するドレイン端子を有する。第２トランジスタは、第１トランジスタのソース端子と連通するソース端子を有する。第２インダクタは、第２トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する。第３インダクタは、電圧源端子と連通する第１端子を有する。第３トランジスタは、第３インダクタの第２端子と連通するドレイン端子を有する。第４トランジスタは、第３トランジスタのソース端子と連通するソース端子を有する。第４インダクタは、第４トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する。第１トランジスタおよび第３トランジスタのドレイン端子は、容量結合されている。第２トランジスタおよび第４トランジスタのドレイン端子は、容量結合されている。差動信号の第１極性は、第１トランジスタおよび第３トランジスタのゲートに入力され、差動信号の第２極性は、第２トランジスタおよび第４トランジスタのゲートに入力される。

本開示のさらなる応用領域が、詳細な説明、特許請求の範囲、および図面から明らかになるであろう。詳細な説明および特定の実施例は、例示目的だけに意図されており、本開示の範囲を限定することは意図されていない。

本開示は、詳細な説明および添付の図面からより完全に理解されるであろう。

本開示に係る第１プッシュ−プルクラスＡＢ増幅器の電気回路図である。

本開示に係る第２プッシュ−プルクラスＡＢ増幅器の電気回路図である。

本開示に係る第３プッシュ−プルクラスＡＢ増幅器の電気回路図である。

本開示に係る第４プッシュ−プルクラスＡＢ増幅器の電気回路図である。

本開示に係る第５プッシュ−プルクラスＡＢ増幅器の電気回路図である。

本開示に係る第６プッシュ−プルクラスＡＢ増幅器の電気回路図である。

本開示に係る第７プッシュ−プルクラスＡＢ増幅器の電気回路図である。

本開示に係る第８プッシュ−プルクラスＡＢ増幅器の電気回路図である。

本開示に係る第９プッシュ−プルクラスＡＢ増幅器の電気回路図である。

本開示に係る電力結合器を有するプッシュ−プルクラスＡＢ増幅器の例示的な部分見取り図である。

本開示に係る電力結合器を有する別のプッシュ−プルクラスＡＢ増幅器の例示的な部分見取り図である。

以下の記載は、本質的に例示だけを目的としており、開示およびその応用法もしくは利用法を限定することは全く意図していない。本明細書で使用されるＡ、Ｂ、およびＣのうち少なくとも１つという文言は、非排他的論理ＯＲを用いる論理（ＡまたはＢまたはＣ）を意味するものと解されるべきである。方法に含まれる段階は、本開示の原理を変化させることなく別の順序で実行してもよい。

図１および図２を参照すると、一方が接地された（ｓｉｎｇｌｅ−ｅｎｄｅｄ）構成のプッシュ−プルクラスＡＢ増幅器５０および１００が示されている。図１では、増幅器５０は、共通ゲート構成に配置されている。増幅器５０は、直列に接続された第１インダクタＬ_１、第１トランジスタＴ_１、第２トランジスタＴ_２、および第２インダクタＬ_２を備える。第１トランジスタＴ_１はＮＭＯＳトランジスタであってよく、第２トランジスタＴ_２はＰＭＯＳトランジスタであってよいが、その他の種類のトランジスタを使用することもできる。トランジスタＴ_１およびＴ_２の入力は、ＡＣグラウンド、別のバイアス、または基準信号に接続されてよい。

可変キャパシタンスＣ_１およびＣ_２を、それぞれインダクタＬ_１およびＬ_２に並列に接続してよい。インダクタＬ_１は、基準電位にＶ_ｄｄに接続されてよい。インダクタＬ_２は、接地電位Ｖ_ｓｓに接続されてよい。

キャパシタンスＣ_ｃｍを、第１トランジスタＴ_１および第２トランジスタＴ_２のドレイン端子に接続してよい。入力信号は、入力キャパシタンスＣ_ｉｎを介して、第１トランジスタＴ_１および第２トランジスタＴ_２のソース端子に印加されてよい。出力信号Ｖ_ｏ１およびＶ_ｏ２は、キャパシタンスＣ_ｃｍの端子間で取り出してよい。

図２では、プッシュ−プルクラスＡＢ増幅器１００が示されている。増幅器１００は、共通ソース構成に配置されている。トランジスタＴ_１およびＴ_２のソース端子は、ＡＣグラウンド、別のバイアス、または基準信号に接続されてよい。増幅器１００は、入力信号Ｖ_ｉｎが第１トランジスタＴ_１および第２トランジスタＴ_２のゲートに印加される点を除いて、増幅器５０と同様である。

図１および図２の両方において、キャパシタンスＣ_ｃｍにより、偶数次高調波の逆位相が相殺されるので、出力信号Ｖ_ｏ１およびＶ_ｏ２から偶数次高調波が除去される。キャパシタンスＣ_ｃｍは、トランジスタの不整合を補償し、歪みを減少させる性質がある。従来の電力増幅器と異なり、増幅器５０および１００は、電圧振幅が２Ｖ_ｄｄより高くなる可能性がある。トランジスタＴ_１とトランジスタＴ_２との間のソースノードはフローティング状態にあり、低い側の電圧はグラウンドを下回る場合がある。キャパシタンスＣ_ｃｍの値は、キャパシタンスＣ_１およびＣ_２よりも大きくなるよう選択してよい。出力信号Ｖ_ｏ１およびＶ_ｏ２は、任意の適切な方法で再結合してよい。一例では、以下に記載するように、変圧器を介した誘導結合を用いて出力信号Ｖ_ｏ１およびＶ_ｏ２を再結合してよい。

図３を参照すると、別のプッシュ−プルクラスＡＢ増幅器１５０が示されている。キャパシタンスＣ_ｃｍは、第１トランジスタＴ_１と第２トランジスタＴ_２との間に並列に接続されたキャパシタンスおよび抵抗の１つ以上の直列接続対に置き換えられている。特に、キャパシタンスＣ_３１、Ｃ_３２、・・・、およびＣ_３Ｎは、キャパシタンスＲ_１１、Ｒ_１２、・・・、およびＲ_１Ｎとそれぞれ直列に接続されており、Ｎはゼロより大きい整数である。いくついかの実施例では、キャパシタンスＣ_３１、Ｃ_３２、・・・、およびＣ_３Ｎは、同じ値または異なる値を有するよう選択される。いくつかの実施例では、抵抗Ｒ_１１、Ｒ_１２、・・・、およびＲ_１Ｎは、同じ値または異なる値を有するよう選択される。キャパシタンスおよび抵抗の使用により、振動が減少する傾向がある。

図４を参照すると、別のプッシュ−プルクラスＡＢ増幅器２００が示されている。増幅器２００は、図３の増幅器１５０の差動型の実施例である。増幅器２００は、直列に接続された第３インダクタＬ_３、第３トランジスタＴ_３、第４トランジスタＴ_４、および第４インダクタＬ_４をさらに備える。第４トランジスタＴ_４はＮＭＯＳトランジスタであってよく、第３トランジスタＴ_３はＰＭＯＳトランジスタであってよいが、他の種類のトランジスタを使用することもできる。トランジスタＴ_１、Ｔ_２、Ｔ_３、およびＴ_４の入力は、ＡＣグラウンド、別のバイアス、または参照信号に接続されてよい。

可変キャパシタンスＣ_３およびＣ_４は、インダクタＬ_３およびＬ_４とそれぞれ並列に接続されてよい。インダクタＬ_４は、基準電位Ｖ_ｄｄに接続されてよい。インダクタＬ_３は、接地電位Ｖ_ｓｓに接続されてよい。差動入力信号は、入力キャパシタンスＣ_ｉｎを介して第３トランジスタＴ_３および第４トランジスタＴ_４のソース端子に印加されてよい。出力信号Ｖ_ｏ３およびＶ_ｏ４は、第３トランジスタＴ_３および第４トランジスタＴ_４の端子間で取り出してよい。

キャパシタンスＣ_５１、Ｃ_５２、・・・、およびＣ_５Ｎが、抵抗Ｒ_１１、Ｒ_１２、・・・、およびＲ_１Ｎとそれぞれ直列に接続されており、Ｎはゼロより大きい整数である。キャパシタンスＣ_５１、Ｃ_５２、・・・、およびＣ_５Ｎと、抵抗Ｒ_１１、Ｒ_１２、・・・、およびＲ_１Ｎとの１つ以上の対が、第１トランジスタＴ_１と第２トランジスタＴ_２との間に並列に接続されている。キャパシタンスＣ_６１、Ｃ_６２、・・・、およびＣ_６Ｎが、抵抗Ｒ_２１、Ｒ_２２、・・・、およびＲ_２Ｎとそれぞれ直列に接続されており、Ｎはゼロより大きい整数である。キャパシタンスＣ_６１、Ｃ_６２、・・・、およびＣ_６Ｎと、抵抗Ｒ_２１、Ｒ_２２、・・・、およびＲ_２Ｎとの１つ以上の対が、第３トランジスタＴ_３と第４トランジスタＴ_４との間に並列に接続されている。

図５を参照すると、別のプッシュ−プル増幅器２５０が示されている。追加的なキャパシタンスＣ_５からＣ_１１を設けてよい。キャパシタンスＣ_５およびＣ_６は、共通モードキャパシタンスＣ_ｃｍの一方に取って代わっており、互いに直列に接続され、トランジスタＴ_１およびＴ_２に並列に接続されている。キャパシタンスＣ_７およびＣ_８は、共通モードキャパシタンスＣ_ｃｍの他方に取って代わっており、互いに直列に接続され、トランジスタＴ_３およびＴ_４に並列に接続されている。キャパシタンスＣ_１０の一端は、キャパシタンスＣ_５およびＣ_６の第１端子と、トランジスタＴ_１およびＴ_２のソース端子とに接続されている。キャパシタンスＣ_１０の他端は、キャパシタンスＣ_７およびＣ_８の第１端子と、トランジスタＴ_３およびＴ_４のソース端子とに接続されている。

可変キャパシタンスＣ_１１の一端は、キャパシタンスＣ_６の第２端子と、トランジスタＴ_２のドレイン端子とに接続されている。可変キャパシタンスＣ_１１の他端は、キャパシタンスＣ_８の第２端子と、トランジスタＴ_３のドレイン端子とに接続されている。可変キャパシタンスＣ_９の一端は、キャパシタンスＣ_５の第２端子と、トランジスタＴ_１のドレイン端子とに接続されている。可変キャパシタンスＣ_９の他端は、キャパシタンスＣ_７の第２端子と、トランジスタＴ_４のドレイン端子とに接続されている。たとえば、誘導結合ループをインダクＬ_１、Ｌ_２、Ｌ_３、およびＬ_４に結合して、アンテナ等の出力を駆動してよい。

図６を参照すると、別のプッシュ−プルクラスＡＢ増幅器２７０が示されており、これは電力結合器２８０を備えている。増幅器２７０は、直列に接続された第１インダクタＬ_１、第１トランジスタＴ_１、第２トランジスタＴ_２、および第２インダクタＬ_２を備えている。

増幅器２７０は、直列に接続された第３インダクタＬ_３、第３トランジスタＴ_３、第４トランジスタＴ_４、および第４インダクタＬ_４をさらに備えている。キャパシタンスＣ_１、Ｃ_２、Ｃ_３、およびＣ_４は、インダクタＬ_１、Ｌ_２、Ｌ_３、およびＬ_４と並列に配置された可変キャパシタンスであってよい。共通モードキャパシタンスＣ_５およびＣ_６が、トランジスタＴ_１およびＴ_２と、トランジスタＴ_３およびＴ_４とに、それぞれ並列に配置されている。

電力結合器２８０は、第１、第２、第３、および第４のインダクタＬ_１、Ｌ_２、Ｌ_３、およびＬ_４にそれぞれ結合されて第１、第２、第３、および第４の変圧器を形成する第１、第２、第３、および第４のインダクタＳ_１、Ｓ_２、Ｓ_３、およびＳ_４を有する。いくつかの例では、出力はアンテナ（不図示）もしくはその他の負荷に結合されてよい。

図７を参照すると、一方が接地された増幅器５０の入力ドライバ３００の例が示されている。整合回路（ｍａｔｃｈｉｎｇｎｅｔｗｏｒｋ）３０４は、キャパシタンスＣ_ｉｎおよびインダクタＬ_３を有する。タンク回路３０６は、インダクタＬ_４およびキャパシタンスＣ_３を有する。入力信号Ｖ_ｉｎは、トランジスタＴ_３のゲートに入力される。タンク回路３０６および整合回路３０４は、入力信号をトランジスタＴ_１およびＴ_２のソースに結合する。

図８を参照すると、差動増幅器３５０の入力ドライバ３４０の例が示されている。増幅器３５０は、増幅器５０の要素を備えている。増幅器３５０は、直列に接続された第３インダクタＬ_３、第３トランジスタＴ_３、第４トランジスタＴ_４、および第４インダクタＬ_４をさらに備えている。トランジスタＴ_１、Ｔ_２、Ｔ_３、およびＴ_４の入力は、ＡＣグラウンド、別のバイアス、または基準信号に接続されてよい。可変キャパシタンスＣ_３およびＣ_４は、インダクタＬ_３およびＬ_４とそれぞれ並列に接続されてよい。インダクタＬ_４は、基準電位Ｖ_ｄｄに接続されてよい。インダクタＬ_３は、接地電位Ｖ_ｓｓに接続されてよい。

キャパシタンスＣ_５、インダクタＬ_ｉｎ、およびキャパシタンスＣ_６が、トランジスタＴ_１およびＴ_２のソースと、トランジスタＴ_３およびＴ_４のソースとの間に直列に接続されている。トランジスタＴ_５およびＴ_６のドレイン（またはソース）が、インダクタＬ_ｉｎと、キャパシタンスＣ_５およびＣ_６との間にそれぞれ接続されている。トランジスタＴ_５およびＴ_６のドレイン（またはソース）は、Ｖ_ｓｓに接続されている。差動入力信号の一方の極性Ｖ_ｉｎ＋がトランジスタＴ_５のゲートに結合され、差動入力信号の他方の極性Ｖ_ｉｎ−がトランジスタＴ_６のゲートに結合される。インダクタＬ_ｉｎは、バイアス信号、基準電位、または接地電位に接続されてよい中心タップを有してよい。

キャパシタンスＣ_５およびＣ_６、並びにインダクタＬ_ｉｎにより設けられる接続によって、ソースディジェネレーションが提供される。この接続によって、中心周波数では短絡等の低インピーダンス接続が提供され、その他の周波数ではより高いインピーダンスでの接続が提供される。たとえば、この接続では、第２および第３の高調波周波数（ｈａｒｍｏｎｉｃｆｒｅｑｕｅｎｃｉｅｓ）において、インピーダンスが高くなる。

図９を参照すると、別のプッシュ−プルクラスＡＢ増幅器６００が示されており、これは電力結合器６３０を備えている。増幅器６００は、直列に接続された第１インダクタＬ_１、第１トランジスタＴ_１、第２トランジスタＴ_２、および第２インダクタＬ_２を備えている。増幅器６００は、直列に接続された第３インダクタＬ_３、第３トランジスタＴ_３、第４トランジスタＴ_４、および第４インダクタＬ_４をさらに備えている。第１キャパシタンスＣ_１、インダクタＬ_ｉｎ、および第２キャパシタンスＣ_２が直列に接続されている。第１キャパシタンスＣ_１は、第１トランジスタＴ_１および第２トランジスタＴ_２のソース端子にも接続されている。第２キャパシタンスＣ_２は、第３トランジスタＴ_３および第４トランジスタＴ_４のソース端子にも接続されている。キャパシタンスＣ_３が、トランジスタＴ_１およびＴ_３のドレインに接続されている。キャパシタンスＣ_４が、トランジスタＴ_２およびＴ_４のドレインに接続されている。差動信号の第１極性Ｖ_ｉｎ＋がトランジスタＴ_１およびＴ_３のゲートに入力される。差動信号の第２極性Ｖ_ｉｎ−がトランジスタＴ_２およびＴ_４のゲートに入力される。

電力結合器６３０は、第１、第２、第３、および第４インダクタＬ_１、Ｌ_２、Ｌ_３、およびＬ_４にそれぞれ結合されて、第１、第２、第３、および第４変圧器を形成する第１、第２、第３、および第４インダクタＳ_１、Ｓ_２、Ｓ_３、およびＳ_４を備えている。いくつかの例では、出力は、アンテナ（不図示）または別の負荷に結合してよい。

図１０を参照すると、増幅器６００および電力結合器６３０の例示的な見取り図が示されている。第１ループ７０４は、第１、第２、第３、および第４インダクタＳ_１、Ｓ_２、Ｓ_３、およびＳ_４を有する。第２ループ７０８によって、トランジスタ対Ｖ_ｄｄおよびＶ_ｓｓへの接続が設けられる。第１および第２ループ７０４および７０８は、円形、楕円形、長方形、正方形、もしくはその他の一般的な閉形状を有してよい。インダクタＬ_ｉｎは、第１および第２ループ７０４および７０８の内側または外側に配置されてよい。インダクタＬ_ｉｎは、「８」の字形を有してよい。第１ループ７０４は、平面図において、第２ループ７０８の内側または外側に配置されてよい。第１ループ７０４の電流は、インダクタＳ_１、Ｓ_２、Ｓ_３、およびＳ_４を同一方向に流れる。

たとえば図５および図６には２本の脚（ｌｅｇ）が示されているが、追加的なトランジスタ対を有する追加的な脚を用いることができる。図１１を参照すると、４つのトランジスタ対用の増幅器７３０および電力結合器７４０の例示的な見取り図が示されている。第１ループ７４４は、第２ループ７４８のインダクタに結合するインダクタを有する。あくまでもたとえばであるが、第１および第２ループ７４４および７４８は、円形、楕円形、長方形、正方形、もしくはその他の一般的な閉形状を有してよい。インダクタＬ_ｉｎは、第１および第２のループ７４４および７４８の内側または外側に配置されてよい。第１ループ７４４は、平面図において、第２ループ７４８の内側または外側に配置されてよい。

本開示の広範な教示は、多様な形態で実施することができる。したがって、本開示は特定の例を含むが、図面、明細書、および以下の特許請求の範囲を検討することでその他の変更が明らかになるので、本開示の真の範囲をこれらに限定するべきでない。
［項目１］
電圧源端子と連通する第１端子を有する第１インダクタと、
上記第１インダクタの第２端子と連通するドレイン端子を有する第１トランジスタと、
上記第１トランジスタのソース端子と連通するソース端子を有する第２トランジスタと、
上記第２トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する第２インダクタと
を備え、
上記第１トランジスタおよび上記第２トランジスタの上記ドレイン端子は、互いに容量結合されている
クラスＡＢ増幅器。
［項目２］
上記第１トランジスタおよび上記第２トランジスタの上記ソース端子と連通する第１端子を有する第１キャパシタンスをさらに備え、
上記第１キャパシタンスの第２端子は、上記クラスＡＢ増幅器の電圧入力と連通する
項目１に記載のクラスＡＢ増幅器。
［項目３］
上記第１トランジスタおよび上記第２トランジスタのゲート端子と連通する第１端子を有する第１キャパシタンスをさらに備え、
上記第１キャパシタンスの第２端子は、上記クラスＡＢ増幅器の電圧入力と連通する
項目１に記載のクラスＡＢ増幅器。
［項目４］
上記第１インダクタと並列に接続された第１可変キャパシタンスと、
上記第２インダクタと並列に接続された第２可変キャパシタンスと
をさらに備える項目１に記載のクラスＡＢ増幅器。
［項目５］
上記第１トランジスタの上記ドレイン端子と連通する第１端子および上記第２トランジスタの上記ドレイン端子と連通する第２端子を有する第１キャパシタンスをさらに備える項目１に記載のクラスＡＢ増幅器。
［項目６］
上記第１トランジスタの上記ドレイン端子と連通する第１端子を有するＮ個のキャパシタンスと、
上記Ｎ個のキャパシタンスの第２端子とそれぞれ連通する第１端子および上記第２トランジスタの上記ドレイン端子と連通する第２端子を有するＮ個の抵抗と
をさらに備え、
Ｎは、ゼロより大きい整数である
項目１に記載のクラスＡＢ増幅器。
［項目７］
上記電圧源端子と連通する第１端子を有する第３インダクタと、
上記第３インダクタの第２端子と連通するドレイン端子を有する第３トランジスタと、
上記第３トランジスタのソース端子と連通するソース端子を有する第４トランジスタと、
上記第４トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する第４インダクタと
をさらに備え、
上記第３トランジスタおよび上記第４トランジスタの上記ドレイン端子は、容量結合されている
項目１に記載のクラスＡＢ増幅器。
［項目８］
互いに直列に接続され、上記第１トランジスタおよび上記第２トランジスタの上記ドレイン端子にそれぞれ並列に接続された第１キャパシタンスおよび第２キャパシタンスと、
互いに直列に接続され、上記第３トランジスタおよび上記第４トランジスタの上記ドレイン端子にそれぞれ並列に接続された第３キャパシタンスおよび第４キャパシタンスと
をさらに備える項目７に記載のクラスＡＢ増幅器。
［項目９］
上記第１キャパシタンスと上記第２キャパシタンスとの間と、上記第１トランジスタおよび上記第２トランジスタの上記ソース端子とに接続された第１端子、および上記第３キャパシタンスと上記第４キャパシタンスとの間と、上記第３トランジスタおよび上記第４トランジスタの上記ソース端子とに接続された第２端子を有する第５キャパシタンスをさらに備える項目８に記載のクラスＡＢ増幅器。
［項目１０］
上記第１キャパシタンスおよび上記第２キャパシタンスの第１端子と連通する一端を有する第６キャパシタンスと、
上記第３キャパシタンスおよび上記第４キャパシタンスの第１端子と連通する一端を有する第７キャパシタンスと
をさらに備える項目９に記載のクラスＡＢ増幅器。
［項目１１］
入力信号と連通するゲート端子を有する第３トランジスタと、
上記第３トランジスタの端子と連通するタンク回路と、
上記第３トランジスタの上記端子と、上記第１トランジスタおよび上記第２トランジスタの上記ソース端子とに連通する整合回路と
を有する入力ドライバをさらに備える項目１に記載のクラスＡＢ増幅器。
［項目１２］
上記第１トランジスタおよび上記第２トランジスタの上記ソース端子と連通する第１端子を有する第１キャパシタンスと、
上記第３トランジスタおよび上記第４トランジスタの上記ソース端子と連通する第１端子を有する第２キャパシタンスと、
上記第１キャパシタンスおよび上記第２キャパシタンスの第２端子と連通する第５インダクタと
をさらに備える項目７に記載のクラスＡＢ増幅器。
［項目１３］
差動入力信号の第１極性と連通するゲート端子および上記第１キャパシタンスの上記第２端子と連通する第１端子を有する第５トランジスタと、
上記差動入力信号の第２極性と連通するゲート端子および上記第２キャパシタンスの上記第２端子と連通する第１端子を有する第６トランジスタと
をさらに備える項目１２に記載のクラスＡＢ増幅器。
［項目１４］
上記第１インダクタ、上記第２インダクタ、上記第３インダクタ、および上記第４インダクタとそれぞれ結合された第５インダクタ、第６インダクタ、第７インダクタ、および第８インダクタを有する電力結合器をさらに備える項目７に記載のクラスＡＢ増幅器。
［項目１５］
上記電力結合器に接続されたアンテナをさらに備える項目１４に記載のクラスＡＢ増幅器。
［項目１６］
上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ、および上記第４トランジスタ、ならびに上記第１インダクタ、上記第２インダクタ、上記第３インダクタ、および上記第４インダクタは第１ループに接続され、上記第５インダクタ、上記第６インダクタ、上記第７インダクタ、および上記第８インダクタは、上記第１ループの外側および内側の一方に配置された第２ループに接続される項目１４に記載のクラスＡＢ増幅器。
［項目１７］
上記第１トランジスタおよび上記第２トランジスタの上記ソース端子と連通する第１端子を有する第１キャパシタンスと、
上記第３トランジスタおよび上記第４トランジスタの上記ソース端子と連通する第１端子を有する第２キャパシタンスと、
上記第１キャパシタンスおよび上記第２キャパシタンスの第２端子と連通する第５インダクタと
をさらに備え、
上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ、および上記第４トランジスタ、ならびに上記第１インダクタ、上記第２インダクタ、上記第３インダクタ、および上記第４インダクタは第１ループに接続され、上記第５インダクタ、上記第６インダクタ、上記第７インダクタ、および上記第８インダクタは、上記第１ループの外側および内側の一方に配置された第２ループに接続され、
上記第５インダクタは、「８」の字形に配置される
項目１４に記載のクラスＡＢ増幅器。
［項目１８］
上記第５インダクタは、上記第１ループおよび上記第２ループの内側に配置される項目１７に記載のクラスＡＢ増幅器。
［項目１９］
上記第１キャパシタンスおよび上記第２キャパシタンスならびに上記第５インダクタは、上記クラスＡＢ増幅器の中心周波数において第１インピーダンスを有し、上記クラスＡＢ増幅器の第２高調波周波数および第３高調波周波数においてそれぞれ第２インピーダンスおよび第３インピーダンスを有し、上記第２インピーダンスおよび上記第３インピーダンスは、上記第１インピーダンスより高い項目１２に記載のクラスＡＢ増幅器。
［項目２０］
上記第１トランジスタはＮＭＯＳトランジスタであり、上記第２トランジスタはＰＭＯＳトランジスタである項目１に記載のクラスＡＢ増幅器。
［項目２１］
電圧源端子と連通する第１端子を有する第１インダクタと、
上記第１インダクタの第２端子と連通するドレイン端子を有する第１トランジスタと、
上記第１トランジスタのソース端子と連通するソース端子を有する第２トランジスタと、
上記第２トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する第２インダクタと、
上記電圧源端子と連通する第１端子を有する第３インダクタと、
上記第３インダクタの第２端子と連通するドレイン端子を有する第３トランジスタと、
上記第３トランジスタのソース端子と連通するソース端子を有する第４トランジスタと、
上記第４トランジスタのドレイン端子と連通する第１端子および基準電位と連通する第２端子を有する第４インダクタと
を備え
上記第１トランジスタおよび上記第３トランジスタの上記ドレイン端子は容量結合されており、
上記第２トランジスタおよび上記第４トランジスタの上記ドレイン端子は容量結合されており、
差動信号の第１極性が上記第１トランジスタおよび上記第３トランジスタのゲートに入力され、上記差動信号の第２極性が上記第２トランジスタおよび上記第４トランジスタのゲートに入力される
クラスＡＢ増幅器。

Claims

クラスＡＢ増幅器であって、
電圧源端子と連通する第１端子を有する第１インダクタと、
前記第１インダクタの第２端子と連通するドレイン端子を有する第１トランジスタと、
前記第１トランジスタのソース端子と連通するソース端子を有する第２トランジスタと、
前記第２トランジスタのドレイン端子と連通する第１端子、及び、基準電位と連通する第２端子を有する第２インダクタと、
前記第１インダクタと並列に接続された第１可変キャパシタンスと、
前記第２インダクタと並列に接続された第２可変キャパシタンスと、
前記第１トランジスタ及び前記第２トランジスタの前記ソース端子と連通する第１端子、並びに、前記クラスＡＢ増幅器の電圧入力と連通する第２端子を有する第１キャパシタンスと、
を備え、
前記第１トランジスタの前記ドレイン端子は、第２キャパシタンスにより、前記第２トランジスタの前記ドレイン端子と結合されており、
前記クラスＡＢ増幅器は、前記第２キャパシタンスの端子間で、第１出力信号及び第２出力信号を出力する、
クラスＡＢ増幅器。
前記第１トランジスタの前記ドレイン端子と連通する第１端子を有するＮ個のキャパシタンスと、
前記Ｎ個のキャパシタンスの第２端子とそれぞれ連通する第１端子、及び、前記第２トランジスタの前記ドレイン端子と連通する第２端子を有するＮ個の抵抗と
をさらに備え、
Ｎは、ゼロより大きい整数である
請求項１に記載のクラスＡＢ増幅器。
前記電圧源端子と連通する第１端子を有する第３インダクタと、
前記第３インダクタの第２端子と連通するドレイン端子を有する第３トランジスタと、
前記第３トランジスタのソース端子と連通するソース端子を有する第４トランジスタと、
前記第４トランジスタのドレイン端子と連通する第１端子、及び、基準電位と連通する第２端子を有する第４インダクタと、
前記第３インダクタと並列に接続された第３可変キャパシタンスと、
前記第４インダクタと並列に接続された第４可変キャパシタンスと、
前記第３トランジスタ及び前記第４トランジスタの前記ソース端子と連通する第１端子、並びに、前記クラスＡＢ増幅器の第２の電圧入力と連通する第２端子を有する第３キャパシタンスと、
をさらに備え、
前記第３トランジスタの前記ドレイン端子は、第４キャパシタンスにより、前記第４トランジスタの前記ドレイン端子と結合されており、
前記クラスＡＢ増幅器は、前記第４キャパシタンスの端子間で、第３出力信号及び第４出力信号を出力する、
請求項１に記載のクラスＡＢ増幅器。
クラスＡＢ増幅器であって、
電圧源端子と連通する第１端子を有する第１インダクタと、
前記第１インダクタの第２端子と連通するドレイン端子を有する第１トランジスタと、
前記第１トランジスタのソース端子と連通するソース端子を有する第２トランジスタと、
前記第２トランジスタのドレイン端子と連通する第１端子、及び、基準電位と連通する第２端子を有する第２インダクタと、
前記第１インダクタと並列に接続された第１可変キャパシタンスと、
前記第２インダクタと並列に接続された第２可変キャパシタンスと、
前記第１トランジスタ及び前記第２トランジスタの前記ソース端子と連通する第１端子、並びに、前記クラスＡＢ増幅器の第１の電圧入力と連通する第２端子を有する第１キャパシタンスと、
前記電圧源端子と連通する第１端子を有する第３インダクタと、
前記第３インダクタの第２端子と連通するドレイン端子を有する第３トランジスタと、
前記第３トランジスタのソース端子と連通するソース端子を有する第４トランジスタと、
前記第４トランジスタのドレイン端子と連通する第１端子、及び、基準電位と連通する第２端子を有する第４インダクタと、
前記第３インダクタと並列に接続された第３可変キャパシタンスと、
前記第４インダクタと並列に接続された第４可変キャパシタンスと、
前記第３トランジスタ及び前記第４トランジスタの前記ソース端子と連通する第１端子、並びに、前記クラスＡＢ増幅器の第２の電圧入力と連通する第２端子を有する第３キャパシタンスと、
前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、及び、前記第４インダクタとそれぞれ結合された第５インダクタ、第６インダクタ、第７インダクタ、及び、第８インダクタを有する電力結合器と、
を備え、
前記第１トランジスタの前記ドレイン端子は、第２キャパシタンスにより、前記第２トランジスタの前記ドレイン端子と結合されており、
前記第３トランジスタの前記ドレイン端子は、第４キャパシタンスにより、前記第４トランジスタの前記ドレイン端子と結合されており、
前記クラスＡＢ増幅器は、前記電力結合器を介して、出力信号を出力する、
クラスＡＢ増幅器。
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び、前記第４トランジスタ、並びに、前記第１インダクタ、前記第２インダクタ、前記第３インダクタ、及び、前記第４インダクタは、第１ループに接続され、
前記第５インダクタ、前記第６インダクタ、前記第７インダクタ、及び、前記第８インダクタは、前記第１ループの外側及び内側の一方に配置された第２ループに接続される、
請求項４に記載のクラスＡＢ増幅器。
前記第１トランジスタはＮＭＯＳトランジスタであり、前記第２トランジスタはＰＭＯＳトランジスタである、
請求項１から請求項５までの何れか一項に記載のクラスＡＢ増幅器。