JP5074536B2

JP5074536B2 - 電流量を制御するシステム

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Publication number: JP5074536B2
Application number: JP2010005938A
Authority: JP
Inventors: シャド・アール・シェプストン
Original assignee: アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド
Priority date: 1998-03-06
Filing date: 2010-01-14
Publication date: 2012-11-14
Anticipated expiration: 2019-02-19
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Description

この発明は、一般に半導体デバイスに関し、より具体的には、ｐ形電界効果トランジスタの電流制限メカニズムに関する。

電界効果トランジスタ（ＦＥＴ）は３端子を持つデバイスであり、２つの端子を通る電流は、第３の端子における電圧により制御される。コンピュータ・システムから通信システムまで、ＦＥＴは多くの電子デバイスで使用される。ＦＥＴは、主に２種類、ｎ形およびｐ形に分類されることができる。ｎ形であるかｐ形であるかは、チャネル領域のドーピングのタイプを基準とする。このように、ｐ形ＦＥＴすなわちｐＦＥＴは、ｐ形のソース領域、ドレイン領域およびチャネルと、ｎ形ゲート領域とを備える。

いくつかの用途では、ドレイン信号が、ソースおよびゲート信号の発生とは異なるチップから発生する。例えば、ＦＥＴをレシーバ・チップに置くと、ＦＥＴはドライビング・チップからの信号の意図された終端である。このように、入力信号の電圧ＶＭに依存して、それはある量の電流をシンクする（sink）。信号が異なるチップ上にあることがあるので、ＦＥＴのパワー信号がオフであり、駆動信号がオンであることがある。これは、ＦＥＴ常駐のレシービング・チップおよびドライビング・チップの両方について問題を引き起こすことがある。

ｐＦＥＴの概要の例を図４（ａ）に示し、ＰＦＥＴの物理的配置を図４（ｂ）に示す。ＦＥＴ４０は、ＶＤＬに接続されたソース４１、ＶＭに接続されたドレイン４２、制御信号に接続された制御ゲート４５（ここではＧＮＤ）およびＶＤＬに接続される基板ゲート４３を備える。基板ゲート４３は、ｐ形基板におけるｎウェル(n-well)、またはｎ形基板の一部であることができる。動作中、ＦＥＴ４０はｐ形チャネル４４を使用し、ｐ形チャネル４４は制御ゲート４５によって制御される。制御ゲート４５が接地にあるとき、チャネル４４は開いており、電流を流すことができる。ゲート４５が、ｐＦＥＴの閾値電圧を引いたソース４１より大きい電圧を持つとき、チャネル４４はピンチオフされ、ソース４１からドレイン４２への電流の流れが妨げられる。このように、ゲート４５は、ゲート信号における電圧を利用することによって、電流の流れを制御する。

ＦＥＴ４０の常駐チップがパワーを失い、ソース４１におけるＶＤＬが接地に下がるとき、問題が生じる。これが起こるとき、ｐｎダイオードが、ドレイン４２（ｐ形）およびｎ形基板ゲート４３の間に形成される。ドレイン４２は、ドライビング・チップからの信号であるＶＭを受け取る。ＶＭがおよそ０.７ボルト、すなわちｐｎダイオードの閾値活性化電圧より大きい正の電圧ならば、ｐｎダイオードがオンになり、ドレイン４２から基板ゲート４３まで大量の電流をシンクする。基板がもはや電源電圧でバイアスされずに接地で保たれるので、このことが生じる。

ダイオードが接地への非常に低い抵抗路を提供するので、これが、伝達の見地からすると、ドライビング・チップに対して短絡しているように見えることに注意すべきである。ＶＭ信号が正確なインピーダンスで終端されなければ、全電圧値において、ドライビング・チップに戻る反射波を生じさせる。ダイオードが短絡として見えるので、反射信号は、負すなわち逆の波で反射する（開路（オープン回路）は、正の波を反射する）。負の波は、信号の位相に依存して、強め合う干渉または弱め合う干渉を引き起こすことがある。強め合う干渉は、ドライビング・チップの能力を超えて、チップに損害を与えることがあるのに対し、弱め合う干渉は、レシービング・チップに送られる信号の劣化となることがある。

大量の電流の流れによって、ドライビング・チップがたくさんの電流を供給しなければならなくなる。さらに、大電流は、ドライビング・チップおよびレシービング・チップの両方で、多量の熱を生成する。また、レシービング・チップへの電流の流れは、レシービング・チップがコンデンサであるように、レシービング・チップの基板を充電することがある。レシービング・チップの電源を投入する間に、または充電された基板を接地する間に、蓄積された電流が放電し、レシービング・チップを損なうことがある。

また電流は、ＶＭからＶＤＬにも流れる。ＶＤＬがパワーオフの接地にあり、ゲート４５も接地にあるとき、チャネル４４がまだ開いているので、ＦＥＴ４０はまだ飽和領域にあり、電流は、ドレインからソースを介して接地へと流れる。そのため、これは、レシービング・チップの電源を落とす時に、ＦＥＴを通って流れる別の電流である。さらに、この付加的な電流も、ドライビング・チップによって提供されなければならない。また、この電流が不適当なインピーダンス整合を生じ、そのために反射を生じさせるので、この電流が信号の反射を引き起こす点に注意すべきである。

両方の電流シンクメカニズム（すなわち、ｐｎダイオードからの流出およびチャネルを介したドレインからの流出）は、合わせておよそ１.６(A(アンヘ゜ア))を引き込む。これは、７２(mA(ミリアンヘ゜ア))の通常の電源投入の駆動電流に比べ非常に大きい。このように、レシービング・チップの電源がオフの状態は、ドライビング・チップの電源が満たすのに非常に厳しい電流需要を起こす。

ここで記述された問題がｐＦＥＴのみに生じ、ｎＦＥＴには生じない点に注意すべきである。ｎＦＥＴでは、ｎｐダイオードが形成され、これは、ドレインにおける電圧からはオンにならない。さらに、ｎＦＥＴのチャネルを開くために、ｎＦＥＴのゲートはＶＤＬに接続されなければならず、パワーを失うと、ゲートは接地され、チャネルをピンチオフする。

したがって、当該技術分野において、ｐ形ＦＥＴの電源がオフの状態で、ドレインからソースおよび基板への電流の流れを妨げるメカニズムの必要性がある。

これらの他の目的、特徴および技術上の利点は、ｐ形ＦＥＴの電源がオフの状態において、ドレインからソースおよび基板へ流れる電流を防ぐシステムおよび方法により達成される。この発明のメカニズムは３つの側面を持つ。これらの側面の１つは、ドレインから基板への電流を制御することであり、他の１つは、ドレインからソースへの電流を制御することである、３つめは、信号の反射を駆動することを防ぐことである。

第１の側面は、ダイオードをオンにするのに必要な電圧を発生させる。閾値電圧が最大ＶＭ電圧を超えれば、ダイオードは決してオンにならず、いかなる電流もドレインから基板を介してシンクしない。これは、ＶＤＬ電源に接続される代わりに、他のｐＦＥＴデバイスから形成される直列のダイオードに接続される基板ゲートを持つことにより達成される。電源がオンの状態の間、他のｐＦＥＴデバイスはＶＤＬに接続され、基板ゲートはＶＤＬに接続される。電源がオフの状態では、基板ゲートは直列のｐｎダイオードを介して接地され、それらの組み合わされた閾値電圧が最大予想ＶＭ電圧を上回る。

第２の側面は、レシービングＦＥＴを遮断して、チャネルをピンチオフする。チャネルがピンチオフされると、いかなる電流もチャネルを介して流れることができず、いかなる電流もチャネルを介してドレインからソースへシンクしない。これは、ＦＥＴのゲート電圧を接地から引き上げることにより達成される。ｐ形ＦＥＴは、動作するのに接地にあるべきゲートを必要とすることに注意すべきである。ＦＥＴのゲートは、接地される代わりに、他の回路により提供される電圧に接続される。この回路は、通常の電源がオンの状態の間は、接地信号を供給する。電源がオフの状態では、回路はＶＭ信号をゲートに供給するので、ゲートはドレインに等しい電圧になり、これは接地より大きいのでチャネルをピンチオフし、電流がチャネルを介してソースに流れることを防ぐ。

最初の２つの側面が実現され、いかなる電流もレシービングチップに流れなければ、レシービングチップは、ドライビングチップに対して開路として見える。これは、全電圧値において、ドライビングチップに戻る反射波を生じさせる。チップが開路とみえるので、反射信号は、正の波で反射して戻る。正の波は、信号の位相に依存して、強め合う干渉または弱め合う干渉を生じさせる。強め合う干渉は、ドライビングチップの能力を超える信号を生じさせて、チップに損傷を与えることがあるのに対し、弱め合う干渉は、レシービングチップに送られる信号の劣化を生じさせることがある。

したがって、この発明のメカニズムの第３の側面は、適切なインピーダンスを提供し、電源がオフの状態の際の反射を防ぐ。ドライビング・チップが適切なインピーダンスを見れば、信号のいかなる反射もドライビング・チップに送り戻されることはない。これは、通常の電源がオンの状態の間はオフにされるｐＦＥＴを提供することにより達成される。電源がオフの状態では、ｐＦＥＴは、ＶＭ信号の電流のシンクを与える。ｐＦＥＴは予め選択され、ＶＭの予想電圧範囲に一致する近似のインピーダンスを提供するようにする。こうして、ｐＦＥＴは、ＶＭ信号の反射量を大きく減少させる。

この発明の技術上の利点は、不所望の電流が、ＦＥＴデバイスに流れることを防ぐことである。

この発明の技術上の利点は、ＦＥＴの電源がオフの状態の間に、電流が、ｐ形ＦＥＴのドレインを介して基板に流れることを防ぐことである。

この発明のさらなる技術上の利点は、ＦＥＴの電源がオフの状態の間に、電流が、ｐ形ＦＥＴのソースにチャネルを介して流れることを防ぐことである。

この発明のさらなる技術上の利点は、レシービング・チップの電源がオフの状態の間におけるインピーダンス不整合からの反射を減少させることである。

この発明の技術上の利点は、ｐ形ＦＥＴを使用した信号レシービング・チップの通信リンクにおいて、信頼性のある信号の終端を提供することである。

以下に続く発明の詳細な説明をより良く理解することができるために、前述の記載はむしろ広くこの発明の特徴および技術上の利点を概説した。この発明の特許請求の範囲の主題を形成するこの発明の追加の特徴および利点は、以下に記述される。開示された概念および特定の実施形態を、この発明の同じ目的を実行するため他の構造を修正または設計する基本として容易に利用することができることが、当該技術分野の当業者にはわかるであろう。また、そのような等価な構成が、特許請求の範囲に説明されるこの発明の精神および範囲から離れないという点を、当該技術分野の当業者は認めるであろう。

ｐ形ＦＥＴの電源がオフの状態において、ドレインからソースおよび基板への電流の流れを制御することができる。

ｐ形ＦＥＴのドレインから基板に電流が流れるのを防ぐこの発明の回路の概略図。ｐ形ＦＥＴのドレインからソースに電流が流れるのを防ぐこの発明を示す図。図２の回路と組み合わせて動作する図１の拡張された回路を示し、ｐ形ＦＥＴにおける不所望の電流の流れを防ぐのを示す図。従来技術のｐ形ＦＥＴの配置を示す図。図１から図３の回路の性能の側面を示すグラフ。図３の回路の性能の側面を示すグラフ。

図１は、この発明の回路メカニズム１５の簡略化されたものを示し、これは、電流がｐ形ＦＥＴ１０のドレイン１２から基板１３に流れるのを防ぐ。図１に示されるように、メカニズム１５は１つのＦＥＴを備えるが、必要に応じてさらなるＦＥＴを使用することができる。例えば、ＶＭ１２の最大予想電圧が１．４ボルト未満で、合計して２つのｐｎダイオードが必要ならば（それぞれのダイオードが閾値電圧０．７(V(ホ゛ルト))を持つと仮定する）、図１に示される２つのｐＦＥＴだけが、電源がオフの状態でｐｎダイオードを提供するのに必要となる。より高い電圧では、追加のダイオードすなわち追加のｐＦＥＴを必要とし、この配置は図３に示される。

図１において、ｐＦＥＴ１０のｎウェルすなわち基板ゲート１３は、ｐＦＥＴ１５のドレインに接続され、直接電源ＶＤＬに接続されない。電源がオンの状態では、基板ゲート１３は、ｐＦＥＴ１５を介してＶＤＬに接続される。ｐＦＥＴ１５が、接地されたその制御ゲートを持ち、常にオンであるので、ソース１７からそのドレインへＶＤＬ信号を渡す。ドレインは、基板ゲート１３すなわちｐＦＥＴ１０に接続される。電源がオフの状態では、基板ゲート１３は、ｐＦＥＴ１５のドレインおよび基板ゲート１６から形成されるｐｎダイオードを介して、接地される。このように、ｐＦＥＴ１０のドレイン１２および基板ゲート１３で形成されたダイオードは、ｐＦＥＴ１５で形成されたダイオードに直列に接続される。任意の電流が基板ゲート１３を介して流れ込むためには、ＶＭは、２つのダイオードの閾値電圧を超えなければならない。閾値電圧は、直列におけるそれぞれについておよそ０．７Ｖであるので、全体で１．４Ｖである。ＶＭ電圧に依存して、より多くのダイオードを必要に応じて使用することができる。

図５（ａ）は、それぞれの時間におけるＶＭ５１およびＶＤＬ５２の電圧を示す。ｙ軸は電圧軸であり、ボルトで表現される。x軸は時間軸であり、ピコ秒で表現される。図５（ｃ）は、ｐＦＥＴ１０に対するｐＦＥＴ１５の影響を示す。ｙ軸は電流軸であり、ミリアンペアで表現される。x軸は時間軸であり、ピコ秒で表現される。５０ピコ秒より前の時間域は、動作中の通常の電力、すなわちＶＤＬ５２でおよそ１.８(Ｖ)、およびソース電流５４およびドレイン電流５３でおよそ＋７２(mA)および−７２(mA)をそれぞれ示す。５０ピコ秒において、チップは電源を落とし、ＶＤＬはゼロに向かい始める。またソースおよびドレイン電流は、ゼロに移動し始める。１５０ピコ秒において、ＶＭはゼロから増加し、ＶＤＬはゼロのままである。およそ２００ピコ秒において、基板ゲート電流５５は、およそ−２００(mA)である。基板ゲート電流５５は、ドレイン１２および基板ゲート１３から、ｐＦＥＴ１０で形成されるｐｎダイオードを介して流れる電流を表す。このように、１つのｐＦＥＴを加えることによって、電流はおよそ−１.６(A)からおよそ−２００(mA)に、２つのｐｎダイオードの抵抗のために低下している。およそ−１.６(A)の電流は図５（ｄ）に見ることができ、これは図２の回路の影響を示し、図１のｐＦＥＴ１５をダイオードを欠いている。基板ゲート電流５５がゼロにならないので、追加のｐｎダイオードを図１の回路に含める必要がある。

また図５（ｃ）は、２００ピコ秒で、およそ−１５５(mA)のソース電流５４を示す。この電流は、ｐＦＥＴ１０のチャネル１４を介してソース１１に流れる電流を表す。ｐＦＥＴ１０が飽和領域にあるので、図１の回路はこの電流を減少させることができない。この電流は、７２(mA)の通常の動作電流の２倍に近い。ドレイン電流５３は、ｐＦＥＴ１０に流れる全電流、すなわちソース電流５４および基板ゲート電流５５の合計を表す。

図２は、ｐ形ＦＥＴ２０のチャネル２３を介して、ドレイン２２からソース２１に電流が流れるのを防ぐこの発明の回路メカニズム２５を示す。図２に示されるように、メカニズム２５は、ｐＦＥＴ２０に接続される２つのＦＥＴ２６、２７を備える。２つのＦＥＴ２６、２７は、通常の電源がオンの状態の間に、ｐＦＥＴ２０の制御ゲート２４に接地電圧を供給し、電源がオフの状態の間に、制御ゲート２４に信号ＶＭ電圧を供給する。これは、ｐＦＥＴ２０のチャネル２３をピンチオフするので、いかなる電流もチャネルを通って流れることができず、よっていかなる電流もドレイン２２からソース２１に流れ込むことができない。

図２において、ｐＦＥＴ２０の制御ゲート２４は、ＦＥＴ２６、２７のソースに接続され、直接には接地されない。電源がオンの状態では、制御ゲート２４は接地になければならない。これは、ｎ形ＦＥＴであるＦＥＴ２７によって達成される。ＦＥＴ２７のゲート制御は電源ＶＤＬに接続されるので、電源がオンの時、ＦＥＴ２７はオンにされ、ドレインからの接地信号をソース、つまりはｐＦＥＴ２０のゲート制御２４に渡す。ＦＥＴ２６はｐ形ＦＥＴであり、その制御ゲートはＶＤＬに接続されるので、電源がオンの時、オフにされる。そのため、通常の動作状態ではＶＤＬは高く、これがＦＥＴ２７をオンにし、制御ゲート２４を接地に引き下げる。電源がオフの状態においては、制御ゲート２４は、ｐＦＥＴ閾値電圧を引いたドレイン電圧より高い電圧でなければならない。レシービング・チップが、電源が落ちた状態にあるので、オフチップ(off chip)の電圧信号を使用しなければならない。ドライビング・チップからのＶＭ信号があるので、この電圧をｐＦＥＴ２０をオフするのに使用することができる。これは、ｐ形ＦＥＴであるＦＥＴ２６によって容易にされる。また、ＦＥＴ２６のゲート制御は電源ＶＤＬに接続されるので、電源がオフの時、ＦＥＴ２６はオンにされ、ＶＤＬは接地になる。ＦＥＴ２６の基板ゲートすなわちｎウェル２８が、ＶＭに接続される点に注意しなければならない。電源がオフの状態では、ＶＭが最も高い電圧であるので、ＦＥＴ２６が正常に動作するよう基板ゲートは電源に接続されなければならず、これが既定値のＶＭである。その後、ＦＥＴ２６はＶＭ信号をドレインからソースに渡し、つまりはｐＦＥＴ２０のゲート制御２４に渡す。ＦＥＴ２７はｎ形ＦＥＴであり、その制御ゲートはＶＤＬに接続されているので、パワーオフの時、オフにされる。そのため、電源がオフの動作状態では、ＶＤＬは低く、これがＦＥＴ２６をオンにし、制御ゲート２４をＶＭまで引き上げ、ｐＦＥＴ２０をオフにし、よっていかなる電流もチャネル２３を介して流れるのを防ぐ。

前述したように、図５（ａ）は、さまざまな時間におけるＶＭ５１およびＶＤＬ５２の電圧を示す。図５（ｄ）は、ｐＦＥＴ２０に対するＦＥＴ２６、２７の影響を示す。ｙ軸は、電流軸であり、アンペアで表現される。ｘ軸は、時間軸であり、ピコ秒で表現される。５０ピコ秒より前の時間域は、動作上の通常のパワー、すなわち、およそ１.８(Ｖ)におけるＶＤＬ５２、およそ＋７２(mA)および−７２(mA)におけるソース電流５４およびドレイン電流５３を示す。図５の（ｂ）、（ｃ）および（ｄ）についてこの部分は同じであるが、ｙ軸のスケーリングが異なるので異なって見える点に注意すべきである。再び、５０ピコ秒において、チップは電源を落とされ、ＶＤＬはゼロに向かい始める。１５０ピコ秒において、ＶＭはゼロから増加し、ＶＤＬはゼロのままである。およそ２００ピコ秒において、ソース電流５４がおよそ０(A)にある。この電流は、ｐＦＥＴ２０のチャネル２３を介してソース２１に流れる電流を表す。図５（ｃ）（これは、図２の回路を欠く図１の回路を表す）に比較して、この電流は、−１５５(mA)からゼロになった。

また図５（ｄ）は、およそ−１.６(A)における基板ゲート電流５５を示す。基板ゲート電流５５は、ドレイン２２および基板ゲートからｐＦＥＴ２０で形成されるｐｎダイオードを介して流れる電流を表す。このように、図１の回路を含まないことによって、電流はおよそ−２００(mA)に比べておよそ−１.６(A)である。ドレイン電流５３は、ｐＦＥＴ２０に流れる全電流、すなわちソース電流５４および基板ゲート電流５５の合計を表す。

図３は、電流がｐＦＥＴ３０に流れるのを妨げる図１および図２のこの発明の回路メカニズム１５、２５を示す。メカニズム１５は、ｐ形ＦＥＴ３０のドレイン３２から基板３３に電流が流れるのを防ぐ。メカニズム２５は、ｐＦＥＴ３０のドレイン３２からソース３１に電流が流れるのを防ぐ。

図３に示されるように、メカニズム１５は複数のｐ形ＦＥＴを備え、それぞれが、電源がオフの状態においてそれぞれのドレインおよび基板からダイオードを形成する。ＦＥＴのドレインおよび基板は、その形成されたダイオードが直列に接続されるよう接続される。第１のＦＥＴ３５のドレインは、ｐＦＥＴ３０の基板３３に接続される。最後のＦＥＴ３７の基板３７は、ＶＤＬに接続される。ＦＥＴのそれぞれのソースは、ＶＤＬに接続される。ＦＥＴ１５の制御ゲートだけでなく、制御ゲート３０もＶＧに接続され、これは、ＦＥＴ２６、２７により提供される点に注意すべきである。通常時の、電源がオンの状態において、基板ゲート３３は、ＶＤＬに引き上げられる。ＶＤＬが高ければ、ＦＥＴ２６はオフであり、ＦＥＴ２７はオンである。このように、ＦＥＴ２７はＶＧを接地する。これは、ｐＦＥＴ３０およびＦＥＴ１５をオンにする。第１のＦＥＴ３５は、基板ゲート３３をＶＤＬにする。したがって、ｐＦＥＴ３０は正常に動作する。

電源がオフの状態において、基板ゲート３３は接地されているＶＤＬに接続され、これはＦＥＴ１５のそれぞれのドレインおよび基板ゲートからそれぞれ形成される直列のｐｎダイオードを介して行われる。電源がオフの状態では、ＶＤＬは低く、ＦＥＴ２７はオフであり、ＦＥＴ２６はオンである。こうして、ＦＥＴ２６はＶＧをＶＭに接続する。これは、ｐＦＥＴ３０、ＦＥＴ１５をオフにする。こうして、電流路は、ドレイン３２から、基板ゲート３３、第１のＦＥＴ３５のドレイン、ＦＥＴ３５の基板ゲート、次のＦＥＴのドレイン等々、最後のＦＥＴ３６の基板ゲート３７までであり、これは、接地にあるＶＤＬに接続される。このチェーン（鎖）は、直列のｐｎダイオードを形成する。このように、基板ゲート３３を介して電流がシンクするには、ＶＭは、ダイオード直列の閾値電圧を上回らなければならず、この閾値電圧は、直列のそれぞれのダイオードについておよそ０．７Ｖである。図３において、閾値電圧の合計が３．５Ｖについて、全部で５個のダイオードがある。このように、ＶＭは、任意の電流が流れるのに３．５Ｖを超えなければならない。

ＶＭの電圧に依存して、必要に応じてより多くのダイオードを使用することができる。さらに、必要に応じて直列接続に追加のＦＥＴを切り換える回路を、備えることができる。このように、ＶＭの電圧の明確な量を、レシービング・チップを作る際にあらかじめ決める必要はない。レシービング・チップを、それがドライビング・チップから受け取ることのある電圧の量において柔軟に作ることができる。

電源がオフの状態では、ＶＤＬは低く、ＦＥＴ２７はオフであり、ＦＥＴ２６はオンである。このように、ＦＥＴ２６はＶＧをＶＭに接続する。これが、ｐＦＥＴ３０およびＦＥＴ１５をオフにする。ｐＦＥＴ３０に加えてＦＥＴ１５がオフにされることに注意すべきである。これは、それらのチャネルを介してそれらのソースおよび接地にあるＶＤＬに、いかなる電流も流れるのを妨ぐ。

先に述べたように、図５（ａ）は、さまざまな時間におけるＶＭ５１およびＶＤＬ５２における電圧を示す。図５（ｂ）は、ＦＥＴ１５、２６、２７のｐＦＥＴ３０に与える影響を示す。ｙ軸は、電流軸であり、ミリアンペアで表現される。ｘ軸は時間軸であり、ピコ秒で表現される。５０ピコ秒より前の時間域は、通常の電源を入れた動作、すなわちおよそ１.８(Ｖ)におけるＶＤＬ５２、およそ＋７２(mA)および−７２(ｍＡ)におけるソース電流５４およびドレイン電流５３をそれぞれ表す。図５の（ｂ）、（ｃ）および（ｄ）についてこの部分は同じであるが、ｙ軸のスケーリングが異なるので異なって見えることに注意すべきである。再び、５０ピコ秒において、チップは電源を落とされ、ＶＤＬはゼロへ向かい始める。１５０ピコ秒において、ＶＭはゼロから増加し、ＶＤＬはゼロのままである。およそ２００ピコ秒において、ソース電流５４はおよそ０(mA)にある。この電流は、ｐＦＥＴ３０のチャネル３３を介してソース３１に流れる電流を表す。また、基板ゲート電流５５もおよそ０(mA)である。基板ゲート電流５５は、ドレイン３２および基板ゲート３３から、ｐＦＥＴ３０で形成されたｐｎダイオードを介して流れる電流を表す。従って、ドレイン電流５３は、ｐＦＥＴ３０に流れる基板全電流またはソース電流５４と基板ゲート電流５５の合計であり、およそ０(mA)である。

また図３は、レジスターＦＥＴ３８を備える。このｐ形ＦＥＴは、ＶＭ信号について近似のインピーダンス整合を提供する。電流がｐＦＥＴ３０に全く流れないならば、ｐＦＥＴへの接続は、ドライビング・チップに開路として見え、信号の反射が生じる。ＦＥＴ３８は、適切なインピーダンスを持つ電流のシンクを提供する。ＦＥＴ３８のインピーダンスは、予め選択され、ドライビング・チップからのＶＭ信号の予想電圧範囲について近似のインピーダンス整合を提供する。ＦＥＴ３８の制御ゲートがＶＤＬに接続され、通常の電源がオンの状態において、このＦＥＴがオフされるようにする。電源がオフの状態では、ＶＤＬは接地になり、ＦＥＴ３８はオンになり、ＶＭについて接地への経路を提供する。信号はＦＥＴ３８で終端させられ、ドライビング・チップに反射されない。ＦＥＴ３８が、特定の電圧について線形の電流を提供する点に注意すべきである。こうして、ＶＭの完全な範囲は追跡しないが、特定の電流量をシンクするようＦＥＴ３８を選ぶことができる。これは、反射量を大きく減少させる。

図５（ｂ）は、ＦＥＴ３８のソース電流５６の測定を含む。ソース電流５６が、ＶＭ５１に対して実質的に線形である点に注意すべきである。非線形性の期間は、１５０ピコ秒と１５５ピコ秒との間である。非線形性は、ＦＥＴ３８が動作し始める前に、ＶＭが克服しなければならない閾値電圧のためである。

図６（ａ）は、図５（ａ）に類似する。図６（ｂ）は、図５（ｂ）に類似するが、ｐＦＥＴ３０の通常の動作電流を定義する基準線６０を含む。基準線６０およびｒＦＥＴソース電流５６の交点６１は、ｒＦＥＴ３８を通る電流が、ｐＦＥＴ３０の通常の動作電流と一致する点を示す。ｒＦＥＴ３８の電流が、ＶＭ信号からであり、ＶＭ電圧５１上の対応する点６２（時間において）は、通常の動作電圧ＶＤＬ５２と一致するおよそ１.８ボルトである。したがって、ｒＦＥＴ３８が点６１、６２で動作している時のｒＦＥＴのインピーダンスは、通常の電源がオンの状態下でのｐＦＥＴと同じである。

図５の（ａ）〜（ｄ）および図６の（ａ）および（ｂ）は、明瞭にさせる目的のためにのみ記述され、明確な動作条件および特性は、使用されている特定の装置に依存するという点に注意しなければならない。

この発明およびその利点が詳細に記述されたけれども、特許請求の範囲によって定義されるこの発明の精神および範囲から離れることなく、様々な形態、代替および変更を行うことができるという点を理解しなければならない。

この発明は例として次の実施態様を含む。

（１）第１のデバイス(10)の第１の端子(12)から基板(13)に流れる電流の量を制御するシステムであって、該第１のデバイスのチャネルがｐ形であり、該デバイスの第２の端子(11)が電源に接続されており、前記第１のデバイスに接続される第１の端子(13)および前記第１のデバイスの第２の端子に接続される第２の端子(17)を備えるメカニズム(15)を備え、電源がオフのとき、前記第１のデバイスの第１の端子および基板がｐｎダイオードを形成し、前記メカニズムの第１の端子および基板は、第１のダイオードと直列にある少なくとも１つのダイオード要素を構成し、前記直列の閾値電圧が前記電流に関連する電圧を上回り、電流が流れるのを防ぐようにしたシステム。

（２）前記電源がオンのとき、前記メカニズム(15)が、前記電源を前記第１のデバイスの基板に接続し、電流が流れるようにした上記（１）に記載のシステム。

（３）第１のデバイスのチャネルを介して、該第１のデバイスの第１の端子(22)から、第２の端子(21)に流れる電流の量を制御するシステムであって、該第１のデバイスのチャネルがｐ形であり、該第１のデバイスの第２の端子が電源に接続されており、前記第１のデバイスおよび第２のデバイスに共通の接地レベルに接続される第１の端子と、前記第１のデバイスの制御ゲートに接続される第２の端子(24)と、前記電源に接続される制御ゲートとを備える第２のデバイス(27)と、前記第１のデバイスの第１の端子に接続される第１の端子と、前記第２のデバイスの第２の端子に接続される第２の端子と、前記電源に接続される制御ゲートとを備える第３のデバイス(26)とを備え、前記電源がオンのとき、前記第３のデバイスの制御ゲートが第３のデバイスをオフにし、前記第２のデバイスの制御ゲートが第２のデバイスをオンにすることで、前記第１のデバイスの制御ゲートを接地し、前記第１のデバイスをオンにして、電流が流れることができるようにし、前記電源がオフのとき、前記第２のデバイスの制御ゲートが前記第２のデバイスをオフにし、前記第３のデバイスの制御ゲートが前記第３のデバイスをオンにすることで、前記第１のデバイスの制御ゲートを前記電流に関連する電圧にし、前記第１のデバイスをオフにして、電流が流れるのを防ぐようにしたシステム。

（４）前記第３のデバイス(26)の制御ゲートが、前記第３のデバイスのチャネルをピンチオフすることにより前記第３のデバイスをオフにし、前記第２のデバイス(27)の制御ゲートが、前記第２のデバイスのチャネルをピンチオフすることにより前記第２のデバイスをオフにし、前記第１のデバイス(20)の制御ゲートが、前記第１のデバイスのチャネルをピンチオフすることにより前記第１のデバイスをオフにし、前記第３のデバイス(26)の制御ゲートが、前記第３のデバイスのチャネルを開くことにより前記第３のデバイスをオンにし、前記第２のデバイス(27)の制御ゲートが、前記第２のデバイスのチャネルを開くことにより前記第２のデバイスをオンにし、前記第１のデバイス(20)の制御ゲートが、前記第１のデバイスのチャネルを開くことにより前記第１のデバイスをオンにするようにした上記（３）に記載のシステム。

（５）第１のデバイスの第１の端子(32)から流れる電流の量を制御するシステムであって、該デバイスは、制御ゲート(33)、基板、ｐ形チャネルおよび電源に接続される第２の端子を備えており、前記第１のデバイスの基板に接続される第１の端子(35)と、前記第１のデバイスの制御ゲートに接続される制御ゲートおよび前記第１のデバイスの第２の端子に接続される第２の端子とを備えるメカニズムと、前記第１および第２のデバイスに共通の接地レベルに接続される第１の端子と、前記第１のデバイスの制御ゲートに接続される第２の端子および前記電源に接続される制御ゲートとを備える第２のデバイス(27)と、前記第１のデバイスの第１の端子に接続される第１の端子と、前記第２のデバイスの第２の端子に接続される第２の端子および前記電源に接続される制御ゲートを備える第３のデバイス(26)とを備え、前記電源がオフのとき、前記第２のデバイスの制御ゲートが第２のデバイスをオフにし、前記第３のデバイスの制御ゲートが第３のデバイスをオンにすることで、前記第１のデバイスの制御ゲートを前記電流に関連する電圧にし、前記第１のデバイスをオフにして、前記第１のデバイスの第１の端子から前記第１のデバイスの第２の端子へ、前記第１のデバイスのチャネルを介して前記電流が流れるのを防ぐようにし、前記電源がオフのとき、前記第２のデバイスの制御ゲートが第２のデバイスをオフにし、前記第３のデバイスの制御ゲートが第３のデバイスをオンにすることで、前記メカニズムの制御ゲートを前記電流に関連する電圧にし、前記メカニズムをオフにし、前記第１のデバイスの第１の端子および前記第１のデバイスの基板がｐｎダイオードを形成し、前記メカニズムの第１の端子および前記メカニズムの基板が、第１のダイオードに直列接続にある少なくとも１つのダイオード要素であり、前記直列接続の閾値電圧が前記電流に関連する電圧を超え、前記第１のデバイスの第１の端子から前記第１のデバイスの基板に前記電流が流れるのを防ぐようにし、前記電源がオンのとき、前記第３のデバイスの制御ゲートが第３のデバイスをオフにし、前記第２のデバイスの制御ゲートが第２のデバイスをオンにすることで、前記第１のデバイスの制御ゲートを接地し、前記第１のデバイスをオンにして、前記第１のデバイスの第１の端子から前記第１のデバイスの第２の端子に前記電流が流れることができるようにし、前記電源がオンのとき、前記第３のデバイスの制御ゲートが第３のデバイスをオフにし、前記第２のデバイスの制御ゲートが第２のデバイスをオンにすることで、前記メカニズムの制御ゲートを接地し、前記メカニズムをオンにし、これが、前記第１のデバイスの基板を前記電源に接続し、それにより前記第１のデバイスの第１の端子から前記第１のデバイスの第２の端子まで、前記第１のデバイスのチャネルを介して前記電流が流れることができるようにしたシステム。

（６）前記第１のデバイスを備える第２のチップから離れた第１のチップから、前記電流が発する上記（１）、（３）、（４）または（５）に記載のシステム。

（７）接地される第１の端子および前記第１のデバイスの第１の端子に接続される第２の端子を備える他のデバイス(38)を備えており、前記電源がオフのとき、前記他のデバイスが前記電流を終端させるようにした上記（６）に記載のシステム。

（８）前記電源がオンのとき、前記他のデバイス(38)が、前記第１のデバイスのインピーダンスに近似的に整合するインピーダンスをもつ上記（７）に記載のシステム。

（９）前記メカニズム(15)が直列回路に配置された複数のデバイスを備え、該直列が、前記メカニズムの第１の端子を有する前記直列回路の最初のデバイス(35)を備え、該直列回路のデバイスの残りが、該直列回路の前に隣接したデバイスの基板に接続される端子をそれぞれ備えており、前記メカニズムの基板を有する前記直列回路における最後のデバイス(36)を備え、該直列回路のデバイスの残りが、該直列回路の後ろに隣接したデバイスの端子に接続される基板をそれぞれ備えている上記（１）から（５）に記載のシステム。

１０第１のデバイス（ｐＦＥＴ）
１１ソース（第２の端子）
１２ドレイン（第１の端子）
１３基板、第２のデバイスのドレイン（第１の端子）
１５第２のデバイス（ｐＦＥＴ）
１６第２のデバイスの基板
１７第２のデバイスのソース（第２の端子）

Claims

第１のデバイス（２０）のチャネルを介して、該第１のデバイスの第１の端子（２２）から第２の端子（２１）に流れる電流の量を制御するシステムであって、該第１のデバイスのチャネルは、ｐ形であり、該第１のデバイスの第２の端子は、電源に接続されており、
前記第１のデバイスおよび第２のデバイスに共通の接地レベルに接続される第１の端子と、前記第１のデバイスの制御ゲートに接続される第２の端子（２４）と、前記電源に接続される制御ゲートと、を有する該第２のデバイス（２７）と、
前記第１のデバイスの第１の端子に接続される第１の端子と、前記第２のデバイスの第２の端子に接続される第２の端子と、前記電源に接続される制御ゲートと、を有する第３のデバイス（２６）と、を備え、
前記電源がオンのとき、前記第３のデバイスの制御ゲートは、該第３のデバイスをオフにし、前記第２のデバイスの制御ゲートは、該第２のデバイスをオンにすることで、前記第１のデバイスの制御ゲートを接地すると共に、該第１のデバイスをオンにして、前記電流が流れることを可能にし、
前記電源がオフのとき、前記第２のデバイスの制御ゲートは、該第２のデバイスをオフにし、前記第３のデバイスの制御ゲートは、該第３のデバイスをオンにすることで、前記第１のデバイスの制御ゲートを、前記電流に関連付けられた電圧にすると共に、前記第１のデバイスをオフにして、前記電流が流れるのを防ぐ、システム。
前記第３のデバイスの制御ゲートは、該第３のデバイスのチャネルをピンチオフすることにより、該第３のデバイスをオフにし、
前記第２のデバイスの制御ゲートは、該第２のデバイスのチャネルをピンチオフすることにより、該第２のデバイスをオフにし、
前記第１のデバイスの制御ゲートは、該第１のデバイスのチャネルをピンチオフすることにより、該第１のデバイスをオフにし、
前記第３のデバイスの制御ゲートは、該第３のデバイスのチャネルを開くことにより、該第３のデバイスをオンにし、
前記第２のデバイスの制御ゲートは、該第２のデバイスのチャネルを開くことにより、該第２のデバイスをオンにし、
前記第１のデバイスの制御ゲートは、該第１のデバイスのチャネルを開くことにより、該第１のデバイスをオンにする請求項１に記載のシステム。
前記電流は、前記第１のデバイスを含む第２のチップに対して離れている第１のチップから発する請求項１に記載のシステム。
接地される第１の端子と、前記第１のデバイスの第１の端子に接続される第２の端子とを有する他のデバイス（３８）を備えており、前記電源がオフのとき、該他のデバイスが前記電流を遮断する請求項３に記載のシステム。
前記電源がオンのとき、前記他のデバイスは、前記第１のデバイスのインピーダンスに整合するインピーダンスを有する請求項４に記載のシステム。