JP3338738B2 - Pmos出力回路 - Google Patents
Pmos出力回路Info
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Description
【0001】
【産業上の利用分野】この発明は、出力回路に関し、特
に、PMOSトランジスタを出力トランジスタとして用
いて回路を構成したときの、逆バイアス時のリーク電流
を防止するための構成に関するものである。
に、PMOSトランジスタを出力トランジスタとして用
いて回路を構成したときの、逆バイアス時のリーク電流
を防止するための構成に関するものである。
【0002】
【従来の技術】従来例を、図16について説明する。図
16において、1はPMOSトランジスタからなる出力
トランジスタ、2はPMOSトランジスタ1のバックゲ
ート、3はそのゲート、また、4はソースであり、この
ソースは電源8に接続されている。また、ドレイン5か
らバックゲート2に順方向に寄生のダイオード61が接
続されているのと等価になっている。7は出力端子、1
1は出力トランジスタであるPMOSトランジスタ1の
ドレイン5とゲート3をショートするためのPMOSト
ランジスタであり、これは、前記電源8のオフ時、出力
トランジスタ1のドレイン5とゲート3を短絡すること
により、電流が、前記出力端子7から前記出力トランジ
スタ1を介して前記電源8に逆流するのを防止する第2
の逆バイアス電流阻止手段として作用する。また、21
・22はPMOSトランジスタ1のバックゲート2を電
源8に接続するための第2のPNPトランジスタであ
り、カレントミラー回路を構成している。これは、前記
出力トランジスタ1のバックゲート2に電圧を与え、か
つ、前記電源8がオフした時に、電流が、前記出力端子
7から前記出力トランジスタ1のドレイン5からバック
ゲート2を介して前記電源8に逆流するのを阻止する第
1の逆バイアス電流阻止手段として作用する。また、2
3はPMOSトランジスタ1をオフさせるための電流を
供給するPNPトランジスタであり、NMOSトランジ
スタ31のオン/オフ動作によってPMOSトランジス
タ1がオン/オフされる。61はPMOSトランジスタ
1のドレイン5とバックゲート2間に生じる寄生のダイ
オード、62はPMOSトランジスタ11のドレイン5
とバックゲート2間に生じる寄生のダイオードである。
なお、NMOSトランジスタ31のゲートは図示しない
制御端子に接続されている。
16において、1はPMOSトランジスタからなる出力
トランジスタ、2はPMOSトランジスタ1のバックゲ
ート、3はそのゲート、また、4はソースであり、この
ソースは電源8に接続されている。また、ドレイン5か
らバックゲート2に順方向に寄生のダイオード61が接
続されているのと等価になっている。7は出力端子、1
1は出力トランジスタであるPMOSトランジスタ1の
ドレイン5とゲート3をショートするためのPMOSト
ランジスタであり、これは、前記電源8のオフ時、出力
トランジスタ1のドレイン5とゲート3を短絡すること
により、電流が、前記出力端子7から前記出力トランジ
スタ1を介して前記電源8に逆流するのを防止する第2
の逆バイアス電流阻止手段として作用する。また、21
・22はPMOSトランジスタ1のバックゲート2を電
源8に接続するための第2のPNPトランジスタであ
り、カレントミラー回路を構成している。これは、前記
出力トランジスタ1のバックゲート2に電圧を与え、か
つ、前記電源8がオフした時に、電流が、前記出力端子
7から前記出力トランジスタ1のドレイン5からバック
ゲート2を介して前記電源8に逆流するのを阻止する第
1の逆バイアス電流阻止手段として作用する。また、2
3はPMOSトランジスタ1をオフさせるための電流を
供給するPNPトランジスタであり、NMOSトランジ
スタ31のオン/オフ動作によってPMOSトランジス
タ1がオン/オフされる。61はPMOSトランジスタ
1のドレイン5とバックゲート2間に生じる寄生のダイ
オード、62はPMOSトランジスタ11のドレイン5
とバックゲート2間に生じる寄生のダイオードである。
なお、NMOSトランジスタ31のゲートは図示しない
制御端子に接続されている。
【0003】次に、動作について説明する。電源8が投
入されている場合は、PMOSトランジスタ11はオフ
している。また、定電流源10によりPNPトランジス
タ21には電流が流れており、PNPトランジスタ21
・22および23はカレントミラー回路を構成している
ので、これらトランジスタには各々のサイズ比に応じた
電流が流れ、PNPトランジスタ22によりPMOSト
ランジスタ1のバックゲート2は電源8に接続される。
この状態でNMOSトランジスタ31のがオフしている
ときは、PMOSトランジスタ1のゲート3はPNPト
ランジスタ23を介して電源8に接続されているため電
位が上昇して“H”レベルになっており、このためPM
OSトランジスタ1はオフしている。一方、NMOSト
ランジスタ31がオンしているときは、PNPトランジ
スタ23の電流を引き込み、PMOSトランジスタ1の
ゲート3は“L”レベルとなり、このためPMOSトラ
ンジスタ1はオンする。以上のように、NMOSトラン
ジスタ31をオン/オフすることで、出力トランジスタ
であるPMOSトランジスタ1がオン/オフされる。
入されている場合は、PMOSトランジスタ11はオフ
している。また、定電流源10によりPNPトランジス
タ21には電流が流れており、PNPトランジスタ21
・22および23はカレントミラー回路を構成している
ので、これらトランジスタには各々のサイズ比に応じた
電流が流れ、PNPトランジスタ22によりPMOSト
ランジスタ1のバックゲート2は電源8に接続される。
この状態でNMOSトランジスタ31のがオフしている
ときは、PMOSトランジスタ1のゲート3はPNPト
ランジスタ23を介して電源8に接続されているため電
位が上昇して“H”レベルになっており、このためPM
OSトランジスタ1はオフしている。一方、NMOSト
ランジスタ31がオンしているときは、PNPトランジ
スタ23の電流を引き込み、PMOSトランジスタ1の
ゲート3は“L”レベルとなり、このためPMOSトラ
ンジスタ1はオンする。以上のように、NMOSトラン
ジスタ31をオン/オフすることで、出力トランジスタ
であるPMOSトランジスタ1がオン/オフされる。
【0004】一方、電源がオフしている場合、例えば電
源8が0Vとすると、定電流源10・NMOSトランジ
スタ31はオフ状態である。この状態で出力端子7に
“H”レベルの電圧が加わった時、PMOSトランジス
タ1の寄生ダイオード61を通して電源8側に電流が流
れ込もうとするが、PNPトランジスタ22が存在する
ためにこれが電源8との間で逆バイアスのダイオードが
接続されているのと等価なものとして作用し、電流は電
源8に流れ込まない。このとき、PMOSトランジスタ
1のゲート3は電源がオフしているためほぼ0Vと考え
られる。通常、出力端子側はPMOSトランジスタ1の
ドレイン、電源側がそのソースとして動作するが、この
場合、出力端子側がソース、電源側がドレインとなった
ものと等価になり、出力端子7に電圧が加わるとPMO
Sトランジスタ1がオンし、電流が電源に逆流する。
源8が0Vとすると、定電流源10・NMOSトランジ
スタ31はオフ状態である。この状態で出力端子7に
“H”レベルの電圧が加わった時、PMOSトランジス
タ1の寄生ダイオード61を通して電源8側に電流が流
れ込もうとするが、PNPトランジスタ22が存在する
ためにこれが電源8との間で逆バイアスのダイオードが
接続されているのと等価なものとして作用し、電流は電
源8に流れ込まない。このとき、PMOSトランジスタ
1のゲート3は電源がオフしているためほぼ0Vと考え
られる。通常、出力端子側はPMOSトランジスタ1の
ドレイン、電源側がそのソースとして動作するが、この
場合、出力端子側がソース、電源側がドレインとなった
ものと等価になり、出力端子7に電圧が加わるとPMO
Sトランジスタ1がオンし、電流が電源に逆流する。
【0005】しかしながら、電源オフ時はPMOSトラ
ンジスタ11のゲートが電源8に接続されており、出力
端子7に電圧が加わるとPMOSトランジスタ11はオ
ンする。従って、出力端子7とPMOSトランジスタ1
のゲート3がショートされたものと同じになり、PMO
Sトランジスタ1のゲート・ソース間電圧が0Vあるい
はスレッショルド電圧以下になり、PMOSトランジス
タ1は出力端子7に電圧が加わってもオンしなくなるた
め、出力端子7より電源8に電流が逆流することはない
こととなる。
ンジスタ11のゲートが電源8に接続されており、出力
端子7に電圧が加わるとPMOSトランジスタ11はオ
ンする。従って、出力端子7とPMOSトランジスタ1
のゲート3がショートされたものと同じになり、PMO
Sトランジスタ1のゲート・ソース間電圧が0Vあるい
はスレッショルド電圧以下になり、PMOSトランジス
タ1は出力端子7に電圧が加わってもオンしなくなるた
め、出力端子7より電源8に電流が逆流することはない
こととなる。
【0006】このように、この従来例によれば、PMO
Sトランジスタ1のバックゲート2に、PNPトランジ
スタ21・22からなるカレントミラー回路を接続した
から、電源オフ時にPNPトランジスタ22が逆バイア
スされたダイオードとして作用して、PMOSトランジ
スタ1の寄生ダイオード61を介して電源8側に流れる
電流が阻止され、また、電源オフ時にオンするPMOS
トランジスタ11によって出力端子7とPMOSトラン
ジスタ1のゲート3とがショートされてPMOSトラン
ジスタ1のゲート・ソース間電圧がその閾値電圧以下と
なるため、前記出力端子7に印加される電圧によっても
PMOSトランジスタ1はオンすることがなくなり、こ
のため、前記出力端子7の電圧がPMOSトランジスタ
1のドレイン電流となって電源8に流れるのを阻止する
ことができる。
Sトランジスタ1のバックゲート2に、PNPトランジ
スタ21・22からなるカレントミラー回路を接続した
から、電源オフ時にPNPトランジスタ22が逆バイア
スされたダイオードとして作用して、PMOSトランジ
スタ1の寄生ダイオード61を介して電源8側に流れる
電流が阻止され、また、電源オフ時にオンするPMOS
トランジスタ11によって出力端子7とPMOSトラン
ジスタ1のゲート3とがショートされてPMOSトラン
ジスタ1のゲート・ソース間電圧がその閾値電圧以下と
なるため、前記出力端子7に印加される電圧によっても
PMOSトランジスタ1はオンすることがなくなり、こ
のため、前記出力端子7の電圧がPMOSトランジスタ
1のドレイン電流となって電源8に流れるのを阻止する
ことができる。
【0007】
【発明が解決しようとする課題】しかし、電源がオンし
ており、出力トランジスタ1がオフのとき、出力端子7
に電源電圧以上の電圧が加わると出力トランジスタは出
力端子側がソース、電源側がドレインになったのと等価
になり、逆ファンクション動作し、オン状態と同等にな
って出力端子7から電源8へ電流が流れ込む。この出力
端子7に電源電圧以上の電圧が加わる状態は、図17に
おいて電源16と18に電圧差が生じているのと同等で
ある。例えば、電源16が5.5V、電源18が4.5
Vのとき、電源16側から出力すると、電源18側から
見れば電源電圧より1.0V高い電圧が出力端子に加わ
るのと同じである。
ており、出力トランジスタ1がオフのとき、出力端子7
に電源電圧以上の電圧が加わると出力トランジスタは出
力端子側がソース、電源側がドレインになったのと等価
になり、逆ファンクション動作し、オン状態と同等にな
って出力端子7から電源8へ電流が流れ込む。この出力
端子7に電源電圧以上の電圧が加わる状態は、図17に
おいて電源16と18に電圧差が生じているのと同等で
ある。例えば、電源16が5.5V、電源18が4.5
Vのとき、電源16側から出力すると、電源18側から
見れば電源電圧より1.0V高い電圧が出力端子に加わ
るのと同じである。
【0008】前記出力端子7に電源電圧以上の電圧が加
わった状態で電源8がオフされた場合、出力トランジス
タ1は前述したようにオン状態であり、電源電圧が下が
ろうとしても出力端子7から電流が供給される。出力ト
ランジスタ1が逆ファンクション動作しているときは、
電源電圧が下がるとゲートソース電圧が大きくなり、さ
らに多くの電流を出力端子7から電源8へ供給すること
になる。
わった状態で電源8がオフされた場合、出力トランジス
タ1は前述したようにオン状態であり、電源電圧が下が
ろうとしても出力端子7から電流が供給される。出力ト
ランジスタ1が逆ファンクション動作しているときは、
電源電圧が下がるとゲートソース電圧が大きくなり、さ
らに多くの電流を出力端子7から電源8へ供給すること
になる。
【0009】従って、電源のインピーダンスが大きいと
きは小さな電流でも電源電圧が上昇するため、電源8の
電圧が保持されることになり、逆流防止のためのPMO
Sトランジスタ11がオンできない。また、電源のイン
ピーダンスがある程度小さい場合でも出力端子7に加わ
る電圧のデューティによりある中間の電圧が発生し、回
路の誤動作が起りやすくなる。
きは小さな電流でも電源電圧が上昇するため、電源8の
電圧が保持されることになり、逆流防止のためのPMO
Sトランジスタ11がオンできない。また、電源のイン
ピーダンスがある程度小さい場合でも出力端子7に加わ
る電圧のデューティによりある中間の電圧が発生し、回
路の誤動作が起りやすくなる。
【0010】第1の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
的確に防止できるPMOS出力回路を得ることを目的と
する。
りも大きくなったときの出力トランジスタ電流の逆流を
的確に防止できるPMOS出力回路を得ることを目的と
する。
【0011】第2の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
的確に防止できるとともに、動作を安定化できるPMO
S出力回路を得ることを目的とする。
りも大きくなったときの出力トランジスタ電流の逆流を
的確に防止できるとともに、動作を安定化できるPMO
S出力回路を得ることを目的とする。
【0012】第3の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
的確に防止できるとともに、動作をより安定化できるP
MOS出力回路を得ることを目的とする。
りも大きくなったときの出力トランジスタ電流の逆流を
的確に防止できるとともに、動作をより安定化できるP
MOS出力回路を得ることを目的とする。
【0013】第4の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
より的確に防止できるPMOS出力回路を得ることを目
的とする。
りも大きくなったときの出力トランジスタ電流の逆流を
より的確に防止できるPMOS出力回路を得ることを目
的とする。
【0014】第5の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
一層的確に防止できるPMOS出力回路を得ることを目
的とする。
りも大きくなったときの出力トランジスタ電流の逆流を
一層的確に防止できるPMOS出力回路を得ることを目
的とする。
【0015】第6の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
更に的確に防止できるPMOS出力回路を得ることを目
的とする。
りも大きくなったときの出力トランジスタ電流の逆流を
更に的確に防止できるPMOS出力回路を得ることを目
的とする。
【0016】第7の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
より一層的確に防止できるPMOS出力回路を得ること
を目的とする。
りも大きくなったときの出力トランジスタ電流の逆流を
より一層的確に防止できるPMOS出力回路を得ること
を目的とする。
【0017】第8の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
さらに一層的確に防止できるPMOS出力回路を得るこ
とを目的とする。
りも大きくなったときの出力トランジスタ電流の逆流を
さらに一層的確に防止できるPMOS出力回路を得るこ
とを目的とする。
【0018】第9の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
さらに一層的確に防止できるPMOS出力回路を得るこ
とを目的とする。
りも大きくなったときの出力トランジスタ電流の逆流を
さらに一層的確に防止できるPMOS出力回路を得るこ
とを目的とする。
【0019】第10の発明は、出力端子電圧が電源電圧
よりも大きくなったときの出力トランジスタ電流の逆流
をさらに一層的確に防止できるPMOS出力回路を得る
ことを目的とする。
よりも大きくなったときの出力トランジスタ電流の逆流
をさらに一層的確に防止できるPMOS出力回路を得る
ことを目的とする。
【0020】第11の発明は、出力端子電圧が電源電圧
よりも大きくなったときの出力トランジスタ電流の逆流
をさらに一層的確に防止できるPMOS出力回路を得る
ことを目的とする。
よりも大きくなったときの出力トランジスタ電流の逆流
をさらに一層的確に防止できるPMOS出力回路を得る
ことを目的とする。
【0021】第12の発明は、出力端子電圧が電源電圧
よりも大きくなったときの出力トランジスタ電流の逆流
をさらに一層的確に防止できるPMOS出力回路を得る
ことを目的とする。
よりも大きくなったときの出力トランジスタ電流の逆流
をさらに一層的確に防止できるPMOS出力回路を得る
ことを目的とする。
【0022】
【課題を解決するための手段】第1の発明では、(1)
前記第1の逆バイアス電流阻止手段は、定電流回路と、
そのコレクタがこの定電流回路に接続され、そのエミッ
タが上記電源に接続され、かつ、前記コレクタとベース
とが接続された第1のPNPトランジスタと、そのエミ
ッタが前記電源に接続され、そのベースが前記第1のP
NPトランジスタのベースと共通接続されてカレントミ
ラー回路を構成するとともに、そのコレクタが前記出力
トランジスタのバックゲートに接続された第2のPNP
トランジスタにより構成され、(2)前記トランジスタ
駆動手段は、前記第1のPNPトランジスタのベースと
そのベースが共通接続され、そのエミッタが前記電源に
接続された第3のPNPトランジスタと、そのドレイン
が前記第3のPNPトランジスタのコレクタに接続され
るとともに、この接続点が前記出力トランジスタのゲー
トに接続され、さらに、そのソースがグランドに接続さ
れた第1のNMOSトランジスタとから構成され、
(3)前記第2の逆バイアス電流阻止手段は、そのドレ
インが前記第1のNMOSトランジスタのゲートに接続
され、ソースがグランドに接続された第2のNMOSト
ランジスタと、そのドレインが前記出力トランジスタの
ゲートに接続され、そのソースが前記出力トランジスタ
のドレインに接続され、そのゲートが第3のNMOSト
ランジスタのドレインに接続された第2のPMOSトラ
ンジスタと、そのゲートが電源に接続され、そのソース
が出力端子に接続された第3のPMOSトランジスタ
と、そのソースがグランドに接続され、そのゲートが第
3のPMOSトランジスタのドレインと第2のNMOS
トランジスタのゲートに接続された第3のNMOSトラ
ンジスタとから構成される。
前記第1の逆バイアス電流阻止手段は、定電流回路と、
そのコレクタがこの定電流回路に接続され、そのエミッ
タが上記電源に接続され、かつ、前記コレクタとベース
とが接続された第1のPNPトランジスタと、そのエミ
ッタが前記電源に接続され、そのベースが前記第1のP
NPトランジスタのベースと共通接続されてカレントミ
ラー回路を構成するとともに、そのコレクタが前記出力
トランジスタのバックゲートに接続された第2のPNP
トランジスタにより構成され、(2)前記トランジスタ
駆動手段は、前記第1のPNPトランジスタのベースと
そのベースが共通接続され、そのエミッタが前記電源に
接続された第3のPNPトランジスタと、そのドレイン
が前記第3のPNPトランジスタのコレクタに接続され
るとともに、この接続点が前記出力トランジスタのゲー
トに接続され、さらに、そのソースがグランドに接続さ
れた第1のNMOSトランジスタとから構成され、
(3)前記第2の逆バイアス電流阻止手段は、そのドレ
インが前記第1のNMOSトランジスタのゲートに接続
され、ソースがグランドに接続された第2のNMOSト
ランジスタと、そのドレインが前記出力トランジスタの
ゲートに接続され、そのソースが前記出力トランジスタ
のドレインに接続され、そのゲートが第3のNMOSト
ランジスタのドレインに接続された第2のPMOSトラ
ンジスタと、そのゲートが電源に接続され、そのソース
が出力端子に接続された第3のPMOSトランジスタ
と、そのソースがグランドに接続され、そのゲートが第
3のPMOSトランジスタのドレインと第2のNMOS
トランジスタのゲートに接続された第3のNMOSトラ
ンジスタとから構成される。
【0023】第2の発明では、第2の逆バイアス電流阻
止手段は、そのドレインが前記記第1のNMOSトラン
ジスタのゲートに接続され、ソースがグランドに接続さ
れた第2のNMOSトランジスタと、そのドレインが上
記出力トランジスタのゲートに接続され、そのソースが
上記出力トランジスタのドレインに接続され、そのソー
スがグランドに接続され、そのゲートが第3のNMOS
トランジスタのドレインに接続された第2のPMOSト
ランジスタと、そのゲートが電源に接続され、そのソー
スが出力端子に接続された第3のPMOSトランジスタ
と、、そのソースがグランドに接続され、そのゲートが
第3のPMOSトランジスタのドレインと第2のNMO
Sトランジスタのゲートに接続された第3のNMOSト
ランジスタと、そのエミッタが電源に接続され、前記第
1のPNPトランジスタのベースと共通接続されてカレ
ントミラー回路を構成するとともにそのコレクタが上記
第2のNMOSトランジスタのドレインに接続された第
3のPNPトランジスタにより構成される。
止手段は、そのドレインが前記記第1のNMOSトラン
ジスタのゲートに接続され、ソースがグランドに接続さ
れた第2のNMOSトランジスタと、そのドレインが上
記出力トランジスタのゲートに接続され、そのソースが
上記出力トランジスタのドレインに接続され、そのソー
スがグランドに接続され、そのゲートが第3のNMOS
トランジスタのドレインに接続された第2のPMOSト
ランジスタと、そのゲートが電源に接続され、そのソー
スが出力端子に接続された第3のPMOSトランジスタ
と、、そのソースがグランドに接続され、そのゲートが
第3のPMOSトランジスタのドレインと第2のNMO
Sトランジスタのゲートに接続された第3のNMOSト
ランジスタと、そのエミッタが電源に接続され、前記第
1のPNPトランジスタのベースと共通接続されてカレ
ントミラー回路を構成するとともにそのコレクタが上記
第2のNMOSトランジスタのドレインに接続された第
3のPNPトランジスタにより構成される。
【0024】第3の発明では、前記第2のPMOSトラ
ンジスタのバックゲートと前記出力端子との間に抵抗素
子を設けた。
ンジスタのバックゲートと前記出力端子との間に抵抗素
子を設けた。
【0025】第4の発明では、前記第2の逆バイアス電
流阻止手段を構成する前記第2のPMOSトランジスタ
に代えて、そのドレインが前記出力トランジスタのゲー
トに接続され、そのソースが前記出力トランジスタのド
レインに接続された第4のNMOSトランジスタと、ド
レインが前記第4のNMOSトランジスタのゲートに接
続され、そのソースが設置された第5のNMOSトラン
ジスタと、前記第2のNMOSトランジスタのゲートと
前記出力端子との間に接続された抵抗素子とから前記第
2の逆バイアス電流阻止手段を構成した。
流阻止手段を構成する前記第2のPMOSトランジスタ
に代えて、そのドレインが前記出力トランジスタのゲー
トに接続され、そのソースが前記出力トランジスタのド
レインに接続された第4のNMOSトランジスタと、ド
レインが前記第4のNMOSトランジスタのゲートに接
続され、そのソースが設置された第5のNMOSトラン
ジスタと、前記第2のNMOSトランジスタのゲートと
前記出力端子との間に接続された抵抗素子とから前記第
2の逆バイアス電流阻止手段を構成した。
【0026】第5の発明では、前記第2のPMOSトラ
ンジスタのバックゲートを、所定の電圧を印加すること
ができる外部端子へ接続した。
ンジスタのバックゲートを、所定の電圧を印加すること
ができる外部端子へ接続した。
【0027】第6の発明では、前記出力端子にそのドレ
インが接続され、かつ、そのソースがグランドに接続さ
れ、そのゲートが前記トランジスタ駆動手段の前記接続
点に接続された第6のNMOSトランジスタを備えた。
インが接続され、かつ、そのソースがグランドに接続さ
れ、そのゲートが前記トランジスタ駆動手段の前記接続
点に接続された第6のNMOSトランジスタを備えた。
【0028】第7の発明では、(1)第1の逆バイアス
電流阻止手段は、そのエミッタが電源に接続され、その
コレクタが出力トランジスタのバックゲートに接続され
た第4のPNPトランジスタと、そのソースが前記第4
のPNPトランジスタに接続され、そのドレインがグラ
ンドに接続された第3のNMOSトランジスタとから構
成され、(2)トランジスタ駆動手段は、前記第4のP
NPトランジスタのベースとそのベースが共通接続さ
れ、そのエミッタが前記電源に接続された第5のPNP
トランジスタと、そのドレインが前記第5のPNPトラ
ンジスタのコレクタに接続されるとともに、この接続点
が前記出力トランジスタのゲートに接続され、さらに、
そのソースがグランドに接続された第1のNMOSトラ
ンジスタとから構成され、(3)第2の逆バイアス電流
阻止手段は、そのドレインが前記出力トランジスタのゲ
ートに接続され、そのソースが前記出力トランジスタの
ドレインに接続され、そのゲートが前記電源に接続され
た第3のPMOSトランジスタとから構成される。
電流阻止手段は、そのエミッタが電源に接続され、その
コレクタが出力トランジスタのバックゲートに接続され
た第4のPNPトランジスタと、そのソースが前記第4
のPNPトランジスタに接続され、そのドレインがグラ
ンドに接続された第3のNMOSトランジスタとから構
成され、(2)トランジスタ駆動手段は、前記第4のP
NPトランジスタのベースとそのベースが共通接続さ
れ、そのエミッタが前記電源に接続された第5のPNP
トランジスタと、そのドレインが前記第5のPNPトラ
ンジスタのコレクタに接続されるとともに、この接続点
が前記出力トランジスタのゲートに接続され、さらに、
そのソースがグランドに接続された第1のNMOSトラ
ンジスタとから構成され、(3)第2の逆バイアス電流
阻止手段は、そのドレインが前記出力トランジスタのゲ
ートに接続され、そのソースが前記出力トランジスタの
ドレインに接続され、そのゲートが前記電源に接続され
た第3のPMOSトランジスタとから構成される。
【0029】第8の発明では、前記第3のPMOSトラ
ンジスタのバックゲートと前記出力端子との間に抵抗素
子を設けた。
ンジスタのバックゲートと前記出力端子との間に抵抗素
子を設けた。
【0030】第9の発明では、前記出力端子にそのドレ
インが接続され、そのソースがグランドに接続され、そ
のゲートが前記トランジスタ駆動手段の前記接続点に接
続された第6のNMOSトランジスタを備えた。
インが接続され、そのソースがグランドに接続され、そ
のゲートが前記トランジスタ駆動手段の前記接続点に接
続された第6のNMOSトランジスタを備えた。
【0031】第10の発明では、(1)第1の逆バイア
ス電流阻止手段は、そのアノードが前記電源に接続さ
れ、そのカソードが前記出力トランジスタのバックゲー
トに接続されたダイオードから構成され、(2)前記ト
ランジスタ駆動手段は、そのエミッタが前記電源に接続
され、そのコレクタが前記出力トランジスタのゲートに
接続された第5のPNPトランジスタと、そのドレイン
が前記第5のPNPトランジスタのベースに接続され、
そのソースが接地された第7のNMOSトランジスタ
と、そのドレインが前記第6のPNPトランジスタのコ
レクタに接続され、そのソースが接地された第1のNM
OSトランジスタとから構成され、(3)第2の逆バイ
アス電流阻止手段は、そのドレインが前記出力トランジ
スタのゲートに接続され、そのソースが前記出力トラン
ジスタのドレインに接続され、そのゲートが前記電源に
接続された第2のPMOSトランジスタとから構成され
る。
ス電流阻止手段は、そのアノードが前記電源に接続さ
れ、そのカソードが前記出力トランジスタのバックゲー
トに接続されたダイオードから構成され、(2)前記ト
ランジスタ駆動手段は、そのエミッタが前記電源に接続
され、そのコレクタが前記出力トランジスタのゲートに
接続された第5のPNPトランジスタと、そのドレイン
が前記第5のPNPトランジスタのベースに接続され、
そのソースが接地された第7のNMOSトランジスタ
と、そのドレインが前記第6のPNPトランジスタのコ
レクタに接続され、そのソースが接地された第1のNM
OSトランジスタとから構成され、(3)第2の逆バイ
アス電流阻止手段は、そのドレインが前記出力トランジ
スタのゲートに接続され、そのソースが前記出力トラン
ジスタのドレインに接続され、そのゲートが前記電源に
接続された第2のPMOSトランジスタとから構成され
る。
【0032】第11の発明では、前記出力端子にそのド
レインが接続され、かつ、そのソースがグランドに接続
され、そのゲートが前記第1のNMOSトランジスタの
ソースに接続された第6のNMOSトランジスタを備え
た。
レインが接続され、かつ、そのソースがグランドに接続
され、そのゲートが前記第1のNMOSトランジスタの
ソースに接続された第6のNMOSトランジスタを備え
た。
【0033】第12の発明では、前記第2のPMOSト
ランジスタのバックゲートと前記出力端子との間に抵抗
素子を設けた。
ランジスタのバックゲートと前記出力端子との間に抵抗
素子を設けた。
【0034】この発明の実施例に係わるPMOS出力回
路は、出力端子が電源電圧より大きくなったときに出力
トランジスタのゲートとドレイン(逆ファンクション動
作ではソースに相当)を短絡することにより、電流の逆
流を防止する。
路は、出力端子が電源電圧より大きくなったときに出力
トランジスタのゲートとドレイン(逆ファンクション動
作ではソースに相当)を短絡することにより、電流の逆
流を防止する。
【0035】
【作用】第1の発明においては、第3のPMOSトラン
ジスタは、出力端子の電圧が電源電圧より大きくなると
駆動されてオン動作を行い、第3のNMOSトランジス
タを介して第2のPMOSトランジスタをオンし、出力
トランジスタのゲートとドレインを短絡する。
ジスタは、出力端子の電圧が電源電圧より大きくなると
駆動されてオン動作を行い、第3のNMOSトランジス
タを介して第2のPMOSトランジスタをオンし、出力
トランジスタのゲートとドレインを短絡する。
【0036】第2の発明においては、第3のNMOSト
ランジスタがオフのとき、第2のPMOSトランジスタ
のゲートの電位が不定となる可能性があるのを、第3の
PNPトランジスタにより電流を流すことでプルアップ
した形にして、動作を安定させる。
ランジスタがオフのとき、第2のPMOSトランジスタ
のゲートの電位が不定となる可能性があるのを、第3の
PNPトランジスタにより電流を流すことでプルアップ
した形にして、動作を安定させる。
【0037】第3の発明においては、第2のPMOSト
ランジスタのバックゲートと出力端子との間に設けられ
た抵抗素子により、第2のPMOSトランジスタのゲー
トに印加される電圧と、そのバックゲートに印加される
電圧とには確実に差が保持され、第2のPMOSトラン
ジスタのオン動作を安定化する。
ランジスタのバックゲートと出力端子との間に設けられ
た抵抗素子により、第2のPMOSトランジスタのゲー
トに印加される電圧と、そのバックゲートに印加される
電圧とには確実に差が保持され、第2のPMOSトラン
ジスタのオン動作を安定化する。
【0038】第4の発明においては、第4のNMOSト
ランジスタが、電源オフ時に出力端子の“H”レベル電
圧によってオンし、出力トランジスタであるPMOSト
ランジスタのゲート・ソース間を短絡する。
ランジスタが、電源オフ時に出力端子の“H”レベル電
圧によってオンし、出力トランジスタであるPMOSト
ランジスタのゲート・ソース間を短絡する。
【0039】第5の発明においては、第2のPMOSト
ランジスタが、電源オフ時に外部端子に電圧が加わった
ときに、オン動作を行うことにより、出力トランジスタ
であるPMOSトランジスタのゲート・ソース間が短絡
される。
ランジスタが、電源オフ時に外部端子に電圧が加わった
ときに、オン動作を行うことにより、出力トランジスタ
であるPMOSトランジスタのゲート・ソース間が短絡
される。
【0040】第6の発明においては、通常動作時に第1
のNMOSトランジスタがオフして出力トランジスタで
あるPMOSトランジスタがオフすると、第6のNMO
Sトランジスタがオンし、出力端子を“L”レベルにす
る。
のNMOSトランジスタがオフして出力トランジスタで
あるPMOSトランジスタがオフすると、第6のNMO
Sトランジスタがオンし、出力端子を“L”レベルにす
る。
【0041】第7の発明においては、第3のNMOSト
ランジスタは、電源投入時にオンするよう制御されるも
のであって、電源オン時には、第4および第5のPNP
トランジスタがオンして出力トランジスタであるPMO
Sトランジスタのバックゲートを電源電圧程度とし、こ
の状態で第1のNMOSトランジスタをオン/オフさせ
ることにより出力トランジスタをオン/オフさせること
ができ、電源オフ時には、これら第4および第5のPN
Pトランジスタがオフし、出力端子からバックゲートを
通して電源側に流れる電流に対して第4のPNPトラン
ジスタが逆バイアスされて、出力端子から電源に向う電
流が阻止される。
ランジスタは、電源投入時にオンするよう制御されるも
のであって、電源オン時には、第4および第5のPNP
トランジスタがオンして出力トランジスタであるPMO
Sトランジスタのバックゲートを電源電圧程度とし、こ
の状態で第1のNMOSトランジスタをオン/オフさせ
ることにより出力トランジスタをオン/オフさせること
ができ、電源オフ時には、これら第4および第5のPN
Pトランジスタがオフし、出力端子からバックゲートを
通して電源側に流れる電流に対して第4のPNPトラン
ジスタが逆バイアスされて、出力端子から電源に向う電
流が阻止される。
【0042】第8の発明においては、前記第7の発明に
よるPMOS出力回路における第3のPMOSトランジ
スタのバックゲートと出力端子との間に設けられた抵抗
素子により、第3のPMOSトランジスタのゲートに印
加される電圧と、そのバックゲートに印加される電圧と
には確実に差が保持され、第3のPMOSトランジスタ
のオン動作を安定化する。
よるPMOS出力回路における第3のPMOSトランジ
スタのバックゲートと出力端子との間に設けられた抵抗
素子により、第3のPMOSトランジスタのゲートに印
加される電圧と、そのバックゲートに印加される電圧と
には確実に差が保持され、第3のPMOSトランジスタ
のオン動作を安定化する。
【0043】第9の発明においては、通常動作時に第3
のNMOSトランジスタがオフして出力トランジスタで
あるPMOSトランジスタがオフすると、第6のNMO
Sトランジスタがオンし、出力端子を“L”レベルにす
る。
のNMOSトランジスタがオフして出力トランジスタで
あるPMOSトランジスタがオフすると、第6のNMO
Sトランジスタがオンし、出力端子を“L”レベルにす
る。
【0044】第10の発明においては、電源オフ時に
は、ダイオードが逆バイアスとなり、出力トランジスタ
の寄生ダイオードから電源側に流れる電流が阻止され
る。
は、ダイオードが逆バイアスとなり、出力トランジスタ
の寄生ダイオードから電源側に流れる電流が阻止され
る。
【0045】第11の発明においては、通常動作時に第
1のNMOSトランジスタがオフして出力トランジスタ
であるPMOSトランジスタがオフすると、第6のNM
OSトランジスタがオンし、出力端子を“L”レベルに
する。
1のNMOSトランジスタがオフして出力トランジスタ
であるPMOSトランジスタがオフすると、第6のNM
OSトランジスタがオンし、出力端子を“L”レベルに
する。
【0046】第12の発明においては、第2のPMOS
トランジスタのバックゲートと出力端子との間に設けら
れた抵抗素子により、第2のPMOSトランジスタのゲ
ートに印加される電圧と、そのバックゲートに印加され
る電圧とには確実に差が保持され、第2のPMOSトラ
ンジスタのオン動作を安定化する。
トランジスタのバックゲートと出力端子との間に設けら
れた抵抗素子により、第2のPMOSトランジスタのゲ
ートに印加される電圧と、そのバックゲートに印加され
る電圧とには確実に差が保持され、第2のPMOSトラ
ンジスタのオン動作を安定化する。
【0047】この発明の実施例においては、次のような
具体的作用を有する。この発明においては、出力端子が
電源電圧より大きくなったときに出力トランジスタのゲ
ートとドレインを短絡することにより、出力トランジス
タ電流の逆流を防止するようにしたため、電源電圧が中
間の電圧となっても、出力端子から電源への電流の逆流
またはリーク電流を防止でき、電源への電圧供給も止め
ることができる。
具体的作用を有する。この発明においては、出力端子が
電源電圧より大きくなったときに出力トランジスタのゲ
ートとドレインを短絡することにより、出力トランジス
タ電流の逆流を防止するようにしたため、電源電圧が中
間の電圧となっても、出力端子から電源への電流の逆流
またはリーク電流を防止でき、電源への電圧供給も止め
ることができる。
【0048】
実施例1.以下、この発明の第1の実施例によるPMO
S出力回路について説明する。図1において、1はPM
OSトランジスタからなる出力トランジスタ、2はPM
OSトランジスタ1のバックゲート、3はそのゲート、
また、4はソースであり、このソースは電源8に接続さ
れている。また、ドレイン5からバックゲート2に順方
向に寄生のダイオード61が接続されているのと等価に
なっている。7は出力端子、11は出力トランジスタで
あるPMOSトランジスタ1のドレインとゲートをショ
ートするためのPMOSトランジスタであり、これは、
前記電源8のオフ時、出力トランジスタ1のドレインと
ゲートとを短絡することにより、電流が、前記出力端子
7から前記出力トランジスタ1を介して前記電源8に逆
流するのを防止する第2の逆バイアス電流阻止手段とし
て作用する。また、21・22はPMOSトランジスタ
1のバックゲート2を電源8に接続するための第2のP
NPトランジスタであり、カレントミラー回路を構成し
ている。これは、前記出力トランジスタ1のバックゲー
ト2に電圧を与え、かつ、前記電源8がオフした時に、
電流が、前記出力端子7から前記出力トランジスタ1の
ドレインからバックゲート2を介して前記電源8に逆流
するのを阻止する第1の逆バイアス電流阻止手段として
作用する。
S出力回路について説明する。図1において、1はPM
OSトランジスタからなる出力トランジスタ、2はPM
OSトランジスタ1のバックゲート、3はそのゲート、
また、4はソースであり、このソースは電源8に接続さ
れている。また、ドレイン5からバックゲート2に順方
向に寄生のダイオード61が接続されているのと等価に
なっている。7は出力端子、11は出力トランジスタで
あるPMOSトランジスタ1のドレインとゲートをショ
ートするためのPMOSトランジスタであり、これは、
前記電源8のオフ時、出力トランジスタ1のドレインと
ゲートとを短絡することにより、電流が、前記出力端子
7から前記出力トランジスタ1を介して前記電源8に逆
流するのを防止する第2の逆バイアス電流阻止手段とし
て作用する。また、21・22はPMOSトランジスタ
1のバックゲート2を電源8に接続するための第2のP
NPトランジスタであり、カレントミラー回路を構成し
ている。これは、前記出力トランジスタ1のバックゲー
ト2に電圧を与え、かつ、前記電源8がオフした時に、
電流が、前記出力端子7から前記出力トランジスタ1の
ドレインからバックゲート2を介して前記電源8に逆流
するのを阻止する第1の逆バイアス電流阻止手段として
作用する。
【0049】また、23はPMOSトランジスタ1をオ
フさせるための電流を供給するPNPトランジスタであ
り、NMOSトランジスタ31のオン/オフ動作によっ
てPMOSトランジスタがオン/オフされる。61はP
MOSトランジスタ1のドレインとバックゲート間に生
じる寄生のダイオード、62はPMOSトランジスタ1
1のドレインとバックゲート間に生じる寄生のダイオー
ドである。なお、NMOSトランジスタ31のゲートは
図示しない制御端子に接続されている。
フさせるための電流を供給するPNPトランジスタであ
り、NMOSトランジスタ31のオン/オフ動作によっ
てPMOSトランジスタがオン/オフされる。61はP
MOSトランジスタ1のドレインとバックゲート間に生
じる寄生のダイオード、62はPMOSトランジスタ1
1のドレインとバックゲート間に生じる寄生のダイオー
ドである。なお、NMOSトランジスタ31のゲートは
図示しない制御端子に接続されている。
【0050】81はPMOSトランジスタであり、出力
端子の電圧が電源電圧よりスレッショルドで電圧より大
きくなったとき、NMOSトランジスタ35・36をオ
ンするように働く。23はPMOSトランジスタ11の
ゲートとNMOSトランジスタ35のドレインの接続点
を定電流でプルアップするためのPNPトランジスタで
ある。
端子の電圧が電源電圧よりスレッショルドで電圧より大
きくなったとき、NMOSトランジスタ35・36をオ
ンするように働く。23はPMOSトランジスタ11の
ゲートとNMOSトランジスタ35のドレインの接続点
を定電流でプルアップするためのPNPトランジスタで
ある。
【0051】次に動作について説明する。図1におい
て、電源8が投入されている場合は、PMOSトランジ
スタ11はオフしている。また、定電流源10によりP
NPトランジスタ21には電流が流れており、PNPト
ランジスタ21・22および23はカレントミラー回路
を構成しているので、これらトランジスタには各々のサ
イズ比に応じた電流が流れ、PNPトランジスタ22に
よりPMOSトランジスタ1のバックゲート2は電源8
に接続される。この状態でNMOSトランジスタ31が
オフしているときは、PMOSトランジスタ1のゲート
3はPNPトランジスタ23を介して電源8に接続され
ているため電位が上昇して“H”レベルになっており、
このためPMOSトランジスタ1はオフしている。一
方、NMOSトランジスタ31がオンしているときは、
PNPトランジスタ23の電流を引き込み、PMOSト
ランジスタ1のゲート3は“L”レベルとなり、このた
めPMOSトランジスタ1はオンする。以上のように、
NMOSトランジスタ31をオン/オフすることで、出
力トランジスタであるPMOSトランジスタ1がオン/
オフされる。
て、電源8が投入されている場合は、PMOSトランジ
スタ11はオフしている。また、定電流源10によりP
NPトランジスタ21には電流が流れており、PNPト
ランジスタ21・22および23はカレントミラー回路
を構成しているので、これらトランジスタには各々のサ
イズ比に応じた電流が流れ、PNPトランジスタ22に
よりPMOSトランジスタ1のバックゲート2は電源8
に接続される。この状態でNMOSトランジスタ31が
オフしているときは、PMOSトランジスタ1のゲート
3はPNPトランジスタ23を介して電源8に接続され
ているため電位が上昇して“H”レベルになっており、
このためPMOSトランジスタ1はオフしている。一
方、NMOSトランジスタ31がオンしているときは、
PNPトランジスタ23の電流を引き込み、PMOSト
ランジスタ1のゲート3は“L”レベルとなり、このた
めPMOSトランジスタ1はオンする。以上のように、
NMOSトランジスタ31をオン/オフすることで、出
力トランジスタであるPMOSトランジスタ1がオン/
オフされる。
【0052】一方、電源がオフしている場合、例えば電
源8が0Vとすると、定電流源10・NMOSトランジ
スタ31はオフ状態である。この状態で出力端子7に
“H”レベルの電圧が加わった時、PMOSトランジス
タ1の寄生ダイオード61を通して電源8側に電流が流
れ込もうとするが、PNPトランジスタ22が存在する
ためにこれが電源8との間で逆バイアスのダイオードが
接続されているのと等価なものとして作用し、電流は電
源8に流れ込まない。このとき、PMOSトランジスタ
1のゲート3は電源がオフしているためほぼ0Vと考え
られる。通常、出力端子側はPMOSトランジスタ1の
ドレイン、電源側がそのソースとして動作するが、この
場合、出力端子側がソース、電源側がドレインとなった
ものと等価になり、出力端子7に電圧が加わるとPMO
Sトランジスタ1がオンし、電流が電源に逆流する。
源8が0Vとすると、定電流源10・NMOSトランジ
スタ31はオフ状態である。この状態で出力端子7に
“H”レベルの電圧が加わった時、PMOSトランジス
タ1の寄生ダイオード61を通して電源8側に電流が流
れ込もうとするが、PNPトランジスタ22が存在する
ためにこれが電源8との間で逆バイアスのダイオードが
接続されているのと等価なものとして作用し、電流は電
源8に流れ込まない。このとき、PMOSトランジスタ
1のゲート3は電源がオフしているためほぼ0Vと考え
られる。通常、出力端子側はPMOSトランジスタ1の
ドレイン、電源側がそのソースとして動作するが、この
場合、出力端子側がソース、電源側がドレインとなった
ものと等価になり、出力端子7に電圧が加わるとPMO
Sトランジスタ1がオンし、電流が電源に逆流する。
【0053】しかしながら、電源オフ時は、PMOSト
ランジスタ11のゲートはほぼGND電位に近く、出力
端子7に電圧が加わるとPMOSトランジスタ11はオ
ンする。従って、出力端子7とPMOSトランジスタ1
のゲート3がショートされたものと同じになり、PMO
Sトランジスタ1のゲート・ソース間電圧が0Vあるい
はスレッショルド電圧以下になり、PMOSトランジス
タ1は出力端子7に電圧が加わってもオンしなくなるた
め、出力端子7より電源8に電流が逆流することはない
こととなる。
ランジスタ11のゲートはほぼGND電位に近く、出力
端子7に電圧が加わるとPMOSトランジスタ11はオ
ンする。従って、出力端子7とPMOSトランジスタ1
のゲート3がショートされたものと同じになり、PMO
Sトランジスタ1のゲート・ソース間電圧が0Vあるい
はスレッショルド電圧以下になり、PMOSトランジス
タ1は出力端子7に電圧が加わってもオンしなくなるた
め、出力端子7より電源8に電流が逆流することはない
こととなる。
【0054】PMOSトランジスタ81は出力端子の電
圧が電源電圧よりPMOSトランジスタ81のスレッシ
ョルド電圧VTH以上になるとオンし、NMOSトラン
ジスタ35、36のゲートを出力端子と接続するように
働く。出力端子は少なくとも電源電圧以上はあるためト
ランジスタ35、36はオンする。
圧が電源電圧よりPMOSトランジスタ81のスレッシ
ョルド電圧VTH以上になるとオンし、NMOSトラン
ジスタ35、36のゲートを出力端子と接続するように
働く。出力端子は少なくとも電源電圧以上はあるためト
ランジスタ35、36はオンする。
【0055】NMOSトランジスタ36がオンすること
でNMOSトランジスタ31のゲートが接地されオフす
るため出力トランジスタ1のゲートの電位は上昇する。
でNMOSトランジスタ31のゲートが接地されオフす
るため出力トランジスタ1のゲートの電位は上昇する。
【0056】また、NMOSトランジスタ35がオン
し、PMOSトランジスタ11のゲートを接地するため
トランジスタ11はオンし、出力トランジスタ1のゲー
トとドレインを短絡するように働く。
し、PMOSトランジスタ11のゲートを接地するため
トランジスタ11はオンし、出力トランジスタ1のゲー
トとドレインを短絡するように働く。
【0057】したがって、トランジスタ1はオフ状態と
なり、トランジスタ1による出力端子から電源への電流
がなくなる。
なり、トランジスタ1による出力端子から電源への電流
がなくなる。
【0058】実施例2.次に、この発明の第2の実施例
によるPMOS出力回路を図2について説明する。図2
において、26はPMOSトランジスタ11のゲートと
NMOSトランジスタ35のドレインの接続点を定電流
でプルアップするためのPNPトランジスタである。
によるPMOS出力回路を図2について説明する。図2
において、26はPMOSトランジスタ11のゲートと
NMOSトランジスタ35のドレインの接続点を定電流
でプルアップするためのPNPトランジスタである。
【0059】次に動作について説明する。基本的には、
前記実施例と同様である。実施例1のNMOSトランジ
スタ35がオフのときPMOSトランジスタ11のゲー
トの電位が不定となる可能性があり、PNPトランジス
タ26により電流を流すことでプルアップした形にして
より動作を安定させたものである。
前記実施例と同様である。実施例1のNMOSトランジ
スタ35がオフのときPMOSトランジスタ11のゲー
トの電位が不定となる可能性があり、PNPトランジス
タ26により電流を流すことでプルアップした形にして
より動作を安定させたものである。
【0060】実施例3.次に、この発明の第3の実施例
によるPMOS出力回路を図3について説明する。図3
において、12はPMOSトランジスタ11のバックゲ
ート2と出力端子7との間に接続された抵抗である。
によるPMOS出力回路を図3について説明する。図3
において、12はPMOSトランジスタ11のバックゲ
ート2と出力端子7との間に接続された抵抗である。
【0061】次に、動作について説明する。基本的な動
作については、前記実施例と同様であり、PMOSトラ
ンジスタ11のバックゲートは、通常ソース側、あるい
は高電位の方に接続されている。そして、電源オフ時
に、出力端子7が“H”レベルになり、PMOSトラン
ジスタ11がオンする条件になった時、そのバックゲー
トが抵抗12を介して出力端子7に接続されているた
め、PMOSトランジスタ11のゲートに印加される電
圧と、そのバックゲートに印加される電圧とには、確実
に差ができ、そのバックゲートの電圧が必ずゲート電圧
よりも低いものとなるため、このPMOSトランジスタ
11はオン動作が安定して行われる。また、このとき、
出力端子7に“H”レベルの電圧が加わっても、PMO
Sトランジスタ11の寄生ダイオード62が逆バイアス
状態となり、電流が、抵抗12を通ってPMOSトラン
ジスタ1のゲート3に流れ込むようなことはない。
作については、前記実施例と同様であり、PMOSトラ
ンジスタ11のバックゲートは、通常ソース側、あるい
は高電位の方に接続されている。そして、電源オフ時
に、出力端子7が“H”レベルになり、PMOSトラン
ジスタ11がオンする条件になった時、そのバックゲー
トが抵抗12を介して出力端子7に接続されているた
め、PMOSトランジスタ11のゲートに印加される電
圧と、そのバックゲートに印加される電圧とには、確実
に差ができ、そのバックゲートの電圧が必ずゲート電圧
よりも低いものとなるため、このPMOSトランジスタ
11はオン動作が安定して行われる。また、このとき、
出力端子7に“H”レベルの電圧が加わっても、PMO
Sトランジスタ11の寄生ダイオード62が逆バイアス
状態となり、電流が、抵抗12を通ってPMOSトラン
ジスタ1のゲート3に流れ込むようなことはない。
【0062】このように、この実施例によれば、PMO
Sトランジスタ11のバックゲート2を、抵抗12を介
して出力端子7に接続するようにしたから、電源オフ時
にPMOSトランジスタ11のゲート電圧がそのバック
ゲート電圧よりも確実に高いものとなり、図1の第1の
実施例のように、PMOSトランジスタ11のバックゲ
ートが浮いているものに比べて、より安定にPMOSト
ランジスタ11をオン動作させることができる。
Sトランジスタ11のバックゲート2を、抵抗12を介
して出力端子7に接続するようにしたから、電源オフ時
にPMOSトランジスタ11のゲート電圧がそのバック
ゲート電圧よりも確実に高いものとなり、図1の第1の
実施例のように、PMOSトランジスタ11のバックゲ
ートが浮いているものに比べて、より安定にPMOSト
ランジスタ11をオン動作させることができる。
【0063】実施例4.次に、この発明の第4の実施例
によるPMOS出力回路を図4について説明する。図4
において、32は、PMOSトランジスタ1のゲート3
にドレインが接続され、出力端子7にそのソースが接続
されたNMOSトランジスタである。33は、NMOS
トランジスタ32のゲートにそのドレインが接続され、
そのソースがグランドに接続されたNMOSトランジス
タである。12は抵抗であり、ここでは、出力端子7と
NMOSトランジスタ32のゲートとの間に接続されて
いる。NMOSトランジスタ33のゲートは、電源8の
オン/オフ動作と連動した図示しない制御端子に接続さ
れており、ここでは電源8に接続することも可能であ
る。
によるPMOS出力回路を図4について説明する。図4
において、32は、PMOSトランジスタ1のゲート3
にドレインが接続され、出力端子7にそのソースが接続
されたNMOSトランジスタである。33は、NMOS
トランジスタ32のゲートにそのドレインが接続され、
そのソースがグランドに接続されたNMOSトランジス
タである。12は抵抗であり、ここでは、出力端子7と
NMOSトランジスタ32のゲートとの間に接続されて
いる。NMOSトランジスタ33のゲートは、電源8の
オン/オフ動作と連動した図示しない制御端子に接続さ
れており、ここでは電源8に接続することも可能であ
る。
【0064】次に、動作について説明する。電源オン時
は、NMOSトランジスタ33はオンするように制御さ
れ、このためNMOSトランジスタ32はオフしてい
る。一方、電源オフ時は、NMOSトランジスタ33は
オフしている。このため、出力端子7に電圧が加わる
と、NMOSトランジスタ32のゲートとドレインは
“H”レベルになりオンするため、PMOSトランジス
タ1のゲート3とソース間をショートしたのと等価にな
り、従って、PMOSトランジスタ1はオフすることに
なる。実際には、NMOSトランジスタ32の寄生ダイ
オード(図示せず)により、PMOSトランジスタ1の
ゲート3・ソース間には0.6V程の電位差が生じ、P
MOSトランジスタ1は完全にはオフしないが、従来の
ように、PMOSトランジスタ1を単体でそのまま使用
するよりは、電源側に逆流する電流を抑えることができ
る。
は、NMOSトランジスタ33はオンするように制御さ
れ、このためNMOSトランジスタ32はオフしてい
る。一方、電源オフ時は、NMOSトランジスタ33は
オフしている。このため、出力端子7に電圧が加わる
と、NMOSトランジスタ32のゲートとドレインは
“H”レベルになりオンするため、PMOSトランジス
タ1のゲート3とソース間をショートしたのと等価にな
り、従って、PMOSトランジスタ1はオフすることに
なる。実際には、NMOSトランジスタ32の寄生ダイ
オード(図示せず)により、PMOSトランジスタ1の
ゲート3・ソース間には0.6V程の電位差が生じ、P
MOSトランジスタ1は完全にはオフしないが、従来の
ように、PMOSトランジスタ1を単体でそのまま使用
するよりは、電源側に逆流する電流を抑えることができ
る。
【0065】このように、この実施例によれば、PMO
Sトランジスタ1のゲート3・ソース間を、電源オフ時
に出力端子7の“H”レベル電圧によってオンするNM
OSトランジスタ32によって短絡するようにしたか
ら、電源オフ時に出力端子7に“H”レベルの電圧が印
加されても、PMOSトランジスタ1がオンしにくくな
り、電源8側に逆流する電流を抑制することができる。
Sトランジスタ1のゲート3・ソース間を、電源オフ時
に出力端子7の“H”レベル電圧によってオンするNM
OSトランジスタ32によって短絡するようにしたか
ら、電源オフ時に出力端子7に“H”レベルの電圧が印
加されても、PMOSトランジスタ1がオンしにくくな
り、電源8側に逆流する電流を抑制することができる。
【0066】実施例5.次に、この発明の第5の実施例
によるPMOS出力回路を図5について説明する。図5
において、図1と異なる点は、PMOSトランジスタ1
1のバックゲートを外部制御端子71により制御するよ
うに構成した点にある。
によるPMOS出力回路を図5について説明する。図5
において、図1と異なる点は、PMOSトランジスタ1
1のバックゲートを外部制御端子71により制御するよ
うに構成した点にある。
【0067】次に、動作について説明する。電源オフ時
において、PMOSトランジスタ11は、外部制御端子
71に“H”レベルの電圧を与えるようにすると、出力
端子7に電圧が加わった時にオンし、これによりPMO
Sトランジスタ1のゲート・ソース間がショートされ
て、出力端子7から電源8側へ向う電流を抑えることが
できることとなる。
において、PMOSトランジスタ11は、外部制御端子
71に“H”レベルの電圧を与えるようにすると、出力
端子7に電圧が加わった時にオンし、これによりPMO
Sトランジスタ1のゲート・ソース間がショートされ
て、出力端子7から電源8側へ向う電流を抑えることが
できることとなる。
【0068】このように、この実施例によれば、PMO
Sトランジスタ1のゲート3・ソース間を短絡するPM
OSトランジスタ11のバックゲートを外部制御端子7
1に接続し、電源オフ時に制御端子71に“H”レベル
の電圧を印加することによりPMOSトランジスタ11
をオンさせるようにしたから、電流が、出力端子71か
らPMOSトランジスタ1を介して電源8側に逆流する
のを防止することができる。
Sトランジスタ1のゲート3・ソース間を短絡するPM
OSトランジスタ11のバックゲートを外部制御端子7
1に接続し、電源オフ時に制御端子71に“H”レベル
の電圧を印加することによりPMOSトランジスタ11
をオンさせるようにしたから、電流が、出力端子71か
らPMOSトランジスタ1を介して電源8側に逆流する
のを防止することができる。
【0069】実施例6.次に、この発明の第6の実施例
によるPMOS出力回路を図6について説明する。図1
ないし図5では、オープンドレイン型の出力回路につい
て説明したが、図6に示すように、この実施例6では、
インバータ型の出力回路に適用したものである。図にお
いて、34はNMOSトランジスタであり、そのドレイ
ンが出力端子7に接続され、そのソースがグランドに接
続され、さらにそのゲートがPMOSトランジスタ1の
ゲート3に接続されており、これとPMOSトランジス
タ1とで、インバータ出力の構成としているものであ
る。
によるPMOS出力回路を図6について説明する。図1
ないし図5では、オープンドレイン型の出力回路につい
て説明したが、図6に示すように、この実施例6では、
インバータ型の出力回路に適用したものである。図にお
いて、34はNMOSトランジスタであり、そのドレイ
ンが出力端子7に接続され、そのソースがグランドに接
続され、さらにそのゲートがPMOSトランジスタ1の
ゲート3に接続されており、これとPMOSトランジス
タ1とで、インバータ出力の構成としているものであ
る。
【0070】次に、動作について説明する。基本的に図
1に示した出力回路と同様であるが、これと異なるとこ
ろは、通常動作時において、NMOSトランジスタ31
がオンしてPMOSトランジスタ1がオフすると、NM
OSトランジスタ34がオンし、出力端子7を“L”レ
ベルにするようになり、インバータ出力の構成にしてい
る点である。
1に示した出力回路と同様であるが、これと異なるとこ
ろは、通常動作時において、NMOSトランジスタ31
がオンしてPMOSトランジスタ1がオフすると、NM
OSトランジスタ34がオンし、出力端子7を“L”レ
ベルにするようになり、インバータ出力の構成にしてい
る点である。
【0071】実施例7.次に、この発明の第7の実施例
によるPMOS出力回路を図7について説明する。図7
に示すように、この実施例では、第3の実施例の構成を
インバータ型の出力回路に適用したものであり、このよ
うにすることで、前記第3の実施例と同等の効果を奏す
ることができる。
によるPMOS出力回路を図7について説明する。図7
に示すように、この実施例では、第3の実施例の構成を
インバータ型の出力回路に適用したものであり、このよ
うにすることで、前記第3の実施例と同等の効果を奏す
ることができる。
【0072】実施例8.次に、この発明の第8の実施例
によるPMOS出力回路を図8について説明する。図8
に示すように、この実施例では、第5の実施例の構成を
インバータ型の出力回路に適用したものであり、このよ
うにすることで、前記第5の実施例と同等の効果を奏す
ることができる。
によるPMOS出力回路を図8について説明する。図8
に示すように、この実施例では、第5の実施例の構成を
インバータ型の出力回路に適用したものであり、このよ
うにすることで、前記第5の実施例と同等の効果を奏す
ることができる。
【0073】なお、前記各実施例では、出力トランジス
タ(PMOSトランジスタ1)のバックゲートに、PM
OSトランジスタ21・22によるカレントミラー回路
と、定電流源10とを接続したが、PMOSトランジス
タ1のバックゲート2を電源電圧程度にでき、かつ、電
源オフ時に、電流が、出力端子7からバックゲート2を
通して電源8側に逆流しないようにできる回路であれ
ば、他の構成を有するものでもよい。以下、カレントミ
ラー回路以外の回路を用いて構成された第1の逆バイア
ス電流阻止手段を前記各実施例に適用した場合をそれぞ
れ実施例として説明する。
タ(PMOSトランジスタ1)のバックゲートに、PM
OSトランジスタ21・22によるカレントミラー回路
と、定電流源10とを接続したが、PMOSトランジス
タ1のバックゲート2を電源電圧程度にでき、かつ、電
源オフ時に、電流が、出力端子7からバックゲート2を
通して電源8側に逆流しないようにできる回路であれ
ば、他の構成を有するものでもよい。以下、カレントミ
ラー回路以外の回路を用いて構成された第1の逆バイア
ス電流阻止手段を前記各実施例に適用した場合をそれぞ
れ実施例として説明する。
【0074】実施例9.次に、この発明の第9の実施例
によるPMOS出力回路を図9について説明する。図9
において、24はPMOSトランジスタ1のバックゲー
ト2を電源8に接続するための寄生PMOSトランジス
タであり、25はPMOSトランジスタ1をオフするた
めの電流を供給する寄生PNPトランジスタ、35は寄
生PNPトランジスタ24・25を駆動するためのPM
OSトランジスタ、19はこの寄生PNPトランジスタ
24・25のベース電流を調整するための抵抗である。
37は寄生PNPトランジスタ24・25をONさせる
ためのPMOSトランジスタである。
によるPMOS出力回路を図9について説明する。図9
において、24はPMOSトランジスタ1のバックゲー
ト2を電源8に接続するための寄生PMOSトランジス
タであり、25はPMOSトランジスタ1をオフするた
めの電流を供給する寄生PNPトランジスタ、35は寄
生PNPトランジスタ24・25を駆動するためのPM
OSトランジスタ、19はこの寄生PNPトランジスタ
24・25のベース電流を調整するための抵抗である。
37は寄生PNPトランジスタ24・25をONさせる
ためのPMOSトランジスタである。
【0075】図10は、寄生PNPトランジスタ24と
出力トランジスタ1の断面構造を模式的に表したもので
あり、電源8に接続されたP+拡散が寄生トランジスタ
のエミッタ、PMOSトランジスタ1のバックゲートに
接続されたP+拡散が寄生PNPトランジスタ24のコ
レクタ、それらの構成されているNウエルがベースとし
て作用する。
出力トランジスタ1の断面構造を模式的に表したもので
あり、電源8に接続されたP+拡散が寄生トランジスタ
のエミッタ、PMOSトランジスタ1のバックゲートに
接続されたP+拡散が寄生PNPトランジスタ24のコ
レクタ、それらの構成されているNウエルがベースとし
て作用する。
【0076】次に、動作について説明する。基本的な動
作については、実施例1のものと同じであるため、ここ
では、この実施例の特徴的な動作についてのみ説明す
る。PMOSトランジスタ35は、電源8が投入されて
いるときにオンするように制御され、従って、電源オン
時には、寄生PNPトランジス24・25がオンしてP
MOSトランジスタ1のバックゲート2を電源電圧程度
とし、この状態でNMOSトランジスタ31をオン/オ
フさせることによりPMOSトランジスタをオン/オフ
させることができる。一方、電源オフ時には、これら寄
生PNPトランジス24・25がオフし、出力端子7か
らバックゲート2を通して電源8側に流れる電流に対し
て寄生PNPトランジス24が逆バイアスされて出力端
子7から電源8に向う電流が阻止される。また、電源オ
ン時に出力端子7に電源電圧以上の電圧が印加された場
合は前述の動作と同様である。
作については、実施例1のものと同じであるため、ここ
では、この実施例の特徴的な動作についてのみ説明す
る。PMOSトランジスタ35は、電源8が投入されて
いるときにオンするように制御され、従って、電源オン
時には、寄生PNPトランジス24・25がオンしてP
MOSトランジスタ1のバックゲート2を電源電圧程度
とし、この状態でNMOSトランジスタ31をオン/オ
フさせることによりPMOSトランジスタをオン/オフ
させることができる。一方、電源オフ時には、これら寄
生PNPトランジス24・25がオフし、出力端子7か
らバックゲート2を通して電源8側に流れる電流に対し
て寄生PNPトランジス24が逆バイアスされて出力端
子7から電源8に向う電流が阻止される。また、電源オ
ン時に出力端子7に電源電圧以上の電圧が印加された場
合は前述の動作と同様である。
【0077】実施例10.次に、この発明の第10の実
施例によるPMOS出力回路を図11について説明す
る。この実施例では、図9の実施例9の構成に、実施例
3の構成を組合せたものである。図11において、12
はPMOSトランジスタ11のバックゲートと出力端子
7との間に接続された抵抗である。
施例によるPMOS出力回路を図11について説明す
る。この実施例では、図9の実施例9の構成に、実施例
3の構成を組合せたものである。図11において、12
はPMOSトランジスタ11のバックゲートと出力端子
7との間に接続された抵抗である。
【0078】次に、動作について説明する。前記実施例
9と同様にして、電源オフ時には、寄生PNPトランジ
ス24・25がオフし、出力端子7からバックゲート2
を通して電源8側に流れる電流に対して寄生PNPトラ
ンジス24が逆バイアスされて出力端子7から電源8に
向う電流が阻止される。また、出力端子7からの電流は
PMOSトランジスタ11を介してPMOSトランジス
タ1のゲートに入力されるが、このとき、PMOSトラ
ンジスタ11のバックゲートには抵抗12によって降圧
した電圧が印加され、このPMOSトランジスタ11の
オン動作が安定して行われ、さらに、このとき、抵抗1
2を通る電流は寄生ダイオード62によって逆バイアス
されてPMOSトランジスタ1のゲートに流れ込まず、
従って、PMOSトランジスタ1のゲートとドレインが
確実に短絡される。
9と同様にして、電源オフ時には、寄生PNPトランジ
ス24・25がオフし、出力端子7からバックゲート2
を通して電源8側に流れる電流に対して寄生PNPトラ
ンジス24が逆バイアスされて出力端子7から電源8に
向う電流が阻止される。また、出力端子7からの電流は
PMOSトランジスタ11を介してPMOSトランジス
タ1のゲートに入力されるが、このとき、PMOSトラ
ンジスタ11のバックゲートには抵抗12によって降圧
した電圧が印加され、このPMOSトランジスタ11の
オン動作が安定して行われ、さらに、このとき、抵抗1
2を通る電流は寄生ダイオード62によって逆バイアス
されてPMOSトランジスタ1のゲートに流れ込まず、
従って、PMOSトランジスタ1のゲートとドレインが
確実に短絡される。
【0079】実施例11.次に、この発明の第11の実
施例によるPMOS出力回路を図12について説明す
る。この実施例では、図9の実施例9の構成に、実施例
6の構成を組合せたものである。図12において、36
は、そのソースがPMOSトランジスタ1のドレインに
接続され、そのゲートがNMOSトランジスタ31のド
レインに接続されたNMOSトランジスタであり、PM
OSトランジスタ1とともに、インバータ型の出力回路
を構成している。この回路におけるインバータ出力回路
の動作については、実施例6と同様であるため、ここで
は省略する。
施例によるPMOS出力回路を図12について説明す
る。この実施例では、図9の実施例9の構成に、実施例
6の構成を組合せたものである。図12において、36
は、そのソースがPMOSトランジスタ1のドレインに
接続され、そのゲートがNMOSトランジスタ31のド
レインに接続されたNMOSトランジスタであり、PM
OSトランジスタ1とともに、インバータ型の出力回路
を構成している。この回路におけるインバータ出力回路
の動作については、実施例6と同様であるため、ここで
は省略する。
【0080】実施例12.次に、この発明の第12の実
施例によるPMOS出力回路を図13について説明す
る。図13に示すように、この実施例では、寄生PNP
トランジスタを制御するトランジスタを排し、PNPト
ランジスタ1のバックゲート2と電源との間にダイオー
ド80を設け、さらに、寄生PNPトランジス25を駆
動するためのPMOSトランジスタ37を設けるように
したものであり、このPMOSトランジスタ37は、電
源8が投入されているときはオンするように制御され
る。また、20は前記駆動電流を調整するための抵抗で
ある。
施例によるPMOS出力回路を図13について説明す
る。図13に示すように、この実施例では、寄生PNP
トランジスタを制御するトランジスタを排し、PNPト
ランジスタ1のバックゲート2と電源との間にダイオー
ド80を設け、さらに、寄生PNPトランジス25を駆
動するためのPMOSトランジスタ37を設けるように
したものであり、このPMOSトランジスタ37は、電
源8が投入されているときはオンするように制御され
る。また、20は前記駆動電流を調整するための抵抗で
ある。
【0081】次に、動作について説明する。電源オフ時
には、ダイオード80が逆バイアスとなり、PNPトラ
ンジスタ1の寄生ダイオード61から電源8側に流れる
電流が阻止されるようになり、前記各実施例と同様の効
果を奏する。
には、ダイオード80が逆バイアスとなり、PNPトラ
ンジスタ1の寄生ダイオード61から電源8側に流れる
電流が阻止されるようになり、前記各実施例と同様の効
果を奏する。
【0082】実施例13.次に、この発明の第13の実
施例によるPMOS出力回路を図14について説明す
る。図14に示すように、この実施例では、実施例12
の構成に、実施例6の構成を組合せたものである。この
回路におけるインバータ出力回路の動作については、実
施例6と同様であるため、ここでは省略する。
施例によるPMOS出力回路を図14について説明す
る。図14に示すように、この実施例では、実施例12
の構成に、実施例6の構成を組合せたものである。この
回路におけるインバータ出力回路の動作については、実
施例6と同様であるため、ここでは省略する。
【0083】実施例14.次に、この発明の第14の実
施例によるPMOS出力回路を図15について説明す
る。図15に示すように、この実施例では、実施例12
の構成に、実施例3の構成を組合せたものである。この
ようにすることで、PNPトランジスタ11のオン動作
を安定させることができる。
施例によるPMOS出力回路を図15について説明す
る。図15に示すように、この実施例では、実施例12
の構成に、実施例3の構成を組合せたものである。この
ようにすることで、PNPトランジスタ11のオン動作
を安定させることができる。
【0084】なお、前記実施例9から実施例14までで
は、寄生のPNPトランジスタを使用した例を挙げた
が、通常のPNPトランジスタを使用しても同様の効果
を得ることは明らかである。
は、寄生のPNPトランジスタを使用した例を挙げた
が、通常のPNPトランジスタを使用しても同様の効果
を得ることは明らかである。
【0085】また、出力トランジスタ(PMOSトラン
ジスタ1)のゲート3を駆動する回路を、PNPトラン
ジスタ23とNMOSトランジスタ31(あるいは寄生
PNPトランジス23)とで構成したが、電源オフ時に
出力トランジスタのゲートとソースをショートした時
に、電源8への電流の逆流が起らないようにできる回路
であれば、構成の異なる回路であってもよい。
ジスタ1)のゲート3を駆動する回路を、PNPトラン
ジスタ23とNMOSトランジスタ31(あるいは寄生
PNPトランジス23)とで構成したが、電源オフ時に
出力トランジスタのゲートとソースをショートした時
に、電源8への電流の逆流が起らないようにできる回路
であれば、構成の異なる回路であってもよい。
【0086】また、出力トランジスタ(PMOSトラン
ジスタ1)のゲートとドレインをショートするために、
PNPトランジスタあるいはNMOSトランジスタを用
いたが、電源オフ時に出力トランジスタのゲート3とド
レインとをショートできる構成であれば、他の回路構成
であってもよい。
ジスタ1)のゲートとドレインをショートするために、
PNPトランジスタあるいはNMOSトランジスタを用
いたが、電源オフ時に出力トランジスタのゲート3とド
レインとをショートできる構成であれば、他の回路構成
であってもよい。
【0087】さらに、前記各実施例では、オープンドレ
インとインバータの形式の出力回路の場合を示したが、
この発明は、PMOSトランジスタを利用した他の出力
回路にも適用することができる。
インとインバータの形式の出力回路の場合を示したが、
この発明は、PMOSトランジスタを利用した他の出力
回路にも適用することができる。
【0088】以上のように、この発明の実施例に係わる
PMOS出力回路によれば、出力端子が電源電圧より大
きくなったときに出力トランジスタのゲートとドレイン
を短絡することにより、出力トランジスタ電流の逆流を
防止するようにしたため、電源電圧が中間の電圧となっ
ても、出力端子から電源への電流の逆流またはリーク電
流を防止でき、電源への電圧供給も止めることができる
ように構成したので、電源がオフ時またはオフするとき
に出力端子に電圧が加わっていても同じ電源につながっ
ている回路に悪影響を与えない。
PMOS出力回路によれば、出力端子が電源電圧より大
きくなったときに出力トランジスタのゲートとドレイン
を短絡することにより、出力トランジスタ電流の逆流を
防止するようにしたため、電源電圧が中間の電圧となっ
ても、出力端子から電源への電流の逆流またはリーク電
流を防止でき、電源への電圧供給も止めることができる
ように構成したので、電源がオフ時またはオフするとき
に出力端子に電圧が加わっていても同じ電源につながっ
ている回路に悪影響を与えない。
【0089】
【発明の効果】第1の発明によれば、出力端子電圧が電
源電圧よりも大きくなったときの出力トランジスタ電流
の逆流を的確に防止できるPMOS出力回路を得ること
ができる。
源電圧よりも大きくなったときの出力トランジスタ電流
の逆流を的確に防止できるPMOS出力回路を得ること
ができる。
【0090】第2の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流を的確に防止できるとともに、動作を安定化できる
PMOS出力回路を得ることができる。
電圧よりも大きくなったときの出力トランジスタ電流の
逆流を的確に防止できるとともに、動作を安定化できる
PMOS出力回路を得ることができる。
【0091】第3の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流を的確に防止できるとともに、動作をより安定化で
きるPMOS出力回路を得ることができる。
電圧よりも大きくなったときの出力トランジスタ電流の
逆流を的確に防止できるとともに、動作をより安定化で
きるPMOS出力回路を得ることができる。
【0092】第4の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流をより的確に防止できるPMOS出力回路を得るこ
とができる。
電圧よりも大きくなったときの出力トランジスタ電流の
逆流をより的確に防止できるPMOS出力回路を得るこ
とができる。
【0093】第5の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流を一層的確に防止できるPMOS出力回路を得るこ
とができる。
電圧よりも大きくなったときの出力トランジスタ電流の
逆流を一層的確に防止できるPMOS出力回路を得るこ
とができる。
【0094】第6の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流を更に的確に防止できるPMOS出力回路を得るこ
とができる。
電圧よりも大きくなったときの出力トランジスタ電流の
逆流を更に的確に防止できるPMOS出力回路を得るこ
とができる。
【0095】第7の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流をより一層的確に防止できるPMOS出力回路を得
ることができる。
電圧よりも大きくなったときの出力トランジスタ電流の
逆流をより一層的確に防止できるPMOS出力回路を得
ることができる。
【0096】第8の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流をさらに一層的確に防止できるPMOS出力回路を
得ることができる。
電圧よりも大きくなったときの出力トランジスタ電流の
逆流をさらに一層的確に防止できるPMOS出力回路を
得ることができる。
【0097】第9の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流をさらに一層的確に防止できるPMOS出力回路を
得ることができる。
電圧よりも大きくなったときの出力トランジスタ電流の
逆流をさらに一層的確に防止できるPMOS出力回路を
得ることができる。
【0098】第10の発明によれば、出力端子電圧が電
源電圧よりも大きくなったときの出力トランジスタ電流
の逆流をさらに一層的確に防止できるPMOS出力回路
を得ることができる。
源電圧よりも大きくなったときの出力トランジスタ電流
の逆流をさらに一層的確に防止できるPMOS出力回路
を得ることができる。
【0099】第11の発明によれば、出力端子電圧が電
源電圧よりも大きくなったときの出力トランジスタ電流
の逆流をさらに一層的確に防止できるPMOS出力回路
を得ることができる。
源電圧よりも大きくなったときの出力トランジスタ電流
の逆流をさらに一層的確に防止できるPMOS出力回路
を得ることができる。
【0100】第12の発明によれば、出力端子電圧が電
源電圧よりも大きくなったときの出力トランジスタ電流
の逆流をさらに一層的確に防止できるPMOS出力回路
を得ることができる。
源電圧よりも大きくなったときの出力トランジスタ電流
の逆流をさらに一層的確に防止できるPMOS出力回路
を得ることができる。
【図1】 この発明の第1の実施例によるPMOS出力
回路を示す接続図である。
回路を示す接続図である。
【図2】 この発明の第2の実施例によるPMOS出力
回路を示す接続図である。
回路を示す接続図である。
【図3】 この発明の第3の実施例によるPMOS出力
回路を示す接続図である。
回路を示す接続図である。
【図4】 この発明の第4の実施例によるPMOS出力
回路を示す接続図である。
回路を示す接続図である。
【図5】 この発明の第5の実施例によるPMOS出力
回路を示す接続図である。
回路を示す接続図である。
【図6】 この発明の第6の実施例によるPMOS出力
回路を示す接続図である。
回路を示す接続図である。
【図7】 この発明の第7の実施例によるPMOS出力
回路を示す接続図である。
回路を示す接続図である。
【図8】 この発明の第8の実施例によるPMOS出力
回路を示す接続図である。
回路を示す接続図である。
【図9】 この発明の第9の実施例によるPMOS出力
回路を示す接続図である。
回路を示す接続図である。
【図10】 前記実施例による逆バイアス電流防止回路
付きのオープンドレイン型のPMOS出力回路の寄生P
NPトランジスタと出力トランジスタの構造を模式的に
表した図である。
付きのオープンドレイン型のPMOS出力回路の寄生P
NPトランジスタと出力トランジスタの構造を模式的に
表した図である。
【図11】 この発明の第10の実施例によるPMOS
出力回路を示す接続図である。
出力回路を示す接続図である。
【図12】 この発明の第11の実施例によるPMOS
出力回路を示す接続図である。
出力回路を示す接続図である。
【図13】 この発明の第12の実施例によるPMOS
出力回路を示す接続図である。
出力回路を示す接続図である。
【図14】 この発明の第13の実施例によるPMOS
出力回路を示す接続図である。
出力回路を示す接続図である。
【図15】 この発明の第14の実施例によるPMOS
出力回路を示す接続図である。
出力回路を示す接続図である。
【図16】 従来のPMOS出力回路を示す接続図であ
る。
る。
【図17】 従来のPMOS出力回路の基板上でのリー
ク電流を示す図である。
ク電流を示す図である。
1・11 PMOSトランジスタ、2 PMOSトラン
ジスタ1のバックゲート、3 PMOSトランジスタ1
のゲート、4 PMOSトランジスタ1のソース、5
PMOSトランジスタ1のドレイン、6・61 PMO
Sトランジスタ1の寄生ダイオード、7 出力端子、8
電源ライン(または電源)、9 リーク電流、12
抵抗、13 基板上の電源をオフしている回路ブロッ
ク、14基板上の電源をオンしている回路ブロック、1
5 リーク電流、16 オフしている方の電源、17
基板、18 オンしている方の電源、19 抵抗、20
抵抗、21〜23 PNPトランジスタ、24・25
寄生PNPトランジスタ、26 PNPトランジスタ、
31〜34 NMOSトランジスタ、35・36NMO
Sトランジスタ、37 PMOSトランジスタ、62
PMOSトランジスタ11の寄生ダイオード、71 P
MOSトランジスタ11のバックゲートの外部制御端
子、81 PMOSトランジスタ。
ジスタ1のバックゲート、3 PMOSトランジスタ1
のゲート、4 PMOSトランジスタ1のソース、5
PMOSトランジスタ1のドレイン、6・61 PMO
Sトランジスタ1の寄生ダイオード、7 出力端子、8
電源ライン(または電源)、9 リーク電流、12
抵抗、13 基板上の電源をオフしている回路ブロッ
ク、14基板上の電源をオンしている回路ブロック、1
5 リーク電流、16 オフしている方の電源、17
基板、18 オンしている方の電源、19 抵抗、20
抵抗、21〜23 PNPトランジスタ、24・25
寄生PNPトランジスタ、26 PNPトランジスタ、
31〜34 NMOSトランジスタ、35・36NMO
Sトランジスタ、37 PMOSトランジスタ、62
PMOSトランジスタ11の寄生ダイオード、71 P
MOSトランジスタ11のバックゲートの外部制御端
子、81 PMOSトランジスタ。
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03K 19/00 H03K 17/00
Claims (12)
- 【請求項1】 そのソースが電源に接続され、そのドレ
インが出力端子に接続されたPMOSトランジスタを出
力トランジスタとするPMOS出力回路において、 前記出力トランジスタのゲートに所定の電圧を印加して
このトランジスタを駆動するトランジスタ駆動手段と、 前記出力トランジスタのバックゲートに電圧を与え、か
つ、前記電源がオフした時に、電流が、前記出力端子か
ら前記出力トランジスタのドレインからそのバックゲー
トを介して前記電源に逆流するのを阻止する第1の逆バ
イアス電流阻止手段と、 前記電源オフ時、前記出力トランジスタのドレインとゲ
ートを短絡することにより、電流が、前記出力端子から
前記出力トランジスタを介して前記電源に逆流するのを
防止する第2の逆バイアス電流阻止手段とを備え、
(1)前記第1の逆バイアス電流阻止手段は、 定電流回路と、 そのコレクタがこの定電流回路に接続され、そのエミッ
タが上記電源に接続され、かつ、前記コレクタとベース
とが接続された第1のPNPトランジスタと、 そのエミッタが前記電源に接続され、そのベースが前記
第1のPNPトランジスタのベースと共通接続されてカ
レントミラー回路を構成するとともに、そのコレクタが
前記出力トランジスタのバックゲートに接続された第2
のPNPトランジスタにより構成され、(2)前記トラ
ンジスタ駆動手段は、 前記第1のPNPトランジスタのベースとそのベースが
共通接続され、そのエミッタが前記電源に接続された第
3のPNPトランジスタと、 そのドレインが前記第3のPNPトランジスタのコレク
タに接続されるとともに、この接続点が前記出力トラン
ジスタのゲートに接続され、さらに、そのソースがグラ
ンドに接続された第1のNMOSトランジスタとから構
成され、(3)前記第2の逆バイアス電流阻止手段は、 そのドレインが前記第1のNMOSトランジスタのゲー
トに接続され、ソースがグランドに接続された第2のN
MOSトランジスタと、 そのドレインが前記出力トランジスタのゲートに接続さ
れ、そのソースが前記出力トランジスタのドレインに接
続され、そのゲートが第3のNMOSトランジスタのド
レインに接続された第2のPMOSトランジスタと、 そのゲートが電源に接続され、そのソースが出力端子に
接続された第3のPMOSトランジスタと、 そのソースがグランドに接続され、そのゲートが第3の
PMOSトランジスタのドレインと第2のNMOSトラ
ンジスタのゲートに接続された第3のNMOSトランジ
スタとから構成されていることを特徴とするPMOS出
力回路。 - 【請求項2】 請求項第1項記載のPMOS出力回路に
おいて、 第2の逆バイアス電流阻止手段は、 そのドレインが前記記第1のNMOSトランジスタのゲ
ートに接続され、ソースがグランドに接続された第2の
NMOSトランジスタと、 そのドレインが上記出力トランジスタのゲートに接続さ
れ、そのソースが上記出力トランジスタのドレインに接
続され、そのソースがグランドに接続され、そのゲート
が第3のNMOSトランジスタのドレインに接続された
第2のPMOSトランジスタと、 そのゲートが電源に接続され、そのソースが出力端子に
接続された第3のPMOSトランジスタと、、 そのソースがグランドに接続され、そのゲートが第3の
PMOSトランジスタのドレインと第2のNMOSトラ
ンジスタのゲートに接続された第3のNMOSトランジ
スタと、 そのエミッタが電源に接続され、前記第1のPNPトラ
ンジスタのベースと共通接続されてカレントミラー回路
を構成するとともにそのコレクタが上記第2のNMOS
トランジスタのドレインに接続された第3のPNPトラ
ンジスタにより構成されていることを特徴とするPMO
S出力回路。 - 【請求項3】 請求項1または請求項2記載のPMOS
出力回路において、 前記第2のPMOSトランジスタのバックゲートと前記
出力端子との間に抵抗素子を設けたことを特徴とするP
MOS出力回路。 - 【請求項4】 請求項1ないし請求項3記載のいずれか
にPMOS出力回路において、 前記第2の逆バイアス電流阻止手段を構成する前記第2
のPMOSトランジスタに代えて、 そのドレインが前記出力トランジスタのゲートに接続さ
れ、そのソースが前記出力トランジスタのドレインに接
続された第4のNMOSトランジスタと、 ドレインが前記第4のNMOSトランジスタのゲートに
接続され、そのソースが接地された第5のNMOSトラ
ンジスタと、 前記第2のNMOSトランジスタのゲートと前記出力端
子との間に接続された抵抗素子とから前記第2の逆バイ
アス電流阻止手段を構成したことを特徴とするPMOS
出力回路。 - 【請求項5】 請求項1ないし請求項3のいずれかに記
載のPMOS出力回路において、 前記第2のPMOSトランジスタのバックゲートを、所
定の電圧を印加することができる外部端子へ接続したこ
とを特徴とするPMOS出力回路。 - 【請求項6】 請求項1ないし請求項5のいずれかに記
載のPMOS出力回路において、 前記出力端子にそのドレインが接続され、かつ、そのソ
ースがグランドに接続され、そのゲートが前記トランジ
スタ駆動手段の前記接続点に接続された第6のNMOS
トランジスタを備えたことを特徴とするPMOS出力回
路。 - 【請求項7】 請求項第1項記載のPMOS出力回路に
おいて、(1)第1の逆バイアス電流阻止手段は、 そのエミッタが電源に接続され、そのコレクタが出力ト
ランジスタのバックゲートに接続された第4のPNPト
ランジスタと、 そのソースが前記第4のPNPトランジスタに接続さ
れ、そのドレインがグランドに接続された第3のNMO
Sトランジスタとから構成され、(2)トランジスタ駆
動手段は、 前記第4のPNPトランジスタのベースとそのベースが
共通接続され、そのエミッタが前記電源に接続された第
5のPNPトランジスタと、 そのドレインが前記第5のPNPトランジスタのコレク
タに接続されるとともに、この接続点が前記出力トラン
ジスタのゲートに接続され、さらに、そのソースがグラ
ンドに接続された第1のNMOSトランジスタとから構
成され、(3)第2の逆バイアス電流阻止手段は、 そのドレインが前記出力トランジスタのゲートに接続さ
れ、そのソースが前記出力トランジスタのドレインに接
続され、そのゲートが前記電源に接続された第3のPM
OSトランジスタとから構成されていることを特徴とす
るPMOS出力回路。 - 【請求項8】 請求項7記載のPMOS出力回路におい
て、 前記第3のPMOSトランジスタのバックゲートと前記
出力端子との間に抵抗素子を設けたことを特徴とするP
MOS出力回路。 - 【請求項9】 請求項7記載のPMOS出力回路におい
て、 前記出力端子にそのドレインが接続され、そのソースが
グランドに接続され、そのゲートが前記トランジスタ駆
動手段の前記接続点に接続された第6のNMOSトラン
ジスタを備えたことを特徴とするPMOS出力回路。 - 【請求項10】 請求項第7項記載のPMOS出力回路
において、(1)第1の逆バイアス電流阻止手段は、 そのアノードが前記電源に接続され、そのカソードが前
記出力トランジスタのバックゲートに接続されたダイオ
ードから構成され、(2)前記トランジスタ駆動手段
は、 そのエミッタが前記電源に接続され、そのコレクタが前
記出力トランジスタのゲートに接続された第5のPNP
トランジスタと、 そのドレインが前記第5のPNPトランジスタのベース
に接続され、そのソースが接地された第7のNMOSト
ランジスタと、 そのドレインが前記第6のPNPトランジスタのコレク
タに接続され、そのソースが接地された第1のNMOS
トランジスタとから構成され、(3)第2の逆バイアス
電流阻止手段は、 そのドレインが前記出力トランジスタのゲートに接続さ
れ、そのソースが前記出力トランジスタのドレインに接
続され、そのゲートが前記電源に接続された第2のPM
OSトランジスタとから構成されていることを特徴とす
るPMOS出力回路。 - 【請求項11】 請求項10記載のPMOS出力回路に
おいて、 前記出力端子にそのドレインが接続され、かつ、そのソ
ースがグランドに接続され、そのゲートが前記第1のN
MOSトランジスタのソースに接続された第6のNMO
Sトランジスタを備えたことを特徴とするPMOS出力
回路。 - 【請求項12】 請求項10記載のPMOS出力回路に
おいて、 前記第2のPMOSトランジスタのバックゲートと前記
出力端子との間に抵抗素子を設けたことを特徴とするP
MOS出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01419195A JP3338738B2 (ja) | 1995-01-31 | 1995-01-31 | Pmos出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01419195A JP3338738B2 (ja) | 1995-01-31 | 1995-01-31 | Pmos出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08204537A JPH08204537A (ja) | 1996-08-09 |
JP3338738B2 true JP3338738B2 (ja) | 2002-10-28 |
Family
ID=11854243
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01419195A Expired - Fee Related JP3338738B2 (ja) | 1995-01-31 | 1995-01-31 | Pmos出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3338738B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6094089A (en) * | 1998-03-06 | 2000-07-25 | Hewlett-Packard Company | Current limiting receiver with impedance/load matching for a powered down receiver chip |
JP4722768B2 (ja) * | 2005-11-24 | 2011-07-13 | 株式会社リコー | 画像形成装置および切換回路 |
CN115498991B (zh) * | 2021-06-17 | 2024-06-25 | 圣邦微电子(北京)股份有限公司 | 一种总线保持电路及方法 |
-
1995
- 1995-01-31 JP JP01419195A patent/JP3338738B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH08204537A (ja) | 1996-08-09 |
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