JP3338738B2 - Ｐｍｏｓ出力回路 - Google Patents

Ｐｍｏｓ出力回路

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JP3338738B2 JP01419195A JP1419195A JP3338738B2 JP 3338738 B2 JP3338738 B2 JP 3338738B2 JP 01419195 A JP01419195 A JP 01419195A JP 1419195 A JP1419195 A JP 1419195A JP 3338738 B2 JP3338738 B2 JP 3338738B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、出力回路に関し、特
に、ＰＭＯＳトランジスタを出力トランジスタとして用
いて回路を構成したときの、逆バイアス時のリーク電流
を防止するための構成に関するものである。
【０００２】
【従来の技術】従来例を、図１６について説明する。図
１６において、１はＰＭＯＳトランジスタからなる出力
トランジスタ、２はＰＭＯＳトランジスタ１のバックゲ
ート、３はそのゲート、また、４はソースであり、この
ソースは電源８に接続されている。また、ドレイン５か
らバックゲート２に順方向に寄生のダイオード６１が接
続されているのと等価になっている。７は出力端子、１
１は出力トランジスタであるＰＭＯＳトランジスタ１の
ドレイン５とゲート３をショートするためのＰＭＯＳト
ランジスタであり、これは、前記電源８のオフ時、出力
トランジスタ１のドレイン５とゲート３を短絡すること
により、電流が、前記出力端子７から前記出力トランジ
スタ１を介して前記電源８に逆流するのを防止する第２
の逆バイアス電流阻止手段として作用する。また、２１
・２２はＰＭＯＳトランジスタ１のバックゲート２を電
源８に接続するための第２のＰＮＰトランジスタであ
り、カレントミラー回路を構成している。これは、前記
出力トランジスタ１のバックゲート２に電圧を与え、か
つ、前記電源８がオフした時に、電流が、前記出力端子
７から前記出力トランジスタ１のドレイン５からバック
ゲート２を介して前記電源８に逆流するのを阻止する第
１の逆バイアス電流阻止手段として作用する。また、２
３はＰＭＯＳトランジスタ１をオフさせるための電流を
供給するＰＮＰトランジスタであり、ＮＭＯＳトランジ
スタ３１のオン／オフ動作によってＰＭＯＳトランジス
タ１がオン／オフされる。６１はＰＭＯＳトランジスタ
１のドレイン５とバックゲート２間に生じる寄生のダイ
オード、６２はＰＭＯＳトランジスタ１１のドレイン５
とバックゲート２間に生じる寄生のダイオードである。
なお、ＮＭＯＳトランジスタ３１のゲートは図示しない
制御端子に接続されている。
【０００３】次に、動作について説明する。電源８が投
入されている場合は、ＰＭＯＳトランジスタ１１はオフ
している。また、定電流源１０によりＰＮＰトランジス
タ２１には電流が流れており、ＰＮＰトランジスタ２１
・２２および２３はカレントミラー回路を構成している
ので、これらトランジスタには各々のサイズ比に応じた
電流が流れ、ＰＮＰトランジスタ２２によりＰＭＯＳト
ランジスタ１のバックゲート２は電源８に接続される。
この状態でＮＭＯＳトランジスタ３１のがオフしている
ときは、ＰＭＯＳトランジスタ１のゲート３はＰＮＰト
ランジスタ２３を介して電源８に接続されているため電
位が上昇して“Ｈ”レベルになっており、このためＰＭ
ＯＳトランジスタ１はオフしている。一方、ＮＭＯＳト
ランジスタ３１がオンしているときは、ＰＮＰトランジ
スタ２３の電流を引き込み、ＰＭＯＳトランジスタ１の
ゲート３は“Ｌ”レベルとなり、このためＰＭＯＳトラ
ンジスタ１はオンする。以上のように、ＮＭＯＳトラン
ジスタ３１をオン／オフすることで、出力トランジスタ
であるＰＭＯＳトランジスタ１がオン／オフされる。
【０００４】一方、電源がオフしている場合、例えば電
源８が０Ｖとすると、定電流源１０・ＮＭＯＳトランジ
スタ３１はオフ状態である。この状態で出力端子７に
“Ｈ”レベルの電圧が加わった時、ＰＭＯＳトランジス
タ１の寄生ダイオード６１を通して電源８側に電流が流
れ込もうとするが、ＰＮＰトランジスタ２２が存在する
ためにこれが電源８との間で逆バイアスのダイオードが
接続されているのと等価なものとして作用し、電流は電
源８に流れ込まない。このとき、ＰＭＯＳトランジスタ
１のゲート３は電源がオフしているためほぼ０Ｖと考え
られる。通常、出力端子側はＰＭＯＳトランジスタ１の
ドレイン、電源側がそのソースとして動作するが、この
場合、出力端子側がソース、電源側がドレインとなった
ものと等価になり、出力端子７に電圧が加わるとＰＭＯ
Ｓトランジスタ１がオンし、電流が電源に逆流する。
【０００５】しかしながら、電源オフ時はＰＭＯＳトラ
ンジスタ１１のゲートが電源８に接続されており、出力
端子７に電圧が加わるとＰＭＯＳトランジスタ１１はオ
ンする。従って、出力端子７とＰＭＯＳトランジスタ１
のゲート３がショートされたものと同じになり、ＰＭＯ
Ｓトランジスタ１のゲート・ソース間電圧が０Ｖあるい
はスレッショルド電圧以下になり、ＰＭＯＳトランジス
タ１は出力端子７に電圧が加わってもオンしなくなるた
め、出力端子７より電源８に電流が逆流することはない
こととなる。
【０００６】このように、この従来例によれば、ＰＭＯ
Ｓトランジスタ１のバックゲート２に、ＰＮＰトランジ
スタ２１・２２からなるカレントミラー回路を接続した
から、電源オフ時にＰＮＰトランジスタ２２が逆バイア
スされたダイオードとして作用して、ＰＭＯＳトランジ
スタ１の寄生ダイオード６１を介して電源８側に流れる
電流が阻止され、また、電源オフ時にオンするＰＭＯＳ
トランジスタ１１によって出力端子７とＰＭＯＳトラン
ジスタ１のゲート３とがショートされてＰＭＯＳトラン
ジスタ１のゲート・ソース間電圧がその閾値電圧以下と
なるため、前記出力端子７に印加される電圧によっても
ＰＭＯＳトランジスタ１はオンすることがなくなり、こ
のため、前記出力端子７の電圧がＰＭＯＳトランジスタ
１のドレイン電流となって電源８に流れるのを阻止する
ことができる。
【０００７】
【発明が解決しようとする課題】しかし、電源がオンし
ており、出力トランジスタ１がオフのとき、出力端子７
に電源電圧以上の電圧が加わると出力トランジスタは出
力端子側がソース、電源側がドレインになったのと等価
になり、逆ファンクション動作し、オン状態と同等にな
って出力端子７から電源８へ電流が流れ込む。この出力
端子７に電源電圧以上の電圧が加わる状態は、図１７に
おいて電源１６と１８に電圧差が生じているのと同等で
ある。例えば、電源１６が５．５Ｖ、電源１８が４．５
Ｖのとき、電源１６側から出力すると、電源１８側から
見れば電源電圧より１．０Ｖ高い電圧が出力端子に加わ
るのと同じである。
【０００８】前記出力端子７に電源電圧以上の電圧が加
わった状態で電源８がオフされた場合、出力トランジス
タ１は前述したようにオン状態であり、電源電圧が下が
ろうとしても出力端子７から電流が供給される。出力ト
ランジスタ１が逆ファンクション動作しているときは、
電源電圧が下がるとゲートソース電圧が大きくなり、さ
らに多くの電流を出力端子７から電源８へ供給すること
になる。
【０００９】従って、電源のインピーダンスが大きいと
きは小さな電流でも電源電圧が上昇するため、電源８の
電圧が保持されることになり、逆流防止のためのＰＭＯ
Ｓトランジスタ１１がオンできない。また、電源のイン
ピーダンスがある程度小さい場合でも出力端子７に加わ
る電圧のデューティによりある中間の電圧が発生し、回
路の誤動作が起りやすくなる。
【００１０】第１の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
的確に防止できるＰＭＯＳ出力回路を得ることを目的と
する。
【００１１】第２の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
的確に防止できるとともに、動作を安定化できるＰＭＯ
Ｓ出力回路を得ることを目的とする。
【００１２】第３の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
的確に防止できるとともに、動作をより安定化できるＰ
ＭＯＳ出力回路を得ることを目的とする。
【００１３】第４の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
より的確に防止できるＰＭＯＳ出力回路を得ることを目
的とする。
【００１４】第５の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
一層的確に防止できるＰＭＯＳ出力回路を得ることを目
的とする。
【００１５】第６の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
更に的確に防止できるＰＭＯＳ出力回路を得ることを目
的とする。
【００１６】第７の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
より一層的確に防止できるＰＭＯＳ出力回路を得ること
を目的とする。
【００１７】第８の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
さらに一層的確に防止できるＰＭＯＳ出力回路を得るこ
とを目的とする。
【００１８】第９の発明は、出力端子電圧が電源電圧よ
りも大きくなったときの出力トランジスタ電流の逆流を
さらに一層的確に防止できるＰＭＯＳ出力回路を得るこ
とを目的とする。
【００１９】第１０の発明は、出力端子電圧が電源電圧
よりも大きくなったときの出力トランジスタ電流の逆流
をさらに一層的確に防止できるＰＭＯＳ出力回路を得る
ことを目的とする。
【００２０】第１１の発明は、出力端子電圧が電源電圧
よりも大きくなったときの出力トランジスタ電流の逆流
をさらに一層的確に防止できるＰＭＯＳ出力回路を得る
ことを目的とする。
【００２１】第１２の発明は、出力端子電圧が電源電圧
よりも大きくなったときの出力トランジスタ電流の逆流
をさらに一層的確に防止できるＰＭＯＳ出力回路を得る
ことを目的とする。
【００２２】
【課題を解決するための手段】第１の発明では、（１）
前記第１の逆バイアス電流阻止手段は、定電流回路と、
そのコレクタがこの定電流回路に接続され、そのエミッ
タが上記電源に接続され、かつ、前記コレクタとベース
とが接続された第１のＰＮＰトランジスタと、そのエミ
ッタが前記電源に接続され、そのベースが前記第１のＰ
ＮＰトランジスタのベースと共通接続されてカレントミ
ラー回路を構成するとともに、そのコレクタが前記出力
トランジスタのバックゲートに接続された第２のＰＮＰ
トランジスタにより構成され、（２）前記トランジスタ
駆動手段は、前記第１のＰＮＰトランジスタのベースと
そのベースが共通接続され、そのエミッタが前記電源に
接続された第３のＰＮＰトランジスタと、そのドレイン
が前記第３のＰＮＰトランジスタのコレクタに接続され
るとともに、この接続点が前記出力トランジスタのゲー
トに接続され、さらに、そのソースがグランドに接続さ
れた第１のＮＭＯＳトランジスタとから構成され、
（３）前記第２の逆バイアス電流阻止手段は、そのドレ
インが前記第１のＮＭＯＳトランジスタのゲートに接続
され、ソースがグランドに接続された第２のＮＭＯＳト
ランジスタと、そのドレインが前記出力トランジスタの
ゲートに接続され、そのソースが前記出力トランジスタ
のドレインに接続され、そのゲートが第３のＮＭＯＳト
ランジスタのドレインに接続された第２のＰＭＯＳトラ
ンジスタと、そのゲートが電源に接続され、そのソース
が出力端子に接続された第３のＰＭＯＳトランジスタ
と、そのソースがグランドに接続され、そのゲートが第
３のＰＭＯＳトランジスタのドレインと第２のＮＭＯＳ
トランジスタのゲートに接続された第３のＮＭＯＳトラ
ンジスタとから構成される。
【００２３】第２の発明では、第２の逆バイアス電流阻
止手段は、そのドレインが前記記第１のＮＭＯＳトラン
ジスタのゲートに接続され、ソースがグランドに接続さ
れた第２のＮＭＯＳトランジスタと、そのドレインが上
記出力トランジスタのゲートに接続され、そのソースが
上記出力トランジスタのドレインに接続され、そのソー
スがグランドに接続され、そのゲートが第３のＮＭＯＳ
トランジスタのドレインに接続された第２のＰＭＯＳト
ランジスタと、そのゲートが電源に接続され、そのソー
スが出力端子に接続された第３のＰＭＯＳトランジスタ
と、、そのソースがグランドに接続され、そのゲートが
第３のＰＭＯＳトランジスタのドレインと第２のＮＭＯ
Ｓトランジスタのゲートに接続された第３のＮＭＯＳト
ランジスタと、そのエミッタが電源に接続され、前記第
１のＰＮＰトランジスタのベースと共通接続されてカレ
ントミラー回路を構成するとともにそのコレクタが上記
第２のＮＭＯＳトランジスタのドレインに接続された第
３のＰＮＰトランジスタにより構成される。
【００２４】第３の発明では、前記第２のＰＭＯＳトラ
ンジスタのバックゲートと前記出力端子との間に抵抗素
子を設けた。
【００２５】第４の発明では、前記第２の逆バイアス電
流阻止手段を構成する前記第２のＰＭＯＳトランジスタ
に代えて、そのドレインが前記出力トランジスタのゲー
トに接続され、そのソースが前記出力トランジスタのド
レインに接続された第４のＮＭＯＳトランジスタと、ド
レインが前記第４のＮＭＯＳトランジスタのゲートに接
続され、そのソースが設置された第５のＮＭＯＳトラン
ジスタと、前記第２のＮＭＯＳトランジスタのゲートと
前記出力端子との間に接続された抵抗素子とから前記第
２の逆バイアス電流阻止手段を構成した。
【００２６】第５の発明では、前記第２のＰＭＯＳトラ
ンジスタのバックゲートを、所定の電圧を印加すること
ができる外部端子へ接続した。
【００２７】第６の発明では、前記出力端子にそのドレ
インが接続され、かつ、そのソースがグランドに接続さ
れ、そのゲートが前記トランジスタ駆動手段の前記接続
点に接続された第６のＮＭＯＳトランジスタを備えた。
【００２８】第７の発明では、（１）第１の逆バイアス
電流阻止手段は、そのエミッタが電源に接続され、その
コレクタが出力トランジスタのバックゲートに接続され
た第４のＰＮＰトランジスタと、そのソースが前記第４
のＰＮＰトランジスタに接続され、そのドレインがグラ
ンドに接続された第３のＮＭＯＳトランジスタとから構
成され、（２）トランジスタ駆動手段は、前記第４のＰ
ＮＰトランジスタのベースとそのベースが共通接続さ
れ、そのエミッタが前記電源に接続された第５のＰＮＰ
トランジスタと、そのドレインが前記第５のＰＮＰトラ
ンジスタのコレクタに接続されるとともに、この接続点
が前記出力トランジスタのゲートに接続され、さらに、
そのソースがグランドに接続された第１のＮＭＯＳトラ
ンジスタとから構成され、（３）第２の逆バイアス電流
阻止手段は、そのドレインが前記出力トランジスタのゲ
ートに接続され、そのソースが前記出力トランジスタの
ドレインに接続され、そのゲートが前記電源に接続され
た第３のＰＭＯＳトランジスタとから構成される。
【００２９】第８の発明では、前記第３のＰＭＯＳトラ
ンジスタのバックゲートと前記出力端子との間に抵抗素
子を設けた。
【００３０】第９の発明では、前記出力端子にそのドレ
インが接続され、そのソースがグランドに接続され、そ
のゲートが前記トランジスタ駆動手段の前記接続点に接
続された第６のＮＭＯＳトランジスタを備えた。
【００３１】第１０の発明では、（１）第１の逆バイア
ス電流阻止手段は、そのアノードが前記電源に接続さ
れ、そのカソードが前記出力トランジスタのバックゲー
トに接続されたダイオードから構成され、（２）前記ト
ランジスタ駆動手段は、そのエミッタが前記電源に接続
され、そのコレクタが前記出力トランジスタのゲートに
接続された第５のＰＮＰトランジスタと、そのドレイン
が前記第５のＰＮＰトランジスタのベースに接続され、
そのソースが接地された第７のＮＭＯＳトランジスタ
と、そのドレインが前記第６のＰＮＰトランジスタのコ
レクタに接続され、そのソースが接地された第１のＮＭ
ＯＳトランジスタとから構成され、（３）第２の逆バイ
アス電流阻止手段は、そのドレインが前記出力トランジ
スタのゲートに接続され、そのソースが前記出力トラン
ジスタのドレインに接続され、そのゲートが前記電源に
接続された第２のＰＭＯＳトランジスタとから構成され
る。
【００３２】第１１の発明では、前記出力端子にそのド
レインが接続され、かつ、そのソースがグランドに接続
され、そのゲートが前記第１のＮＭＯＳトランジスタの
ソースに接続された第６のＮＭＯＳトランジスタを備え
た。
【００３３】第１２の発明では、前記第２のＰＭＯＳト
ランジスタのバックゲートと前記出力端子との間に抵抗
素子を設けた。
【００３４】この発明の実施例に係わるＰＭＯＳ出力回
路は、出力端子が電源電圧より大きくなったときに出力
トランジスタのゲートとドレイン（逆ファンクション動
作ではソースに相当）を短絡することにより、電流の逆
流を防止する。
【００３５】
【作用】第１の発明においては、第３のＰＭＯＳトラン
ジスタは、出力端子の電圧が電源電圧より大きくなると
駆動されてオン動作を行い、第３のＮＭＯＳトランジス
タを介して第２のＰＭＯＳトランジスタをオンし、出力
トランジスタのゲートとドレインを短絡する。
【００３６】第２の発明においては、第３のＮＭＯＳト
ランジスタがオフのとき、第２のＰＭＯＳトランジスタ
のゲートの電位が不定となる可能性があるのを、第３の
ＰＮＰトランジスタにより電流を流すことでプルアップ
した形にして、動作を安定させる。
【００３７】第３の発明においては、第２のＰＭＯＳト
ランジスタのバックゲートと出力端子との間に設けられ
た抵抗素子により、第２のＰＭＯＳトランジスタのゲー
トに印加される電圧と、そのバックゲートに印加される
電圧とには確実に差が保持され、第２のＰＭＯＳトラン
ジスタのオン動作を安定化する。
【００３８】第４の発明においては、第４のＮＭＯＳト
ランジスタが、電源オフ時に出力端子の“Ｈ”レベル電
圧によってオンし、出力トランジスタであるＰＭＯＳト
ランジスタのゲート・ソース間を短絡する。
【００３９】第５の発明においては、第２のＰＭＯＳト
ランジスタが、電源オフ時に外部端子に電圧が加わった
ときに、オン動作を行うことにより、出力トランジスタ
であるＰＭＯＳトランジスタのゲート・ソース間が短絡
される。
【００４０】第６の発明においては、通常動作時に第１
のＮＭＯＳトランジスタがオフして出力トランジスタで
あるＰＭＯＳトランジスタがオフすると、第６のＮＭＯ
Ｓトランジスタがオンし、出力端子を“Ｌ”レベルにす
る。
【００４１】第７の発明においては、第３のＮＭＯＳト
ランジスタは、電源投入時にオンするよう制御されるも
のであって、電源オン時には、第４および第５のＰＮＰ
トランジスタがオンして出力トランジスタであるＰＭＯ
Ｓトランジスタのバックゲートを電源電圧程度とし、こ
の状態で第１のＮＭＯＳトランジスタをオン／オフさせ
ることにより出力トランジスタをオン／オフさせること
ができ、電源オフ時には、これら第４および第５のＰＮ
Ｐトランジスタがオフし、出力端子からバックゲートを
通して電源側に流れる電流に対して第４のＰＮＰトラン
ジスタが逆バイアスされて、出力端子から電源に向う電
流が阻止される。
【００４２】第８の発明においては、前記第７の発明に
よるＰＭＯＳ出力回路における第３のＰＭＯＳトランジ
スタのバックゲートと出力端子との間に設けられた抵抗
素子により、第３のＰＭＯＳトランジスタのゲートに印
加される電圧と、そのバックゲートに印加される電圧と
には確実に差が保持され、第３のＰＭＯＳトランジスタ
のオン動作を安定化する。
【００４３】第９の発明においては、通常動作時に第３
のＮＭＯＳトランジスタがオフして出力トランジスタで
あるＰＭＯＳトランジスタがオフすると、第６のＮＭＯ
Ｓトランジスタがオンし、出力端子を“Ｌ”レベルにす
る。
【００４４】第１０の発明においては、電源オフ時に
は、ダイオードが逆バイアスとなり、出力トランジスタ
の寄生ダイオードから電源側に流れる電流が阻止され
る。
【００４５】第１１の発明においては、通常動作時に第
１のＮＭＯＳトランジスタがオフして出力トランジスタ
であるＰＭＯＳトランジスタがオフすると、第６のＮＭ
ＯＳトランジスタがオンし、出力端子を“Ｌ”レベルに
する。
【００４６】第１２の発明においては、第２のＰＭＯＳ
トランジスタのバックゲートと出力端子との間に設けら
れた抵抗素子により、第２のＰＭＯＳトランジスタのゲ
ートに印加される電圧と、そのバックゲートに印加され
る電圧とには確実に差が保持され、第２のＰＭＯＳトラ
ンジスタのオン動作を安定化する。
【００４７】この発明の実施例においては、次のような
具体的作用を有する。この発明においては、出力端子が
電源電圧より大きくなったときに出力トランジスタのゲ
ートとドレインを短絡することにより、出力トランジス
タ電流の逆流を防止するようにしたため、電源電圧が中
間の電圧となっても、出力端子から電源への電流の逆流
またはリーク電流を防止でき、電源への電圧供給も止め
ることができる。
【００４８】
【実施例】
実施例１．以下、この発明の第１の実施例によるＰＭＯ
Ｓ出力回路について説明する。図１において、１はＰＭ
ＯＳトランジスタからなる出力トランジスタ、２はＰＭ
ＯＳトランジスタ１のバックゲート、３はそのゲート、
また、４はソースであり、このソースは電源８に接続さ
れている。また、ドレイン５からバックゲート２に順方
向に寄生のダイオード６１が接続されているのと等価に
なっている。７は出力端子、１１は出力トランジスタで
あるＰＭＯＳトランジスタ１のドレインとゲートをショ
ートするためのＰＭＯＳトランジスタであり、これは、
前記電源８のオフ時、出力トランジスタ１のドレインと
ゲートとを短絡することにより、電流が、前記出力端子
７から前記出力トランジスタ１を介して前記電源８に逆
流するのを防止する第２の逆バイアス電流阻止手段とし
て作用する。また、２１・２２はＰＭＯＳトランジスタ
１のバックゲート２を電源８に接続するための第２のＰ
ＮＰトランジスタであり、カレントミラー回路を構成し
ている。これは、前記出力トランジスタ１のバックゲー
ト２に電圧を与え、かつ、前記電源８がオフした時に、
電流が、前記出力端子７から前記出力トランジスタ１の
ドレインからバックゲート２を介して前記電源８に逆流
するのを阻止する第１の逆バイアス電流阻止手段として
作用する。
【００４９】また、２３はＰＭＯＳトランジスタ１をオ
フさせるための電流を供給するＰＮＰトランジスタであ
り、ＮＭＯＳトランジスタ３１のオン／オフ動作によっ
てＰＭＯＳトランジスタがオン／オフされる。６１はＰ
ＭＯＳトランジスタ１のドレインとバックゲート間に生
じる寄生のダイオード、６２はＰＭＯＳトランジスタ１
１のドレインとバックゲート間に生じる寄生のダイオー
ドである。なお、ＮＭＯＳトランジスタ３１のゲートは
図示しない制御端子に接続されている。
【００５０】８１はＰＭＯＳトランジスタであり、出力
端子の電圧が電源電圧よりスレッショルドで電圧より大
きくなったとき、ＮＭＯＳトランジスタ３５・３６をオ
ンするように働く。２３はＰＭＯＳトランジスタ１１の
ゲートとＮＭＯＳトランジスタ３５のドレインの接続点
を定電流でプルアップするためのＰＮＰトランジスタで
ある。
【００５１】次に動作について説明する。図１におい
て、電源８が投入されている場合は、ＰＭＯＳトランジ
スタ１１はオフしている。また、定電流源１０によりＰ
ＮＰトランジスタ２１には電流が流れており、ＰＮＰト
ランジスタ２１・２２および２３はカレントミラー回路
を構成しているので、これらトランジスタには各々のサ
イズ比に応じた電流が流れ、ＰＮＰトランジスタ２２に
よりＰＭＯＳトランジスタ１のバックゲート２は電源８
に接続される。この状態でＮＭＯＳトランジスタ３１が
オフしているときは、ＰＭＯＳトランジスタ１のゲート
３はＰＮＰトランジスタ２３を介して電源８に接続され
ているため電位が上昇して“Ｈ”レベルになっており、
このためＰＭＯＳトランジスタ１はオフしている。一
方、ＮＭＯＳトランジスタ３１がオンしているときは、
ＰＮＰトランジスタ２３の電流を引き込み、ＰＭＯＳト
ランジスタ１のゲート３は“Ｌ”レベルとなり、このた
めＰＭＯＳトランジスタ１はオンする。以上のように、
ＮＭＯＳトランジスタ３１をオン／オフすることで、出
力トランジスタであるＰＭＯＳトランジスタ１がオン／
オフされる。
【００５２】一方、電源がオフしている場合、例えば電
源８が０Ｖとすると、定電流源１０・ＮＭＯＳトランジ
スタ３１はオフ状態である。この状態で出力端子７に
“Ｈ”レベルの電圧が加わった時、ＰＭＯＳトランジス
タ１の寄生ダイオード６１を通して電源８側に電流が流
れ込もうとするが、ＰＮＰトランジスタ２２が存在する
ためにこれが電源８との間で逆バイアスのダイオードが
接続されているのと等価なものとして作用し、電流は電
源８に流れ込まない。このとき、ＰＭＯＳトランジスタ
１のゲート３は電源がオフしているためほぼ０Ｖと考え
られる。通常、出力端子側はＰＭＯＳトランジスタ１の
ドレイン、電源側がそのソースとして動作するが、この
場合、出力端子側がソース、電源側がドレインとなった
ものと等価になり、出力端子７に電圧が加わるとＰＭＯ
Ｓトランジスタ１がオンし、電流が電源に逆流する。
【００５３】しかしながら、電源オフ時は、ＰＭＯＳト
ランジスタ１１のゲートはほぼＧＮＤ電位に近く、出力
端子７に電圧が加わるとＰＭＯＳトランジスタ１１はオ
ンする。従って、出力端子７とＰＭＯＳトランジスタ１
のゲート３がショートされたものと同じになり、ＰＭＯ
Ｓトランジスタ１のゲート・ソース間電圧が０Ｖあるい
はスレッショルド電圧以下になり、ＰＭＯＳトランジス
タ１は出力端子７に電圧が加わってもオンしなくなるた
め、出力端子７より電源８に電流が逆流することはない
こととなる。
【００５４】ＰＭＯＳトランジスタ８１は出力端子の電
圧が電源電圧よりＰＭＯＳトランジスタ８１のスレッシ
ョルド電圧ＶＴＨ以上になるとオンし、ＮＭＯＳトラン
ジスタ３５、３６のゲートを出力端子と接続するように
働く。出力端子は少なくとも電源電圧以上はあるためト
ランジスタ３５、３６はオンする。
【００５５】ＮＭＯＳトランジスタ３６がオンすること
でＮＭＯＳトランジスタ３１のゲートが接地されオフす
るため出力トランジスタ１のゲートの電位は上昇する。
【００５６】また、ＮＭＯＳトランジスタ３５がオン
し、ＰＭＯＳトランジスタ１１のゲートを接地するため
トランジスタ１１はオンし、出力トランジスタ１のゲー
トとドレインを短絡するように働く。
【００５７】したがって、トランジスタ１はオフ状態と
なり、トランジスタ１による出力端子から電源への電流
がなくなる。
【００５８】実施例２．次に、この発明の第２の実施例
によるＰＭＯＳ出力回路を図２について説明する。図２
において、２６はＰＭＯＳトランジスタ１１のゲートと
ＮＭＯＳトランジスタ３５のドレインの接続点を定電流
でプルアップするためのＰＮＰトランジスタである。
【００５９】次に動作について説明する。基本的には、
前記実施例と同様である。実施例１のＮＭＯＳトランジ
スタ３５がオフのときＰＭＯＳトランジスタ１１のゲー
トの電位が不定となる可能性があり、ＰＮＰトランジス
タ２６により電流を流すことでプルアップした形にして
より動作を安定させたものである。
【００６０】実施例３．次に、この発明の第３の実施例
によるＰＭＯＳ出力回路を図３について説明する。図３
において、１２はＰＭＯＳトランジスタ１１のバックゲ
ート２と出力端子７との間に接続された抵抗である。
【００６１】次に、動作について説明する。基本的な動
作については、前記実施例と同様であり、ＰＭＯＳトラ
ンジスタ１１のバックゲートは、通常ソース側、あるい
は高電位の方に接続されている。そして、電源オフ時
に、出力端子７が“Ｈ”レベルになり、ＰＭＯＳトラン
ジスタ１１がオンする条件になった時、そのバックゲー
トが抵抗１２を介して出力端子７に接続されているた
め、ＰＭＯＳトランジスタ１１のゲートに印加される電
圧と、そのバックゲートに印加される電圧とには、確実
に差ができ、そのバックゲートの電圧が必ずゲート電圧
よりも低いものとなるため、このＰＭＯＳトランジスタ
１１はオン動作が安定して行われる。また、このとき、
出力端子７に“Ｈ”レベルの電圧が加わっても、ＰＭＯ
Ｓトランジスタ１１の寄生ダイオード６２が逆バイアス
状態となり、電流が、抵抗１２を通ってＰＭＯＳトラン
ジスタ１のゲート３に流れ込むようなことはない。
【００６２】このように、この実施例によれば、ＰＭＯ
Ｓトランジスタ１１のバックゲート２を、抵抗１２を介
して出力端子７に接続するようにしたから、電源オフ時
にＰＭＯＳトランジスタ１１のゲート電圧がそのバック
ゲート電圧よりも確実に高いものとなり、図１の第１の
実施例のように、ＰＭＯＳトランジスタ１１のバックゲ
ートが浮いているものに比べて、より安定にＰＭＯＳト
ランジスタ１１をオン動作させることができる。
【００６３】実施例４．次に、この発明の第４の実施例
によるＰＭＯＳ出力回路を図４について説明する。図４
において、３２は、ＰＭＯＳトランジスタ１のゲート３
にドレインが接続され、出力端子７にそのソースが接続
されたＮＭＯＳトランジスタである。３３は、ＮＭＯＳ
トランジスタ３２のゲートにそのドレインが接続され、
そのソースがグランドに接続されたＮＭＯＳトランジス
タである。１２は抵抗であり、ここでは、出力端子７と
ＮＭＯＳトランジスタ３２のゲートとの間に接続されて
いる。ＮＭＯＳトランジスタ３３のゲートは、電源８の
オン／オフ動作と連動した図示しない制御端子に接続さ
れており、ここでは電源８に接続することも可能であ
る。
【００６４】次に、動作について説明する。電源オン時
は、ＮＭＯＳトランジスタ３３はオンするように制御さ
れ、このためＮＭＯＳトランジスタ３２はオフしてい
る。一方、電源オフ時は、ＮＭＯＳトランジスタ３３は
オフしている。このため、出力端子７に電圧が加わる
と、ＮＭＯＳトランジスタ３２のゲートとドレインは
“Ｈ”レベルになりオンするため、ＰＭＯＳトランジス
タ１のゲート３とソース間をショートしたのと等価にな
り、従って、ＰＭＯＳトランジスタ１はオフすることに
なる。実際には、ＮＭＯＳトランジスタ３２の寄生ダイ
オード（図示せず）により、ＰＭＯＳトランジスタ１の
ゲート３・ソース間には０．６Ｖ程の電位差が生じ、Ｐ
ＭＯＳトランジスタ１は完全にはオフしないが、従来の
ように、ＰＭＯＳトランジスタ１を単体でそのまま使用
するよりは、電源側に逆流する電流を抑えることができ
る。
【００６５】このように、この実施例によれば、ＰＭＯ
Ｓトランジスタ１のゲート３・ソース間を、電源オフ時
に出力端子７の“Ｈ”レベル電圧によってオンするＮＭ
ＯＳトランジスタ３２によって短絡するようにしたか
ら、電源オフ時に出力端子７に“Ｈ”レベルの電圧が印
加されても、ＰＭＯＳトランジスタ１がオンしにくくな
り、電源８側に逆流する電流を抑制することができる。
【００６６】実施例５．次に、この発明の第５の実施例
によるＰＭＯＳ出力回路を図５について説明する。図５
において、図１と異なる点は、ＰＭＯＳトランジスタ１
１のバックゲートを外部制御端子７１により制御するよ
うに構成した点にある。
【００６７】次に、動作について説明する。電源オフ時
において、ＰＭＯＳトランジスタ１１は、外部制御端子
７１に“Ｈ”レベルの電圧を与えるようにすると、出力
端子７に電圧が加わった時にオンし、これによりＰＭＯ
Ｓトランジスタ１のゲート・ソース間がショートされ
て、出力端子７から電源８側へ向う電流を抑えることが
できることとなる。
【００６８】このように、この実施例によれば、ＰＭＯ
Ｓトランジスタ１のゲート３・ソース間を短絡するＰＭ
ＯＳトランジスタ１１のバックゲートを外部制御端子７
１に接続し、電源オフ時に制御端子７１に“Ｈ”レベル
の電圧を印加することによりＰＭＯＳトランジスタ１１
をオンさせるようにしたから、電流が、出力端子７１か
らＰＭＯＳトランジスタ１を介して電源８側に逆流する
のを防止することができる。
【００６９】実施例６．次に、この発明の第６の実施例
によるＰＭＯＳ出力回路を図６について説明する。図１
ないし図５では、オープンドレイン型の出力回路につい
て説明したが、図６に示すように、この実施例６では、
インバータ型の出力回路に適用したものである。図にお
いて、３４はＮＭＯＳトランジスタであり、そのドレイ
ンが出力端子７に接続され、そのソースがグランドに接
続され、さらにそのゲートがＰＭＯＳトランジスタ１の
ゲート３に接続されており、これとＰＭＯＳトランジス
タ１とで、インバータ出力の構成としているものであ
る。
【００７０】次に、動作について説明する。基本的に図
１に示した出力回路と同様であるが、これと異なるとこ
ろは、通常動作時において、ＮＭＯＳトランジスタ３１
がオンしてＰＭＯＳトランジスタ１がオフすると、ＮＭ
ＯＳトランジスタ３４がオンし、出力端子７を“Ｌ”レ
ベルにするようになり、インバータ出力の構成にしてい
る点である。
【００７１】実施例７．次に、この発明の第７の実施例
によるＰＭＯＳ出力回路を図７について説明する。図７
に示すように、この実施例では、第３の実施例の構成を
インバータ型の出力回路に適用したものであり、このよ
うにすることで、前記第３の実施例と同等の効果を奏す
ることができる。
【００７２】実施例８．次に、この発明の第８の実施例
によるＰＭＯＳ出力回路を図８について説明する。図８
に示すように、この実施例では、第５の実施例の構成を
インバータ型の出力回路に適用したものであり、このよ
うにすることで、前記第５の実施例と同等の効果を奏す
ることができる。
【００７３】なお、前記各実施例では、出力トランジス
タ（ＰＭＯＳトランジスタ１）のバックゲートに、ＰＭ
ＯＳトランジスタ２１・２２によるカレントミラー回路
と、定電流源１０とを接続したが、ＰＭＯＳトランジス
タ１のバックゲート２を電源電圧程度にでき、かつ、電
源オフ時に、電流が、出力端子７からバックゲート２を
通して電源８側に逆流しないようにできる回路であれ
ば、他の構成を有するものでもよい。以下、カレントミ
ラー回路以外の回路を用いて構成された第１の逆バイア
ス電流阻止手段を前記各実施例に適用した場合をそれぞ
れ実施例として説明する。
【００７４】実施例９．次に、この発明の第９の実施例
によるＰＭＯＳ出力回路を図９について説明する。図９
において、２４はＰＭＯＳトランジスタ１のバックゲー
ト２を電源８に接続するための寄生ＰＭＯＳトランジス
タであり、２５はＰＭＯＳトランジスタ１をオフするた
めの電流を供給する寄生ＰＮＰトランジスタ、３５は寄
生ＰＮＰトランジスタ２４・２５を駆動するためのＰＭ
ＯＳトランジスタ、１９はこの寄生ＰＮＰトランジスタ
２４・２５のベース電流を調整するための抵抗である。
３７は寄生ＰＮＰトランジスタ２４・２５をＯＮさせる
ためのＰＭＯＳトランジスタである。
【００７５】図１０は、寄生ＰＮＰトランジスタ２４と
出力トランジスタ１の断面構造を模式的に表したもので
あり、電源８に接続されたＰ＋拡散が寄生トランジスタ
のエミッタ、ＰＭＯＳトランジスタ１のバックゲートに
接続されたＰ＋拡散が寄生ＰＮＰトランジスタ２４のコ
レクタ、それらの構成されているＮウエルがベースとし
て作用する。
【００７６】次に、動作について説明する。基本的な動
作については、実施例１のものと同じであるため、ここ
では、この実施例の特徴的な動作についてのみ説明す
る。ＰＭＯＳトランジスタ３５は、電源８が投入されて
いるときにオンするように制御され、従って、電源オン
時には、寄生ＰＮＰトランジス２４・２５がオンしてＰ
ＭＯＳトランジスタ１のバックゲート２を電源電圧程度
とし、この状態でＮＭＯＳトランジスタ３１をオン／オ
フさせることによりＰＭＯＳトランジスタをオン／オフ
させることができる。一方、電源オフ時には、これら寄
生ＰＮＰトランジス２４・２５がオフし、出力端子７か
らバックゲート２を通して電源８側に流れる電流に対し
て寄生ＰＮＰトランジス２４が逆バイアスされて出力端
子７から電源８に向う電流が阻止される。また、電源オ
ン時に出力端子７に電源電圧以上の電圧が印加された場
合は前述の動作と同様である。
【００７７】実施例１０．次に、この発明の第１０の実
施例によるＰＭＯＳ出力回路を図１１について説明す
る。この実施例では、図９の実施例９の構成に、実施例
３の構成を組合せたものである。図１１において、１２
はＰＭＯＳトランジスタ１１のバックゲートと出力端子
７との間に接続された抵抗である。
【００７８】次に、動作について説明する。前記実施例
９と同様にして、電源オフ時には、寄生ＰＮＰトランジ
ス２４・２５がオフし、出力端子７からバックゲート２
を通して電源８側に流れる電流に対して寄生ＰＮＰトラ
ンジス２４が逆バイアスされて出力端子７から電源８に
向う電流が阻止される。また、出力端子７からの電流は
ＰＭＯＳトランジスタ１１を介してＰＭＯＳトランジス
タ１のゲートに入力されるが、このとき、ＰＭＯＳトラ
ンジスタ１１のバックゲートには抵抗１２によって降圧
した電圧が印加され、このＰＭＯＳトランジスタ１１の
オン動作が安定して行われ、さらに、このとき、抵抗１
２を通る電流は寄生ダイオード６２によって逆バイアス
されてＰＭＯＳトランジスタ１のゲートに流れ込まず、
従って、ＰＭＯＳトランジスタ１のゲートとドレインが
確実に短絡される。
【００７９】実施例１１．次に、この発明の第１１の実
施例によるＰＭＯＳ出力回路を図１２について説明す
る。この実施例では、図９の実施例９の構成に、実施例
６の構成を組合せたものである。図１２において、３６
は、そのソースがＰＭＯＳトランジスタ１のドレインに
接続され、そのゲートがＮＭＯＳトランジスタ３１のド
レインに接続されたＮＭＯＳトランジスタであり、ＰＭ
ＯＳトランジスタ１とともに、インバータ型の出力回路
を構成している。この回路におけるインバータ出力回路
の動作については、実施例６と同様であるため、ここで
は省略する。
【００８０】実施例１２．次に、この発明の第１２の実
施例によるＰＭＯＳ出力回路を図１３について説明す
る。図１３に示すように、この実施例では、寄生ＰＮＰ
トランジスタを制御するトランジスタを排し、ＰＮＰト
ランジスタ１のバックゲート２と電源との間にダイオー
ド８０を設け、さらに、寄生ＰＮＰトランジス２５を駆
動するためのＰＭＯＳトランジスタ３７を設けるように
したものであり、このＰＭＯＳトランジスタ３７は、電
源８が投入されているときはオンするように制御され
る。また、２０は前記駆動電流を調整するための抵抗で
ある。
【００８１】次に、動作について説明する。電源オフ時
には、ダイオード８０が逆バイアスとなり、ＰＮＰトラ
ンジスタ１の寄生ダイオード６１から電源８側に流れる
電流が阻止されるようになり、前記各実施例と同様の効
果を奏する。
【００８２】実施例１３．次に、この発明の第１３の実
施例によるＰＭＯＳ出力回路を図１４について説明す
る。図１４に示すように、この実施例では、実施例１２
の構成に、実施例６の構成を組合せたものである。この
回路におけるインバータ出力回路の動作については、実
施例６と同様であるため、ここでは省略する。
【００８３】実施例１４．次に、この発明の第１４の実
施例によるＰＭＯＳ出力回路を図１５について説明す
る。図１５に示すように、この実施例では、実施例１２
の構成に、実施例３の構成を組合せたものである。この
ようにすることで、ＰＮＰトランジスタ１１のオン動作
を安定させることができる。
【００８４】なお、前記実施例９から実施例１４までで
は、寄生のＰＮＰトランジスタを使用した例を挙げた
が、通常のＰＮＰトランジスタを使用しても同様の効果
を得ることは明らかである。
【００８５】また、出力トランジスタ（ＰＭＯＳトラン
ジスタ１）のゲート３を駆動する回路を、ＰＮＰトラン
ジスタ２３とＮＭＯＳトランジスタ３１（あるいは寄生
ＰＮＰトランジス２３）とで構成したが、電源オフ時に
出力トランジスタのゲートとソースをショートした時
に、電源８への電流の逆流が起らないようにできる回路
であれば、構成の異なる回路であってもよい。
【００８６】また、出力トランジスタ（ＰＭＯＳトラン
ジスタ１）のゲートとドレインをショートするために、
ＰＮＰトランジスタあるいはＮＭＯＳトランジスタを用
いたが、電源オフ時に出力トランジスタのゲート３とド
レインとをショートできる構成であれば、他の回路構成
であってもよい。
【００８７】さらに、前記各実施例では、オープンドレ
インとインバータの形式の出力回路の場合を示したが、
この発明は、ＰＭＯＳトランジスタを利用した他の出力
回路にも適用することができる。
【００８８】以上のように、この発明の実施例に係わる
ＰＭＯＳ出力回路によれば、出力端子が電源電圧より大
きくなったときに出力トランジスタのゲートとドレイン
を短絡することにより、出力トランジスタ電流の逆流を
防止するようにしたため、電源電圧が中間の電圧となっ
ても、出力端子から電源への電流の逆流またはリーク電
流を防止でき、電源への電圧供給も止めることができる
ように構成したので、電源がオフ時またはオフするとき
に出力端子に電圧が加わっていても同じ電源につながっ
ている回路に悪影響を与えない。
【００８９】
【発明の効果】第１の発明によれば、出力端子電圧が電
源電圧よりも大きくなったときの出力トランジスタ電流
の逆流を的確に防止できるＰＭＯＳ出力回路を得ること
ができる。
【００９０】第２の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流を的確に防止できるとともに、動作を安定化できる
ＰＭＯＳ出力回路を得ることができる。
【００９１】第３の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流を的確に防止できるとともに、動作をより安定化で
きるＰＭＯＳ出力回路を得ることができる。
【００９２】第４の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流をより的確に防止できるＰＭＯＳ出力回路を得るこ
とができる。
【００９３】第５の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流を一層的確に防止できるＰＭＯＳ出力回路を得るこ
とができる。
【００９４】第６の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流を更に的確に防止できるＰＭＯＳ出力回路を得るこ
とができる。
【００９５】第７の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流をより一層的確に防止できるＰＭＯＳ出力回路を得
ることができる。
【００９６】第８の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流をさらに一層的確に防止できるＰＭＯＳ出力回路を
得ることができる。
【００９７】第９の発明によれば、出力端子電圧が電源
電圧よりも大きくなったときの出力トランジスタ電流の
逆流をさらに一層的確に防止できるＰＭＯＳ出力回路を
得ることができる。
【００９８】第１０の発明によれば、出力端子電圧が電
源電圧よりも大きくなったときの出力トランジスタ電流
の逆流をさらに一層的確に防止できるＰＭＯＳ出力回路
を得ることができる。
【００９９】第１１の発明によれば、出力端子電圧が電
源電圧よりも大きくなったときの出力トランジスタ電流
の逆流をさらに一層的確に防止できるＰＭＯＳ出力回路
を得ることができる。
【０１００】第１２の発明によれば、出力端子電圧が電
源電圧よりも大きくなったときの出力トランジスタ電流
の逆流をさらに一層的確に防止できるＰＭＯＳ出力回路
を得ることができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例によるＰＭＯＳ出力
回路を示す接続図である。
【図２】 この発明の第２の実施例によるＰＭＯＳ出力
回路を示す接続図である。
【図３】 この発明の第３の実施例によるＰＭＯＳ出力
回路を示す接続図である。
【図４】 この発明の第４の実施例によるＰＭＯＳ出力
回路を示す接続図である。
【図５】 この発明の第５の実施例によるＰＭＯＳ出力
回路を示す接続図である。
【図６】 この発明の第６の実施例によるＰＭＯＳ出力
回路を示す接続図である。
【図７】 この発明の第７の実施例によるＰＭＯＳ出力
回路を示す接続図である。
【図８】 この発明の第８の実施例によるＰＭＯＳ出力
回路を示す接続図である。
【図９】 この発明の第９の実施例によるＰＭＯＳ出力
回路を示す接続図である。
【図１０】 前記実施例による逆バイアス電流防止回路
付きのオープンドレイン型のＰＭＯＳ出力回路の寄生Ｐ
ＮＰトランジスタと出力トランジスタの構造を模式的に
表した図である。
【図１１】 この発明の第１０の実施例によるＰＭＯＳ
出力回路を示す接続図である。
【図１２】 この発明の第１１の実施例によるＰＭＯＳ
出力回路を示す接続図である。
【図１３】 この発明の第１２の実施例によるＰＭＯＳ
出力回路を示す接続図である。
【図１４】 この発明の第１３の実施例によるＰＭＯＳ
出力回路を示す接続図である。
【図１５】 この発明の第１４の実施例によるＰＭＯＳ
出力回路を示す接続図である。
【図１６】 従来のＰＭＯＳ出力回路を示す接続図であ
る。
【図１７】 従来のＰＭＯＳ出力回路の基板上でのリー
ク電流を示す図である。
【符号の説明】
１・１１ ＰＭＯＳトランジスタ、２ ＰＭＯＳトラン
ジスタ１のバックゲート、３ ＰＭＯＳトランジスタ１
のゲート、４ ＰＭＯＳトランジスタ１のソース、５
ＰＭＯＳトランジスタ１のドレイン、６・６１ ＰＭＯ
Ｓトランジスタ１の寄生ダイオード、７ 出力端子、８
電源ライン（または電源）、９ リーク電流、１２
抵抗、１３ 基板上の電源をオフしている回路ブロッ
ク、１４基板上の電源をオンしている回路ブロック、１
５ リーク電流、１６ オフしている方の電源、１７
基板、１８ オンしている方の電源、１９ 抵抗、２０
抵抗、２１〜２３ ＰＮＰトランジスタ、２４・２５
寄生ＰＮＰトランジスタ、２６ ＰＮＰトランジスタ、
３１〜３４ ＮＭＯＳトランジスタ、３５・３６ＮＭＯ
Ｓトランジスタ、３７ ＰＭＯＳトランジスタ、６２
ＰＭＯＳトランジスタ１１の寄生ダイオード、７１ Ｐ
ＭＯＳトランジスタ１１のバックゲートの外部制御端
子、８１ ＰＭＯＳトランジスタ。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/00 H03K 17/00

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 そのソースが電源に接続され、そのドレ
    インが出力端子に接続されたＰＭＯＳトランジスタを出
    力トランジスタとするＰＭＯＳ出力回路において、 前記出力トランジスタのゲートに所定の電圧を印加して
    このトランジスタを駆動するトランジスタ駆動手段と、 前記出力トランジスタのバックゲートに電圧を与え、か
    つ、前記電源がオフした時に、電流が、前記出力端子か
    ら前記出力トランジスタのドレインからそのバックゲー
    トを介して前記電源に逆流するのを阻止する第１の逆バ
    イアス電流阻止手段と、 前記電源オフ時、前記出力トランジスタのドレインとゲ
    ートを短絡することにより、電流が、前記出力端子から
    前記出力トランジスタを介して前記電源に逆流するのを
    防止する第２の逆バイアス電流阻止手段とを備え、
    （１）前記第１の逆バイアス電流阻止手段は、 定電流回路と、 そのコレクタがこの定電流回路に接続され、そのエミッ
    タが上記電源に接続され、かつ、前記コレクタとベース
    とが接続された第１のＰＮＰトランジスタと、 そのエミッタが前記電源に接続され、そのベースが前記
    第１のＰＮＰトランジスタのベースと共通接続されてカ
    レントミラー回路を構成するとともに、そのコレクタが
    前記出力トランジスタのバックゲートに接続された第２
    のＰＮＰトランジスタにより構成され、（２）前記トラ
    ンジスタ駆動手段は、 前記第１のＰＮＰトランジスタのベースとそのベースが
    共通接続され、そのエミッタが前記電源に接続された第
    ３のＰＮＰトランジスタと、 そのドレインが前記第３のＰＮＰトランジスタのコレク
    タに接続されるとともに、この接続点が前記出力トラン
    ジスタのゲートに接続され、さらに、そのソースがグラ
    ンドに接続された第１のＮＭＯＳトランジスタとから構
    成され、（３）前記第２の逆バイアス電流阻止手段は、 そのドレインが前記第１のＮＭＯＳトランジスタのゲー
    トに接続され、ソースがグランドに接続された第２のＮ
    ＭＯＳトランジスタと、 そのドレインが前記出力トランジスタのゲートに接続さ
    れ、そのソースが前記出力トランジスタのドレインに接
    続され、そのゲートが第３のＮＭＯＳトランジスタのド
    レインに接続された第２のＰＭＯＳトランジスタと、 そのゲートが電源に接続され、そのソースが出力端子に
    接続された第３のＰＭＯＳトランジスタと、 そのソースがグランドに接続され、そのゲートが第３の
    ＰＭＯＳトランジスタのドレインと第２のＮＭＯＳトラ
    ンジスタのゲートに接続された第３のＮＭＯＳトランジ
    スタとから構成されていることを特徴とするＰＭＯＳ出
    力回路。
  2. 【請求項２】 請求項第１項記載のＰＭＯＳ出力回路に
    おいて、 第２の逆バイアス電流阻止手段は、 そのドレインが前記記第１のＮＭＯＳトランジスタのゲ
    ートに接続され、ソースがグランドに接続された第２の
    ＮＭＯＳトランジスタと、 そのドレインが上記出力トランジスタのゲートに接続さ
    れ、そのソースが上記出力トランジスタのドレインに接
    続され、そのソースがグランドに接続され、そのゲート
    が第３のＮＭＯＳトランジスタのドレインに接続された
    第２のＰＭＯＳトランジスタと、 そのゲートが電源に接続され、そのソースが出力端子に
    接続された第３のＰＭＯＳトランジスタと、、 そのソースがグランドに接続され、そのゲートが第３の
    ＰＭＯＳトランジスタのドレインと第２のＮＭＯＳトラ
    ンジスタのゲートに接続された第３のＮＭＯＳトランジ
    スタと、 そのエミッタが電源に接続され、前記第１のＰＮＰトラ
    ンジスタのベースと共通接続されてカレントミラー回路
    を構成するとともにそのコレクタが上記第２のＮＭＯＳ
    トランジスタのドレインに接続された第３のＰＮＰトラ
    ンジスタにより構成されていることを特徴とするＰＭＯ
    Ｓ出力回路。
  3. 【請求項３】 請求項１または請求項２記載のＰＭＯＳ
    出力回路において、 前記第２のＰＭＯＳトランジスタのバックゲートと前記
    出力端子との間に抵抗素子を設けたことを特徴とするＰ
    ＭＯＳ出力回路。
  4. 【請求項４】 請求項１ないし請求項３記載のいずれか
    にＰＭＯＳ出力回路において、 前記第２の逆バイアス電流阻止手段を構成する前記第２
    のＰＭＯＳトランジスタに代えて、 そのドレインが前記出力トランジスタのゲートに接続さ
    れ、そのソースが前記出力トランジスタのドレインに接
    続された第４のＮＭＯＳトランジスタと、 ドレインが前記第４のＮＭＯＳトランジスタのゲートに
    接続され、そのソースが接地された第５のＮＭＯＳトラ
    ンジスタと、 前記第２のＮＭＯＳトランジスタのゲートと前記出力端
    子との間に接続された抵抗素子とから前記第２の逆バイ
    アス電流阻止手段を構成したことを特徴とするＰＭＯＳ
    出力回路。
  5. 【請求項５】 請求項１ないし請求項３のいずれかに記
    載のＰＭＯＳ出力回路において、 前記第２のＰＭＯＳトランジスタのバックゲートを、所
    定の電圧を印加することができる外部端子へ接続したこ
    とを特徴とするＰＭＯＳ出力回路。
  6. 【請求項６】 請求項１ないし請求項５のいずれかに記
    載のＰＭＯＳ出力回路において、 前記出力端子にそのドレインが接続され、かつ、そのソ
    ースがグランドに接続され、そのゲートが前記トランジ
    スタ駆動手段の前記接続点に接続された第６のＮＭＯＳ
    トランジスタを備えたことを特徴とするＰＭＯＳ出力回
    路。
  7. 【請求項７】 請求項第１項記載のＰＭＯＳ出力回路に
    おいて、（１）第１の逆バイアス電流阻止手段は、 そのエミッタが電源に接続され、そのコレクタが出力ト
    ランジスタのバックゲートに接続された第４のＰＮＰト
    ランジスタと、 そのソースが前記第４のＰＮＰトランジスタに接続さ
    れ、そのドレインがグランドに接続された第３のＮＭＯ
    Ｓトランジスタとから構成され、（２）トランジスタ駆
    動手段は、 前記第４のＰＮＰトランジスタのベースとそのベースが
    共通接続され、そのエミッタが前記電源に接続された第
    ５のＰＮＰトランジスタと、 そのドレインが前記第５のＰＮＰトランジスタのコレク
    タに接続されるとともに、この接続点が前記出力トラン
    ジスタのゲートに接続され、さらに、そのソースがグラ
    ンドに接続された第１のＮＭＯＳトランジスタとから構
    成され、（３）第２の逆バイアス電流阻止手段は、 そのドレインが前記出力トランジスタのゲートに接続さ
    れ、そのソースが前記出力トランジスタのドレインに接
    続され、そのゲートが前記電源に接続された第３のＰＭ
    ＯＳトランジスタとから構成されていることを特徴とす
    るＰＭＯＳ出力回路。
  8. 【請求項８】 請求項７記載のＰＭＯＳ出力回路におい
    て、 前記第３のＰＭＯＳトランジスタのバックゲートと前記
    出力端子との間に抵抗素子を設けたことを特徴とするＰ
    ＭＯＳ出力回路。
  9. 【請求項９】 請求項７記載のＰＭＯＳ出力回路におい
    て、 前記出力端子にそのドレインが接続され、そのソースが
    グランドに接続され、そのゲートが前記トランジスタ駆
    動手段の前記接続点に接続された第６のＮＭＯＳトラン
    ジスタを備えたことを特徴とするＰＭＯＳ出力回路。
  10. 【請求項１０】 請求項第７項記載のＰＭＯＳ出力回路
    において、（１）第１の逆バイアス電流阻止手段は、 そのアノードが前記電源に接続され、そのカソードが前
    記出力トランジスタのバックゲートに接続されたダイオ
    ードから構成され、（２）前記トランジスタ駆動手段
    は、 そのエミッタが前記電源に接続され、そのコレクタが前
    記出力トランジスタのゲートに接続された第５のＰＮＰ
    トランジスタと、 そのドレインが前記第５のＰＮＰトランジスタのベース
    に接続され、そのソースが接地された第７のＮＭＯＳト
    ランジスタと、 そのドレインが前記第６のＰＮＰトランジスタのコレク
    タに接続され、そのソースが接地された第１のＮＭＯＳ
    トランジスタとから構成され、（３）第２の逆バイアス
    電流阻止手段は、 そのドレインが前記出力トランジスタのゲートに接続さ
    れ、そのソースが前記出力トランジスタのドレインに接
    続され、そのゲートが前記電源に接続された第２のＰＭ
    ＯＳトランジスタとから構成されていることを特徴とす
    るＰＭＯＳ出力回路。
  11. 【請求項１１】 請求項１０記載のＰＭＯＳ出力回路に
    おいて、 前記出力端子にそのドレインが接続され、かつ、そのソ
    ースがグランドに接続され、そのゲートが前記第１のＮ
    ＭＯＳトランジスタのソースに接続された第６のＮＭＯ
    Ｓトランジスタを備えたことを特徴とするＰＭＯＳ出力
    回路。
  12. 【請求項１２】 請求項１０記載のＰＭＯＳ出力回路に
    おいて、 前記第２のＰＭＯＳトランジスタのバックゲートと前記
    出力端子との間に抵抗素子を設けたことを特徴とするＰ
    ＭＯＳ出力回路。
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