JP4004151B2 - 出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳまたはＢｉＣＭＯＳにより構成され、ＴＴＬの出力特性を有する出力回路に関するものである。
【０００２】
【従来の技術】
一般的なＴＴＬ回路の出力部は、図３に示すような構成を有し、バイポーラトランジスタ、例えば、ｎｐｎトランジスタＴＲ１とＴＲ２により構成されている。
トランジスタＴＲ１は電源電圧ＶCCの供給線と出力端子Ｔout との間に接続され、そのベースに入力される信号Ｓin1 に応じてオンまたはオフする。トランジスタＴＲ２は出力端子Ｔout と接地電位ＧＮＤとの間に接続され、そのベースに入力される信号Ｓin2 に応じてオンまたはオフする。
【０００３】
ここで、トランジスタＴＲ１とＴＲ２のベース・エミッタ間順方向電圧をＶBEとすると、入力信号Ｓin2 が電圧ＶBE以上のレベルにあるとき、トランジスタＴＲ２がオンし、出力端子Ｔout がローレベルＶCE2 に保持される。なお、ＶCE2 はトランジスタＴＲ２の飽和時のコレクタ・エミッタ間電圧である。
入力信号Ｓin1 がハイレベルにあるとき、トランジスタＴＲ１がオンし、このとき、出力端子Ｔout はハイレベル、例えば、（ＶCC−ＶBE1 ）に保持される。ここで、ＶBE1 はトランジスタＴＲ１のベース・エミッタ間電圧である。
なお、ＴＴＬ回路の出力部において、回路構成上信号Ｓin1 とＳin2 が同時にハイレベルにあることは禁止されている。
【０００４】
図４は上述したＴＴＬ回路の出力部の出力特性を示している。
図示のように、当該出力部において、出力端子Ｔout に（ＶCC−ＶBE）以上の電圧が出力されている場合、高インピーダンス状態となり、それ以外のとき低インピーダンス状態となる。また、図３の回路図において、出力端子Ｔout がハイレベルまたはローレベルの何れのときにおいても、トランジスタＴＲ１またはＴＲ２の何れかがオンする。即ち、出力端子Ｔout は出力レベルにかかわらず出力インピーダンスが低く設定されている。このため、当該出力部により比較的に長い伝送線を駆動する場合、伝送線の浮遊容量、負荷回路の入力容量などの容量負荷の充放電を高速に行うことができ、伝送線におけるリンギング（発振状態）の発生を回避できる。
【０００５】
図５は図３に示すＴＴＬ回路の出力部の出力特性に基づくBERGERON解析の結果を示しいている。図６は、出力部の駆動信号波形および負荷からの反射信号波形をそれぞれ示している。
【０００６】
なお、図６は負荷回路をローレベルからハイレベルに駆動する場合の信号波形を示している。図６に示すように、信号伝送線および負荷回路の電圧レベルの変動でリングングが発生するが、駆動信号および負荷からの反射信号において、リンギングにより生じた振幅の変動は急速に収束し、電圧ＶH に安定する。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来のＴＴＬ回路の出力部においては、バイポーラトランジスタを用いているため、低電圧化した場合、例えば、電源電圧ＶCCが１．８〜３．３Ｖの場合、出力電圧ＶO のハイレベルＶH は（ＶCC−ＶBE）となり、電源電圧ＶCCよりもベース・エミッタ間電圧ＶBEだけ低くなり、十分なハイレベル“Ｈ”のロジックを形成しない。このため、現在では、ＣＭＯＳにおけるｐチャネルトランジスタによってバイポーラトランジスタにおける上記電圧降下を防止し、ハイロジック“Ｈ”の伝達を実現している。
しかし、このような出力構成とした場合、ｐチャネルトランジスタのオン特性に極性がないため、大きなリンギングが発生してしまうという不利益がある。
【０００８】
図７は、ＣＭＯＳにより構成された出力部の出力特性およびそれに基づくBERGERON解析の結果を示しいている。図８はＣＭＯＳにより構成された出力部の出力信号波形および負荷からの反射信号波形をそれぞれ示している。図７に示すように、バイポーラトランジスタで構成されたＴＴＬ回路の出力部とは異なり、出力電圧ＶO が電源電圧ＶCCを越えたときでも、出力インピーダンスは大きくならない。このため、図８に示すように、例えば、出力部により負荷をローレベルからハイレベルに駆動する場合、伝送線および負荷回路の電圧レベルの変化により、リンギングが発生し、振幅の大きな反射波が現れる。
このようにＣＭＯＳを構成するｐチャネルトランジスタのオン特性に極性がないため、反射波の振幅を急速に収束させることができず、立ち上がりからある程度時間が経過したあとでもリンギングが収まらない。このリンギングにより、負荷回路の誤動作が生ずるおそれがある。
【０００９】
リンギングを防止するため、種々の対策が講じられてきた。１つの方法として、出力部にダンピング抵抗を付加し、伝送線路とのマッチング（インピーダンス整合）を行うものである。しかしながら、この方法はインピーダンス整合をとるために所定の抵抗値を持つダンピング抵抗を外付けで処理することが一般的であり、また、ＩＣチップ内部でインピーダンスを整合させた場合、スピードの低下が問題となる。
【００１０】
もう１つの方法として、出力トランジェントコントロール（出力過渡制御）がある。この方法は、反射信号によるリンギングを避けるため、進行波と反射波によって発生した合成電圧を抑制するために出力のトランジェントを信号の往復伝送時間と同一または遅く制御する。しかし、この方法では回路内部の遅延の増大が問題となり、高速な駆動を必要な場合に使用できない。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ＣＭＯＳまたはＢｉＣＭＯＳにより構成された出力回路において、オン抵抗を制御することにより出力インピーダンスを整合させ、リンギングの発生を抑制でき、誤動作を防止できる出力回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の出力回路は、第1の電圧源と出力端子との間に直列に接続されている第1の整流素子及び第1導電型の第1のMOSトランジスタと、上記第1の電圧源と上記出力端子との間に接続されている第1導電型の第2のMOSトランジスタと、上記第1及び第2のMOSトランジスタの制御端子に接続されている第1の入力端子と、上記出力端子と第2の電圧源との間に直列に接続されている第2導電型の第3のMOSトランジスタ及び第2の整流素子と、上記出力端子と上記第2の電圧源との間に接続されている第2導電型の第4のMOSトランジスタと、上記第3及び第4のMOSトランジスタの制御端子に接続されている第2の入力端子と、を有し、
上記出力端子に接続される信号伝送線の特性インピーダンスと上記第２及び第４の MOS トランジスタのオン抵抗の値とが整合されている。
【００１３】
好ましくは、上記信号伝送線の特性インピーダンスが 75 〜 100 Ωの範囲にあり、上記第 2 及び第 4 の MOS トランジスタのオン抵抗が 75 Ω以上である。
【００１４】
また好ましくは、上記第 1 及び第 2 の MOS トランジスタが pMOS トランジスタであり、上記第 3 及び第 4 の MOS トランジスタが nMOS トランジスタであり、上記第 1 の整流素子はアノードが上記第 1 の電圧源に接続され、カソードが上記第 1 の MOS トランジスタに接続されているダイオードであり、上記第 2 の整流素子はアノードが上記第 1 の MOS トランジスタに接続され、カソードが上記第 2 の電圧源に接続されているダイオードである。
【００１６】
【発明の実施の形態】
図１は本発明に係る出力回路の一実施形態を示す回路図である。
図示のように、本実施形態の出力回路は、ｐＭＯＳトランジスタＰＴ１，ＰＴ２、ｎＭＯＳトランジスタＮＴ１，ＮＴ２およびダイオードＤ１，Ｄ２により構成されている。
【００１７】
ｐＭＯＳトランジスタＰＴ１のゲートが入力端子Ｔin1 に接続され、ソースが電源電圧ＶCCの供給線に接続され、ドレインが出力端子Ｔout に接続されている。ダイオードＤ１のアノードが電源電圧ＶCCの供給線に接続され、カソードがｐＭＯＳトランジスタＰＴ２のソースに接続されている。ｐＭＯＳトランジスタＰＴ２のゲートが入力端子Ｔin1 に接続され、ドレインが出力端子Ｔout に接続されている。
【００１８】
ｎＭＯＳトランジスタＮＴ１のゲートが入力端子Ｔin2 に接続され、ドレインが出力端子Ｔout に接続され、ソースが接地されている。ｎＭＯＳトランジスタＮＴ２のゲートが入力端子Ｔin2 に接続され、ドレインが出力端子Ｔout に接続され、ソースがダイオードＤ２のアノードに接続されている。ダイオードＤ２のカソードが接地されている。
なお、電源電圧ＶCCの供給線と出力端子Ｔout との間に直列接続されているダイオードＤ１とトランジスタＰＴ２が互いに入れ代わってもよく、出力端子Ｔout と接地線との間に直列接続されているダイオードＤ２とトランジスタＮＴ２が互いに入れ代わってもよい。
【００１９】
このような構成を有する出力回路において、入力端子Ｔin1 およびＴin2 に印加される入力信号に応じて、トランジスタＰＴ１，ＰＴ２，ＮＴ１，ＮＴ２がオン／オフし、これらのトランジスタのオン／オフ状態に応じて出力端子Ｔout のレベルが制御される。
【００２０】
例えば、入力端子Ｔin1 にローレベルの入力信号が印加されたとき、トランジスタＰＴ１とＰＴ２がオンし、出力端子Ｔout はほぼ電源電圧ＶCCレベルに保持される。入力端子Ｔin2 にハイレベルの入力信号が印加されたとき、トランジスタＮＴ１とＮＴ２がオンし、出力端子Ｔout はほぼ接地電位ＧＮＤに保持される。
入力端子Ｔin1 にハイレベル、入力端子Ｔin2 にローレベルの信号が印加されたとき、トランジスタＰＴ１，ＰＴ２，ＮＴ１およびＮＴ２がともにオフするので、出力端子Ｔout がハイインピーダンス状態に保持される。なお、入力端子Ｔin1 にローレベル、入力端子Ｔin2 にハイレベルの信号が印加されたとき、トランジスタＰＴ１，ＰＴ２，ＮＴ１およびＮＴ２がともにオンし、これらのトランジスタに貫通電流が流れるので、このような入力信号の組み合わせは禁止される。実際には、入力端子Ｔin1 とＴin2 が互いに接続されて使用される場合が多く、この場合入力信号のレベルが切り換わるときを除き、ｐチャネル側とｎチャネル側の何れか一方のみがオンするので、貫通電流は流れない。
【００２１】
以下、本実施形態の出力回路の動作について説明する。
入力端子Ｔin1 ，Ｔin2 にローレベルの信号が入力されたとき、トランジスタＰＴ１，ＰＴ２がオンし、トランジスタＮＴ１，ＮＴ２がオフする。このとき、出力端子Ｔout はほぼ電源電圧ＶCCレベルに保持される。即ち、出力端子Ｔout はハイロジック“Ｈ”となる。このときの出力インピーダンスは、トランジスタＰＴ１のオン抵抗、ダイオードＤ１とトランジスタＰＴ２のオン抵抗との直列回路の合成抵抗により決まる。
【００２２】
ダイオードＤ１の順方向電圧をＶF とすると、出力電圧ＶO が（ＶCC−ＶF ）より低いとき、ダイオードＤ１がオンし、出力抵抗は低くなる。この場合、トランジスタＰＴ１およびダイオードＤ１とトランジスタＰＴ２との直列回路を介して、出力端子Ｔout に接続されている容量負荷が充電される。さらに、ダイオードＤ２のサイズを大きく形成することにより、その駆動能力が大きく、容量負荷の充電が高速に行える。
容量負荷が十分に充電された場合、また、反射信号により出力電圧ＶO が上昇し、（ＶCC−ＶF ）と等しく、またはそれより高いとき、ダイオードＤ１は逆バイアス状態にあり、カットオフされる。このとき、トランジスタＰＴ１のみがオンし、出力インピーダンスが大きくなる。
【００２３】
通常リンギング発生しやすい条件は、出力端子Ｔout に接続されている伝送線が比較的に長く、且つ伝送線の特性インピーダンスが７５〜１００Ωである。このため、トランジスタＰＴ１のオン抵抗を７５Ω以上に設定することにより、出力インピーダンスの整合がほぼ整えられ、リンギングの発生を防止できる。
【００２４】
次に、出力端子Ｔout がローレベル、即ち、“Ｌ”ロジックの場合について説明する。入力端子Ｔin1 およびＴin2 にハイレベルの信号が入力されたとき、トランジスタＮＴ１，ＮＴ２がオンし、トランジスタＰＴ１，ＰＴ２がオフする。このとき、出力端子Ｔout に接続されている伝送線および負荷回路は、トランジスタＮＴ１およびトランジスタＮＴ２とダイオードＤ２との直列回路を介して放電され、出力電圧ＶO は低下し、最後にほぼ接地電位ＧＮＤに達する。
ダイオードＤ２のサイズを大きく形成し、その駆動能力を大きくすることによって、伝送線および負荷回路の放電は高速に行える。
【００２５】
ここで、ダイオードＤ２の順方向電圧をダイオードＤ１と同じくＶF とすると、出力電圧ＶO がＶF より高いとき、ダイオードＤ２がオンし、出力インピーダンスはトランジスタＮＴ１のオン抵抗、直列接続されているダイオードＤ２とトランジスタＮＴ２のオン抵抗との合成抵抗により決まる。反射波などにより出力電圧ＶO がが低下し、ＶF と等しくなり、またはＶF より低くなると、ダイオードＤ２が逆バイアスされ、カットオフされる。このときの出力抵抗はトランジスタＮＴ１のオン抵抗のみとなる。ここで、上述したｐＭＯＳトランジスタＰＴ１と同様に、トランジスタＮＴ１のオン抵抗を７５Ω以上に設定することにより、出力インピーダンスの整合がほぼ整えられ、リンギングの発生を防止できる。
【００２６】
図２は、本実施形態の出力回路の等価回路を示している。当該等価回路において、抵抗Ｒ１はトランジスタＰＴ１のオン抵抗、抵抗Ｒ２はトランジスタＰＴ２のオン抵抗である。同じように、抵抗Ｒ３はトランジスタＮＴ１のオン抵抗、抵抗Ｒ４はトランジスタＮＴ２のオン抵抗である。通常、抵抗Ｒ１およびＲ３は７５〜１００Ωに設定され、抵抗Ｒ２およびＲ４は１０〜５０Ωに設定される。
【００２７】
等価回路におけるスイッチＳＷは、入力信号Ｓinに応じて切り換えられる。スイッチＳＷが抵抗Ｒ１，Ｒ２側に接続されているとき、出力端子Ｔout はロジック“Ｈ”となる。こととき出力電圧ＶO に応じてダイオードＤ１のバイアス状態が制御され、出力インピーダンスの調整が行われる。また、スイッチＳＷが抵抗Ｒ３，Ｒ４側に接続されているとき、出力端子Ｔout はロジック“Ｌ”となる。このとき出力電圧ＶO に応じてダイオードＤ２のバイアス状態が制御され、出力インピーダンスの調整が行われる。何れの場合においても出力インピーダンスが伝送線および負荷回路の入力インピーダンスと整合するように制御されるので、リンギングの発生を防止できる。
【００２８】
以上説明したように、本実施形態によれば、電源電圧ＶCCの供給線と出力端子Ｔout 間にトランジスタＰＴ１およびダイオードＤ１とトランジスタＰＴ２との直列回路を接続し、入力端子Ｔin1 の入力信号に応じてトランジスタＰＴ１，ＰＴ２をオン／オフさせ、出力端子Ｔout と接地電位間にトランジスタＮＴ１およびダイオードＤ２とトランジスタＮＴ２との直列回路を接続し、入力端子Ｔin2 の入力信号に応じてトランジスタＮＴ１，ＮＴ２をオン／オフさせ、出力端子Ｔout の電圧ＶO に応じてダイオードＤ１またはＤ２のバイアス状態を制御し、出力インピーダンスを調整するので、出力インピーダンスの整合を実現でき、リンギングの発生を抑制可能である。
【００２９】
【発明の効果】
以上説明したように、本発明の出力回路によれば、ＣＭＯＳまたはＢｉＣＭＯＳで構成でき、入力インピーダンスを高くでき、且つ従来のＴＴＬ回路の出力特性に近い出力特性が得られる。さらに、本発明の出力回路は低電圧化の場合でもＴＴＬ回路とほぼ同様な出力特性が得られ、リンギングの発生を抑制可能である。
また、本発明の出力回路は、トランジェントコントロールなどの遅延に影響される回路を必要としないため、高速化できる。さらに出力波形の変化速度は出力電圧に応じて変わり、出力電圧が所定のスレッショルドレベルを越えたとき高速に変化し、それ以降は緩やかに変化するので、ＥＭＩノイズの発生を低減できる。
本発明によれば、回路の構成は簡単であり、従来の回路に比べてコストの低減を容易に実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る出力回路の一実施形態を示す回路図である。
【図２】図１に示す出力回路の等価回路図である。
【図３】一般的なＴＴＬ回路の出力部の構成を示す回路図である。
【図４】ＴＴＬ回路の出力部の出力特性を示すグラフである。
【図５】ＴＴＬ回路の出力部の出力特性に基づくBERGERON解析を示すグラフである。
【図６】ＴＴＬ回路の出力部における駆動信号と反射信号の波形図である。
【図７】ＣＭＯＳ出力回路の出力特性に基づくBERGERON解析を示すグラフである。
【図８】ＣＭＯＳ出力回路における駆動信号と反射信号の波形図である。
【符号の説明】
ＰＴ１，ＰＴ２…ｐＭＯＳトランジスタ、
ＮＴ１，ＮＴ２…ｎＭＯＳトランジスタ、
Ｄ１，Ｄ２…ダイオード、
Ｒ１，Ｒ２，Ｒ３，Ｒ４…等価抵抗、
ＶCC…電源電圧、ＧＮＤ…接地電位。
【発明の属する技術分野】
本発明は、ＣＭＯＳまたはＢｉＣＭＯＳにより構成され、ＴＴＬの出力特性を有する出力回路に関するものである。
【０００２】
【従来の技術】
一般的なＴＴＬ回路の出力部は、図３に示すような構成を有し、バイポーラトランジスタ、例えば、ｎｐｎトランジスタＴＲ１とＴＲ２により構成されている。
トランジスタＴＲ１は電源電圧ＶCCの供給線と出力端子Ｔout との間に接続され、そのベースに入力される信号Ｓin1 に応じてオンまたはオフする。トランジスタＴＲ２は出力端子Ｔout と接地電位ＧＮＤとの間に接続され、そのベースに入力される信号Ｓin2 に応じてオンまたはオフする。
【０００３】
ここで、トランジスタＴＲ１とＴＲ２のベース・エミッタ間順方向電圧をＶBEとすると、入力信号Ｓin2 が電圧ＶBE以上のレベルにあるとき、トランジスタＴＲ２がオンし、出力端子Ｔout がローレベルＶCE2 に保持される。なお、ＶCE2 はトランジスタＴＲ２の飽和時のコレクタ・エミッタ間電圧である。
入力信号Ｓin1 がハイレベルにあるとき、トランジスタＴＲ１がオンし、このとき、出力端子Ｔout はハイレベル、例えば、（ＶCC−ＶBE1 ）に保持される。ここで、ＶBE1 はトランジスタＴＲ１のベース・エミッタ間電圧である。
なお、ＴＴＬ回路の出力部において、回路構成上信号Ｓin1 とＳin2 が同時にハイレベルにあることは禁止されている。
【０００４】
図４は上述したＴＴＬ回路の出力部の出力特性を示している。
図示のように、当該出力部において、出力端子Ｔout に（ＶCC−ＶBE）以上の電圧が出力されている場合、高インピーダンス状態となり、それ以外のとき低インピーダンス状態となる。また、図３の回路図において、出力端子Ｔout がハイレベルまたはローレベルの何れのときにおいても、トランジスタＴＲ１またはＴＲ２の何れかがオンする。即ち、出力端子Ｔout は出力レベルにかかわらず出力インピーダンスが低く設定されている。このため、当該出力部により比較的に長い伝送線を駆動する場合、伝送線の浮遊容量、負荷回路の入力容量などの容量負荷の充放電を高速に行うことができ、伝送線におけるリンギング（発振状態）の発生を回避できる。
【０００５】
図５は図３に示すＴＴＬ回路の出力部の出力特性に基づくBERGERON解析の結果を示しいている。図６は、出力部の駆動信号波形および負荷からの反射信号波形をそれぞれ示している。
【０００６】
なお、図６は負荷回路をローレベルからハイレベルに駆動する場合の信号波形を示している。図６に示すように、信号伝送線および負荷回路の電圧レベルの変動でリングングが発生するが、駆動信号および負荷からの反射信号において、リンギングにより生じた振幅の変動は急速に収束し、電圧ＶH に安定する。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来のＴＴＬ回路の出力部においては、バイポーラトランジスタを用いているため、低電圧化した場合、例えば、電源電圧ＶCCが１．８〜３．３Ｖの場合、出力電圧ＶO のハイレベルＶH は（ＶCC−ＶBE）となり、電源電圧ＶCCよりもベース・エミッタ間電圧ＶBEだけ低くなり、十分なハイレベル“Ｈ”のロジックを形成しない。このため、現在では、ＣＭＯＳにおけるｐチャネルトランジスタによってバイポーラトランジスタにおける上記電圧降下を防止し、ハイロジック“Ｈ”の伝達を実現している。
しかし、このような出力構成とした場合、ｐチャネルトランジスタのオン特性に極性がないため、大きなリンギングが発生してしまうという不利益がある。
【０００８】
図７は、ＣＭＯＳにより構成された出力部の出力特性およびそれに基づくBERGERON解析の結果を示しいている。図８はＣＭＯＳにより構成された出力部の出力信号波形および負荷からの反射信号波形をそれぞれ示している。図７に示すように、バイポーラトランジスタで構成されたＴＴＬ回路の出力部とは異なり、出力電圧ＶO が電源電圧ＶCCを越えたときでも、出力インピーダンスは大きくならない。このため、図８に示すように、例えば、出力部により負荷をローレベルからハイレベルに駆動する場合、伝送線および負荷回路の電圧レベルの変化により、リンギングが発生し、振幅の大きな反射波が現れる。
このようにＣＭＯＳを構成するｐチャネルトランジスタのオン特性に極性がないため、反射波の振幅を急速に収束させることができず、立ち上がりからある程度時間が経過したあとでもリンギングが収まらない。このリンギングにより、負荷回路の誤動作が生ずるおそれがある。
【０００９】
リンギングを防止するため、種々の対策が講じられてきた。１つの方法として、出力部にダンピング抵抗を付加し、伝送線路とのマッチング（インピーダンス整合）を行うものである。しかしながら、この方法はインピーダンス整合をとるために所定の抵抗値を持つダンピング抵抗を外付けで処理することが一般的であり、また、ＩＣチップ内部でインピーダンスを整合させた場合、スピードの低下が問題となる。
【００１０】
もう１つの方法として、出力トランジェントコントロール（出力過渡制御）がある。この方法は、反射信号によるリンギングを避けるため、進行波と反射波によって発生した合成電圧を抑制するために出力のトランジェントを信号の往復伝送時間と同一または遅く制御する。しかし、この方法では回路内部の遅延の増大が問題となり、高速な駆動を必要な場合に使用できない。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ＣＭＯＳまたはＢｉＣＭＯＳにより構成された出力回路において、オン抵抗を制御することにより出力インピーダンスを整合させ、リンギングの発生を抑制でき、誤動作を防止できる出力回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の出力回路は、第1の電圧源と出力端子との間に直列に接続されている第1の整流素子及び第1導電型の第1のMOSトランジスタと、上記第1の電圧源と上記出力端子との間に接続されている第1導電型の第2のMOSトランジスタと、上記第1及び第2のMOSトランジスタの制御端子に接続されている第1の入力端子と、上記出力端子と第2の電圧源との間に直列に接続されている第2導電型の第3のMOSトランジスタ及び第2の整流素子と、上記出力端子と上記第2の電圧源との間に接続されている第2導電型の第4のMOSトランジスタと、上記第3及び第4のMOSトランジスタの制御端子に接続されている第2の入力端子と、を有し、
上記出力端子に接続される信号伝送線の特性インピーダンスと上記第２及び第４の MOS トランジスタのオン抵抗の値とが整合されている。
【００１３】
好ましくは、上記信号伝送線の特性インピーダンスが 75 〜 100 Ωの範囲にあり、上記第 2 及び第 4 の MOS トランジスタのオン抵抗が 75 Ω以上である。
【００１４】
また好ましくは、上記第 1 及び第 2 の MOS トランジスタが pMOS トランジスタであり、上記第 3 及び第 4 の MOS トランジスタが nMOS トランジスタであり、上記第 1 の整流素子はアノードが上記第 1 の電圧源に接続され、カソードが上記第 1 の MOS トランジスタに接続されているダイオードであり、上記第 2 の整流素子はアノードが上記第 1 の MOS トランジスタに接続され、カソードが上記第 2 の電圧源に接続されているダイオードである。
【００１６】
【発明の実施の形態】
図１は本発明に係る出力回路の一実施形態を示す回路図である。
図示のように、本実施形態の出力回路は、ｐＭＯＳトランジスタＰＴ１，ＰＴ２、ｎＭＯＳトランジスタＮＴ１，ＮＴ２およびダイオードＤ１，Ｄ２により構成されている。
【００１７】
ｐＭＯＳトランジスタＰＴ１のゲートが入力端子Ｔin1 に接続され、ソースが電源電圧ＶCCの供給線に接続され、ドレインが出力端子Ｔout に接続されている。ダイオードＤ１のアノードが電源電圧ＶCCの供給線に接続され、カソードがｐＭＯＳトランジスタＰＴ２のソースに接続されている。ｐＭＯＳトランジスタＰＴ２のゲートが入力端子Ｔin1 に接続され、ドレインが出力端子Ｔout に接続されている。
【００１８】
ｎＭＯＳトランジスタＮＴ１のゲートが入力端子Ｔin2 に接続され、ドレインが出力端子Ｔout に接続され、ソースが接地されている。ｎＭＯＳトランジスタＮＴ２のゲートが入力端子Ｔin2 に接続され、ドレインが出力端子Ｔout に接続され、ソースがダイオードＤ２のアノードに接続されている。ダイオードＤ２のカソードが接地されている。
なお、電源電圧ＶCCの供給線と出力端子Ｔout との間に直列接続されているダイオードＤ１とトランジスタＰＴ２が互いに入れ代わってもよく、出力端子Ｔout と接地線との間に直列接続されているダイオードＤ２とトランジスタＮＴ２が互いに入れ代わってもよい。
【００１９】
このような構成を有する出力回路において、入力端子Ｔin1 およびＴin2 に印加される入力信号に応じて、トランジスタＰＴ１，ＰＴ２，ＮＴ１，ＮＴ２がオン／オフし、これらのトランジスタのオン／オフ状態に応じて出力端子Ｔout のレベルが制御される。
【００２０】
例えば、入力端子Ｔin1 にローレベルの入力信号が印加されたとき、トランジスタＰＴ１とＰＴ２がオンし、出力端子Ｔout はほぼ電源電圧ＶCCレベルに保持される。入力端子Ｔin2 にハイレベルの入力信号が印加されたとき、トランジスタＮＴ１とＮＴ２がオンし、出力端子Ｔout はほぼ接地電位ＧＮＤに保持される。
入力端子Ｔin1 にハイレベル、入力端子Ｔin2 にローレベルの信号が印加されたとき、トランジスタＰＴ１，ＰＴ２，ＮＴ１およびＮＴ２がともにオフするので、出力端子Ｔout がハイインピーダンス状態に保持される。なお、入力端子Ｔin1 にローレベル、入力端子Ｔin2 にハイレベルの信号が印加されたとき、トランジスタＰＴ１，ＰＴ２，ＮＴ１およびＮＴ２がともにオンし、これらのトランジスタに貫通電流が流れるので、このような入力信号の組み合わせは禁止される。実際には、入力端子Ｔin1 とＴin2 が互いに接続されて使用される場合が多く、この場合入力信号のレベルが切り換わるときを除き、ｐチャネル側とｎチャネル側の何れか一方のみがオンするので、貫通電流は流れない。
【００２１】
以下、本実施形態の出力回路の動作について説明する。
入力端子Ｔin1 ，Ｔin2 にローレベルの信号が入力されたとき、トランジスタＰＴ１，ＰＴ２がオンし、トランジスタＮＴ１，ＮＴ２がオフする。このとき、出力端子Ｔout はほぼ電源電圧ＶCCレベルに保持される。即ち、出力端子Ｔout はハイロジック“Ｈ”となる。このときの出力インピーダンスは、トランジスタＰＴ１のオン抵抗、ダイオードＤ１とトランジスタＰＴ２のオン抵抗との直列回路の合成抵抗により決まる。
【００２２】
ダイオードＤ１の順方向電圧をＶF とすると、出力電圧ＶO が（ＶCC−ＶF ）より低いとき、ダイオードＤ１がオンし、出力抵抗は低くなる。この場合、トランジスタＰＴ１およびダイオードＤ１とトランジスタＰＴ２との直列回路を介して、出力端子Ｔout に接続されている容量負荷が充電される。さらに、ダイオードＤ２のサイズを大きく形成することにより、その駆動能力が大きく、容量負荷の充電が高速に行える。
容量負荷が十分に充電された場合、また、反射信号により出力電圧ＶO が上昇し、（ＶCC−ＶF ）と等しく、またはそれより高いとき、ダイオードＤ１は逆バイアス状態にあり、カットオフされる。このとき、トランジスタＰＴ１のみがオンし、出力インピーダンスが大きくなる。
【００２３】
通常リンギング発生しやすい条件は、出力端子Ｔout に接続されている伝送線が比較的に長く、且つ伝送線の特性インピーダンスが７５〜１００Ωである。このため、トランジスタＰＴ１のオン抵抗を７５Ω以上に設定することにより、出力インピーダンスの整合がほぼ整えられ、リンギングの発生を防止できる。
【００２４】
次に、出力端子Ｔout がローレベル、即ち、“Ｌ”ロジックの場合について説明する。入力端子Ｔin1 およびＴin2 にハイレベルの信号が入力されたとき、トランジスタＮＴ１，ＮＴ２がオンし、トランジスタＰＴ１，ＰＴ２がオフする。このとき、出力端子Ｔout に接続されている伝送線および負荷回路は、トランジスタＮＴ１およびトランジスタＮＴ２とダイオードＤ２との直列回路を介して放電され、出力電圧ＶO は低下し、最後にほぼ接地電位ＧＮＤに達する。
ダイオードＤ２のサイズを大きく形成し、その駆動能力を大きくすることによって、伝送線および負荷回路の放電は高速に行える。
【００２５】
ここで、ダイオードＤ２の順方向電圧をダイオードＤ１と同じくＶF とすると、出力電圧ＶO がＶF より高いとき、ダイオードＤ２がオンし、出力インピーダンスはトランジスタＮＴ１のオン抵抗、直列接続されているダイオードＤ２とトランジスタＮＴ２のオン抵抗との合成抵抗により決まる。反射波などにより出力電圧ＶO がが低下し、ＶF と等しくなり、またはＶF より低くなると、ダイオードＤ２が逆バイアスされ、カットオフされる。このときの出力抵抗はトランジスタＮＴ１のオン抵抗のみとなる。ここで、上述したｐＭＯＳトランジスタＰＴ１と同様に、トランジスタＮＴ１のオン抵抗を７５Ω以上に設定することにより、出力インピーダンスの整合がほぼ整えられ、リンギングの発生を防止できる。
【００２６】
図２は、本実施形態の出力回路の等価回路を示している。当該等価回路において、抵抗Ｒ１はトランジスタＰＴ１のオン抵抗、抵抗Ｒ２はトランジスタＰＴ２のオン抵抗である。同じように、抵抗Ｒ３はトランジスタＮＴ１のオン抵抗、抵抗Ｒ４はトランジスタＮＴ２のオン抵抗である。通常、抵抗Ｒ１およびＲ３は７５〜１００Ωに設定され、抵抗Ｒ２およびＲ４は１０〜５０Ωに設定される。
【００２７】
等価回路におけるスイッチＳＷは、入力信号Ｓinに応じて切り換えられる。スイッチＳＷが抵抗Ｒ１，Ｒ２側に接続されているとき、出力端子Ｔout はロジック“Ｈ”となる。こととき出力電圧ＶO に応じてダイオードＤ１のバイアス状態が制御され、出力インピーダンスの調整が行われる。また、スイッチＳＷが抵抗Ｒ３，Ｒ４側に接続されているとき、出力端子Ｔout はロジック“Ｌ”となる。このとき出力電圧ＶO に応じてダイオードＤ２のバイアス状態が制御され、出力インピーダンスの調整が行われる。何れの場合においても出力インピーダンスが伝送線および負荷回路の入力インピーダンスと整合するように制御されるので、リンギングの発生を防止できる。
【００２８】
以上説明したように、本実施形態によれば、電源電圧ＶCCの供給線と出力端子Ｔout 間にトランジスタＰＴ１およびダイオードＤ１とトランジスタＰＴ２との直列回路を接続し、入力端子Ｔin1 の入力信号に応じてトランジスタＰＴ１，ＰＴ２をオン／オフさせ、出力端子Ｔout と接地電位間にトランジスタＮＴ１およびダイオードＤ２とトランジスタＮＴ２との直列回路を接続し、入力端子Ｔin2 の入力信号に応じてトランジスタＮＴ１，ＮＴ２をオン／オフさせ、出力端子Ｔout の電圧ＶO に応じてダイオードＤ１またはＤ２のバイアス状態を制御し、出力インピーダンスを調整するので、出力インピーダンスの整合を実現でき、リンギングの発生を抑制可能である。
【００２９】
【発明の効果】
以上説明したように、本発明の出力回路によれば、ＣＭＯＳまたはＢｉＣＭＯＳで構成でき、入力インピーダンスを高くでき、且つ従来のＴＴＬ回路の出力特性に近い出力特性が得られる。さらに、本発明の出力回路は低電圧化の場合でもＴＴＬ回路とほぼ同様な出力特性が得られ、リンギングの発生を抑制可能である。
また、本発明の出力回路は、トランジェントコントロールなどの遅延に影響される回路を必要としないため、高速化できる。さらに出力波形の変化速度は出力電圧に応じて変わり、出力電圧が所定のスレッショルドレベルを越えたとき高速に変化し、それ以降は緩やかに変化するので、ＥＭＩノイズの発生を低減できる。
本発明によれば、回路の構成は簡単であり、従来の回路に比べてコストの低減を容易に実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る出力回路の一実施形態を示す回路図である。
【図２】図１に示す出力回路の等価回路図である。
【図３】一般的なＴＴＬ回路の出力部の構成を示す回路図である。
【図４】ＴＴＬ回路の出力部の出力特性を示すグラフである。
【図５】ＴＴＬ回路の出力部の出力特性に基づくBERGERON解析を示すグラフである。
【図６】ＴＴＬ回路の出力部における駆動信号と反射信号の波形図である。
【図７】ＣＭＯＳ出力回路の出力特性に基づくBERGERON解析を示すグラフである。
【図８】ＣＭＯＳ出力回路における駆動信号と反射信号の波形図である。
【符号の説明】
ＰＴ１，ＰＴ２…ｐＭＯＳトランジスタ、
ＮＴ１，ＮＴ２…ｎＭＯＳトランジスタ、
Ｄ１，Ｄ２…ダイオード、
Ｒ１，Ｒ２，Ｒ３，Ｒ４…等価抵抗、
ＶCC…電源電圧、ＧＮＤ…接地電位。
Claims (3)
- 第1の電圧源と出力端子との間に直列に接続されている第1の整流素子及び第1導電型の第1のMOSトランジスタと、
上記第1の電圧源と上記出力端子との間に接続されている第1導電型の第2のMOSトランジスタと、
上記第1及び第2のMOSトランジスタの制御端子に接続されている第1の入力端子と、
上記出力端子と第2の電圧源との間に直列に接続されている第2導電型の第3のMOSトランジスタ及び第2の整流素子と、
上記出力端子と上記第2の電圧源との間に接続されている第2導電型の第4のMOSトランジスタと、
上記第3及び第4のMOSトランジスタの制御端子に接続されている第2の入力端子と、
を有し、
上記出力端子に接続される信号伝送線の特性インピーダンスと上記第２及び第４の MOS トランジスタのオン抵抗の値とが整合されている
出力回路。 - 上記信号伝送線の特性インピーダンスが 75 〜 100 Ωの範囲にあり、上記第 2 及び第 4 の MOS トランジスタのオン抵抗が 75 Ω以上である請求項1に記載の出力回路。
- 上記第 1 及び第 2 の MOS トランジスタが pMOS トランジスタであり、上記第 3 及び第 4 の MOS トランジスタが nMOS トランジスタであり、上記第 1 の整流素子はアノードが上記第 1 の電圧源に接続され、カソードが上記第 1 の MOS トランジスタに接続されているダイオードであり、上記第 2 の整流素子はアノードが上記第 1 の MOS トランジスタに接続され、カソードが上記第 2 の電圧源に接続されているダイオードである請求項 1 又は 2 に記載の出力回路。
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