JP2000114955A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JP2000114955A JP2000114955A JP10278994A JP27899498A JP2000114955A JP 2000114955 A JP2000114955 A JP 2000114955A JP 10278994 A JP10278994 A JP 10278994A JP 27899498 A JP27899498 A JP 27899498A JP 2000114955 A JP2000114955 A JP 2000114955A
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- transistors
- circuit
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＣＭＯＳまたはＢｉＣＭＯＳにより構成さ
れ、オン抵抗を制御することにより出力インピーダンス
を整合させ、リンギングの発生を抑制でき、誤動作を防
止できる出力回路を実現する。 【解決手段】 電源電圧供給線と出力端子Ｔout 間にト
ランジスタＰＴ１およびダイオードＤ１とトランジスタ
ＰＴ２との直列回路を接続し、入力端子Ｔin1 の入力信
号に応じてトランジスタＰＴ１，ＰＴ２をオン／オフさ
せ、出力端子Ｔou t と接地電位間にトランジスタＮＴ１
およびダイオードＤ２とトランジスタＮＴ２との直列回
路を接続し、入力端子Ｔin2 の入力信号に応じてトラン
ジスタＮＴ１，ＮＴ２をオン／オフさせ、出力端子Ｔ
out の電圧ＶO に応じてダイオードＤ１またはＤ２のバ
イアス状態を制御し、出力インピーダンスを調整するの
で、出力インピーダンスの整合を実現でき、リンギング
の発生を抑制可能である。
れ、オン抵抗を制御することにより出力インピーダンス
を整合させ、リンギングの発生を抑制でき、誤動作を防
止できる出力回路を実現する。 【解決手段】 電源電圧供給線と出力端子Ｔout 間にト
ランジスタＰＴ１およびダイオードＤ１とトランジスタ
ＰＴ２との直列回路を接続し、入力端子Ｔin1 の入力信
号に応じてトランジスタＰＴ１，ＰＴ２をオン／オフさ
せ、出力端子Ｔou t と接地電位間にトランジスタＮＴ１
およびダイオードＤ２とトランジスタＮＴ２との直列回
路を接続し、入力端子Ｔin2 の入力信号に応じてトラン
ジスタＮＴ１，ＮＴ２をオン／オフさせ、出力端子Ｔ
out の電圧ＶO に応じてダイオードＤ１またはＤ２のバ
イアス状態を制御し、出力インピーダンスを調整するの
で、出力インピーダンスの整合を実現でき、リンギング
の発生を抑制可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳまたはＢ
ｉＣＭＯＳにより構成され、ＴＴＬの出力特性を有する
出力回路に関するものである。
ｉＣＭＯＳにより構成され、ＴＴＬの出力特性を有する
出力回路に関するものである。
【０００２】
【従来の技術】一般的なＴＴＬ回路の出力部は、図３に
示すような構成を有し、バイポーラトランジスタ、例え
ば、ｎｐｎトランジスタＴＲ１とＴＲ２により構成され
ている。トランジスタＴＲ１は電源電圧ＶCCの供給線と
出力端子Ｔout との間に接続され、そのベースに入力さ
れる信号Ｓin1 に応じてオンまたはオフする。トランジ
スタＴＲ２は出力端子Ｔout と接地電位ＧＮＤとの間に
接続され、そのベースに入力される信号Ｓin2 に応じて
オンまたはオフする。
示すような構成を有し、バイポーラトランジスタ、例え
ば、ｎｐｎトランジスタＴＲ１とＴＲ２により構成され
ている。トランジスタＴＲ１は電源電圧ＶCCの供給線と
出力端子Ｔout との間に接続され、そのベースに入力さ
れる信号Ｓin1 に応じてオンまたはオフする。トランジ
スタＴＲ２は出力端子Ｔout と接地電位ＧＮＤとの間に
接続され、そのベースに入力される信号Ｓin2 に応じて
オンまたはオフする。
【０００３】ここで、トランジスタＴＲ１とＴＲ２のベ
ース・エミッタ間順方向電圧をＶBEとすると、入力信号
Ｓin2 が電圧ＶBE以上のレベルにあるとき、トランジス
タＴＲ２がオンし、出力端子Ｔout がローレベルＶCE2
に保持される。なお、ＶCE2はトランジスタＴＲ２の飽
和時のコレクタ・エミッタ間電圧である。入力信号Ｓ
in1 がハイレベルにあるとき、トランジスタＴＲ１がオ
ンし、このとき、出力端子Ｔout はハイレベル、例え
ば、（ＶCC−ＶBE1 ）に保持される。ここで、ＶBE1 は
トランジスタＴＲ１のベース・エミッタ間電圧である。
なお、ＴＴＬ回路の出力部において、回路構成上信号Ｓ
in1 とＳin2 が同時にハイレベルにあることは禁止され
ている。
ース・エミッタ間順方向電圧をＶBEとすると、入力信号
Ｓin2 が電圧ＶBE以上のレベルにあるとき、トランジス
タＴＲ２がオンし、出力端子Ｔout がローレベルＶCE2
に保持される。なお、ＶCE2はトランジスタＴＲ２の飽
和時のコレクタ・エミッタ間電圧である。入力信号Ｓ
in1 がハイレベルにあるとき、トランジスタＴＲ１がオ
ンし、このとき、出力端子Ｔout はハイレベル、例え
ば、（ＶCC−ＶBE1 ）に保持される。ここで、ＶBE1 は
トランジスタＴＲ１のベース・エミッタ間電圧である。
なお、ＴＴＬ回路の出力部において、回路構成上信号Ｓ
in1 とＳin2 が同時にハイレベルにあることは禁止され
ている。
【０００４】図４は上述したＴＴＬ回路の出力部の出力
特性を示している。図示のように、当該出力部におい
て、出力端子Ｔout に（ＶCC−ＶBE）以上の電圧が出力
されている場合、高インピーダンス状態となり、それ以
外のとき低インピーダンス状態となる。また、図３の回
路図において、出力端子Ｔout がハイレベルまたはロー
レベルの何れのときにおいても、トランジスタＴＲ１ま
たはＴＲ２の何れかがオンする。即ち、出力端子Ｔout
は出力レベルにかかわらず出力インピーダンスが低く設
定されている。このため、当該出力部により比較的に長
い伝送線を駆動する場合、伝送線の浮遊容量、負荷回路
の入力容量などの容量負荷の充放電を高速に行うことが
でき、伝送線におけるリンギング（発振状態）の発生を
回避できる。
特性を示している。図示のように、当該出力部におい
て、出力端子Ｔout に（ＶCC−ＶBE）以上の電圧が出力
されている場合、高インピーダンス状態となり、それ以
外のとき低インピーダンス状態となる。また、図３の回
路図において、出力端子Ｔout がハイレベルまたはロー
レベルの何れのときにおいても、トランジスタＴＲ１ま
たはＴＲ２の何れかがオンする。即ち、出力端子Ｔout
は出力レベルにかかわらず出力インピーダンスが低く設
定されている。このため、当該出力部により比較的に長
い伝送線を駆動する場合、伝送線の浮遊容量、負荷回路
の入力容量などの容量負荷の充放電を高速に行うことが
でき、伝送線におけるリンギング（発振状態）の発生を
回避できる。
【０００５】図５は図３に示すＴＴＬ回路の出力部の出
力特性に基づくBERGERON解析の結果を示しいている。図
６は、出力部の駆動信号波形および負荷からの反射信号
波形をそれぞれ示している。
力特性に基づくBERGERON解析の結果を示しいている。図
６は、出力部の駆動信号波形および負荷からの反射信号
波形をそれぞれ示している。
【０００６】なお、図６は負荷回路をローレベルからハ
イレベルに駆動する場合の信号波形を示している。図６
に示すように、信号伝送線および負荷回路の電圧レベル
の変動でリングングが発生するが、駆動信号および負荷
からの反射信号において、リンギングにより生じた振幅
の変動は急速に収束し、電圧ＶH に安定する。
イレベルに駆動する場合の信号波形を示している。図６
に示すように、信号伝送線および負荷回路の電圧レベル
の変動でリングングが発生するが、駆動信号および負荷
からの反射信号において、リンギングにより生じた振幅
の変動は急速に収束し、電圧ＶH に安定する。
【０００７】
【発明が解決しようとする課題】ところで、上述した従
来のＴＴＬ回路の出力部においては、バイポーラトラン
ジスタを用いているため、低電圧化した場合、例えば、
電源電圧ＶCCが１．８〜３．３Ｖの場合、出力電圧ＶO
のハイレベルＶH は（ＶCC−ＶBE）となり、電源電圧Ｖ
CCよりもベース・エミッタ間電圧ＶBEだけ低くなり、十
分なハイレベル“Ｈ”のロジックを形成しない。このた
め、現在では、ＣＭＯＳにおけるｐチャネルトランジス
タによってバイポーラトランジスタにおける上記電圧降
下を防止し、ハイロジック“Ｈ”の伝達を実現してい
る。しかし、このような出力構成とした場合、ｐチャネ
ルトランジスタのオン特性に極性がないため、大きなリ
ンギングが発生してしまうという不利益がある。
来のＴＴＬ回路の出力部においては、バイポーラトラン
ジスタを用いているため、低電圧化した場合、例えば、
電源電圧ＶCCが１．８〜３．３Ｖの場合、出力電圧ＶO
のハイレベルＶH は（ＶCC−ＶBE）となり、電源電圧Ｖ
CCよりもベース・エミッタ間電圧ＶBEだけ低くなり、十
分なハイレベル“Ｈ”のロジックを形成しない。このた
め、現在では、ＣＭＯＳにおけるｐチャネルトランジス
タによってバイポーラトランジスタにおける上記電圧降
下を防止し、ハイロジック“Ｈ”の伝達を実現してい
る。しかし、このような出力構成とした場合、ｐチャネ
ルトランジスタのオン特性に極性がないため、大きなリ
ンギングが発生してしまうという不利益がある。
【０００８】図７は、ＣＭＯＳにより構成された出力部
の出力特性およびそれに基づくBERGERON解析の結果を示
しいている。図８はＣＭＯＳにより構成された出力部の
出力信号波形および負荷からの反射信号波形をそれぞれ
示している。図７に示すように、バイポーラトランジス
タで構成されたＴＴＬ回路の出力部とは異なり、出力電
圧ＶO が電源電圧ＶCCを越えたときでも、出力インピー
ダンスは大きくならない。このため、図８に示すよう
に、例えば、出力部により負荷をローレベルからハイレ
ベルに駆動する場合、伝送線および負荷回路の電圧レベ
ルの変化により、リンギングが発生し、振幅の大きな反
射波が現れる。このようにＣＭＯＳを構成するｐチャネ
ルトランジスタのオン特性に極性がないため、反射波の
振幅を急速に収束させることができず、立ち上がりから
ある程度時間が経過したあとでもリンギングが収まらな
い。このリンギングにより、負荷回路の誤動作が生ずる
おそれがある。
の出力特性およびそれに基づくBERGERON解析の結果を示
しいている。図８はＣＭＯＳにより構成された出力部の
出力信号波形および負荷からの反射信号波形をそれぞれ
示している。図７に示すように、バイポーラトランジス
タで構成されたＴＴＬ回路の出力部とは異なり、出力電
圧ＶO が電源電圧ＶCCを越えたときでも、出力インピー
ダンスは大きくならない。このため、図８に示すよう
に、例えば、出力部により負荷をローレベルからハイレ
ベルに駆動する場合、伝送線および負荷回路の電圧レベ
ルの変化により、リンギングが発生し、振幅の大きな反
射波が現れる。このようにＣＭＯＳを構成するｐチャネ
ルトランジスタのオン特性に極性がないため、反射波の
振幅を急速に収束させることができず、立ち上がりから
ある程度時間が経過したあとでもリンギングが収まらな
い。このリンギングにより、負荷回路の誤動作が生ずる
おそれがある。
【０００９】リンギングを防止するため、種々の対策が
講じられてきた。１つの方法として、出力部にダンピン
グ抵抗を付加し、伝送線路とのマッチング（インピーダ
ンス整合）を行うものである。しかしながら、この方法
はインピーダンス整合をとるために所定の抵抗値を持つ
ダンピング抵抗を外付けで処理することが一般的であ
り、また、ＩＣチップ内部でインピーダンスを整合させ
た場合、スピードの低下が問題となる。
講じられてきた。１つの方法として、出力部にダンピン
グ抵抗を付加し、伝送線路とのマッチング（インピーダ
ンス整合）を行うものである。しかしながら、この方法
はインピーダンス整合をとるために所定の抵抗値を持つ
ダンピング抵抗を外付けで処理することが一般的であ
り、また、ＩＣチップ内部でインピーダンスを整合させ
た場合、スピードの低下が問題となる。
【００１０】もう１つの方法として、出力トランジェン
トコントロール（出力過渡制御）がある。この方法は、
反射信号によるリンギングを避けるため、進行波と反射
波によって発生した合成電圧を抑制するために出力のト
ランジェントを信号の往復伝送時間と同一または遅く制
御する。しかし、この方法では回路内部の遅延の増大が
問題となり、高速な駆動を必要な場合に使用できない。
トコントロール（出力過渡制御）がある。この方法は、
反射信号によるリンギングを避けるため、進行波と反射
波によって発生した合成電圧を抑制するために出力のト
ランジェントを信号の往復伝送時間と同一または遅く制
御する。しかし、この方法では回路内部の遅延の増大が
問題となり、高速な駆動を必要な場合に使用できない。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ＣＭＯＳまたはＢｉＣＭＯＳに
より構成された出力回路において、オン抵抗を制御する
ことにより出力インピーダンスを整合させ、リンギング
の発生を抑制でき、誤動作を防止できる出力回路を提供
することにある。
のであり、その目的は、ＣＭＯＳまたはＢｉＣＭＯＳに
より構成された出力回路において、オン抵抗を制御する
ことにより出力インピーダンスを整合させ、リンギング
の発生を抑制でき、誤動作を防止できる出力回路を提供
することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の出力回路は、第１の電圧源と出力端子との
間に直列に接続されている第１の整流素子及び第１導電
型の第１のトランジスタと、上記第１の電圧源と上記出
力端子との間に接続されている第１導電型の第２のトラ
ンジスタと、上記第１及び第２のトランジスタの制御端
子に接続されている第１の入力端子と、上記出力端子と
第２の電圧源との間に直列に接続されている第２導電型
の第３のトランジスタ及び第２の整流素子と、上記出力
端子と上記第２の電圧源との間に接続されている第２導
電型の第４のトランジスタと、上記第３及び第４のトラ
ンジスタの制御端子に接続されている第２の入力端子と
を有する。
め、本発明の出力回路は、第１の電圧源と出力端子との
間に直列に接続されている第１の整流素子及び第１導電
型の第１のトランジスタと、上記第１の電圧源と上記出
力端子との間に接続されている第１導電型の第２のトラ
ンジスタと、上記第１及び第２のトランジスタの制御端
子に接続されている第１の入力端子と、上記出力端子と
第２の電圧源との間に直列に接続されている第２導電型
の第３のトランジスタ及び第２の整流素子と、上記出力
端子と上記第２の電圧源との間に接続されている第２導
電型の第４のトランジスタと、上記第３及び第４のトラ
ンジスタの制御端子に接続されている第２の入力端子と
を有する。
【００１３】また、本発明では、好適には、上記第１及
び第２のトランジスタはｐＭＯＳトランジスタであり、
上記第３及び第４のトランジスタはｎＭＯＳトランジス
タであり、上記第１の整流素子はアノードが上記第１の
電圧源に接続され、カソードが上記第１のトランジスタ
に接続されているダイオードであり、上記第２の整流素
子はアノードが上記第１のトランジスタに接続され、カ
ソードが上記第２の電圧源に接続されているダイオード
である
び第２のトランジスタはｐＭＯＳトランジスタであり、
上記第３及び第４のトランジスタはｎＭＯＳトランジス
タであり、上記第１の整流素子はアノードが上記第１の
電圧源に接続され、カソードが上記第１のトランジスタ
に接続されているダイオードであり、上記第２の整流素
子はアノードが上記第１のトランジスタに接続され、カ
ソードが上記第２の電圧源に接続されているダイオード
である
【００１４】また、本発明では、好適には、上記第２及
び第４のトランジスタのオン抵抗が上記出力端子に接続
される信号線の特性インピーダンスに応じて設定されて
いる。
び第４のトランジスタのオン抵抗が上記出力端子に接続
される信号線の特性インピーダンスに応じて設定されて
いる。
【００１５】さらに、本発明では、好適には、上記第２
の第１導電型絶縁ゲート型電界効果トランジスタのオン
抵抗は上記出力端子に接続されている信号線の特性イン
ピーダンスに応じて設定され、上記第２の第２導電型絶
縁ゲート型電界効果トランジスタのオン抵抗は上記出力
端子に接続されている信号線の特性インピーダンスに応
じて設定される。
の第１導電型絶縁ゲート型電界効果トランジスタのオン
抵抗は上記出力端子に接続されている信号線の特性イン
ピーダンスに応じて設定され、上記第２の第２導電型絶
縁ゲート型電界効果トランジスタのオン抵抗は上記出力
端子に接続されている信号線の特性インピーダンスに応
じて設定される。
【００１６】
【発明の実施の形態】図１は本発明に係る出力回路の一
実施形態を示す回路図である。図示のように、本実施形
態の出力回路は、ｐＭＯＳトランジスタＰＴ１，ＰＴ
２、ｎＭＯＳトランジスタＮＴ１，ＮＴ２およびダイオ
ードＤ１，Ｄ２により構成されている。
実施形態を示す回路図である。図示のように、本実施形
態の出力回路は、ｐＭＯＳトランジスタＰＴ１，ＰＴ
２、ｎＭＯＳトランジスタＮＴ１，ＮＴ２およびダイオ
ードＤ１，Ｄ２により構成されている。
【００１７】ｐＭＯＳトランジスタＰＴ１のゲートが入
力端子Ｔin1 に接続され、ソースが電源電圧ＶCCの供給
線に接続され、ドレインが出力端子Ｔout に接続されて
いる。ダイオードＤ１のアノードが電源電圧ＶCCの供給
線に接続され、カソードがｐＭＯＳトランジスタＰＴ２
のソースに接続されている。ｐＭＯＳトランジスタＰＴ
２のゲートが入力端子Ｔin1 に接続され、ドレインが出
力端子Ｔout に接続されている。
力端子Ｔin1 に接続され、ソースが電源電圧ＶCCの供給
線に接続され、ドレインが出力端子Ｔout に接続されて
いる。ダイオードＤ１のアノードが電源電圧ＶCCの供給
線に接続され、カソードがｐＭＯＳトランジスタＰＴ２
のソースに接続されている。ｐＭＯＳトランジスタＰＴ
２のゲートが入力端子Ｔin1 に接続され、ドレインが出
力端子Ｔout に接続されている。
【００１８】ｎＭＯＳトランジスタＮＴ１のゲートが入
力端子Ｔin2 に接続され、ドレインが出力端子Ｔout に
接続され、ソースが接地されている。ｎＭＯＳトランジ
スタＮＴ２のゲートが入力端子Ｔin2 に接続され、ドレ
インが出力端子Ｔout に接続され、ソースがダイオード
Ｄ２のアノードに接続されている。ダイオードＤ２のカ
ソードが接地されている。なお、電源電圧ＶCCの供給線
と出力端子Ｔout との間に直列接続されているダイオー
ドＤ１とトランジスタＰＴ２が互いに入れ代わってもよ
く、出力端子Ｔou t と接地線との間に直列接続されてい
るダイオードＤ２とトランジスタＮＴ２が互いに入れ代
わってもよい。
力端子Ｔin2 に接続され、ドレインが出力端子Ｔout に
接続され、ソースが接地されている。ｎＭＯＳトランジ
スタＮＴ２のゲートが入力端子Ｔin2 に接続され、ドレ
インが出力端子Ｔout に接続され、ソースがダイオード
Ｄ２のアノードに接続されている。ダイオードＤ２のカ
ソードが接地されている。なお、電源電圧ＶCCの供給線
と出力端子Ｔout との間に直列接続されているダイオー
ドＤ１とトランジスタＰＴ２が互いに入れ代わってもよ
く、出力端子Ｔou t と接地線との間に直列接続されてい
るダイオードＤ２とトランジスタＮＴ２が互いに入れ代
わってもよい。
【００１９】このような構成を有する出力回路におい
て、入力端子Ｔin1 およびＴin2 に印加される入力信号
に応じて、トランジスタＰＴ１，ＰＴ２，ＮＴ１，ＮＴ
２がオン／オフし、これらのトランジスタのオン／オフ
状態に応じて出力端子Ｔout のレベルが制御される。
て、入力端子Ｔin1 およびＴin2 に印加される入力信号
に応じて、トランジスタＰＴ１，ＰＴ２，ＮＴ１，ＮＴ
２がオン／オフし、これらのトランジスタのオン／オフ
状態に応じて出力端子Ｔout のレベルが制御される。
【００２０】例えば、入力端子Ｔin1 にローレベルの入
力信号が印加されたとき、トランジスタＰＴ１とＰＴ２
がオンし、出力端子Ｔout はほぼ電源電圧ＶCCレベルに
保持される。入力端子Ｔin2 にハイレベルの入力信号が
印加されたとき、トランジスタＮＴ１とＮＴ２がオン
し、出力端子Ｔout はほぼ接地電位ＧＮＤに保持され
る。入力端子Ｔin1 にハイレベル、入力端子Ｔin2 にロ
ーレベルの信号が印加されたとき、トランジスタＰＴ
１，ＰＴ２，ＮＴ１およびＮＴ２がともにオフするの
で、出力端子Ｔout がハイインピーダンス状態に保持さ
れる。なお、入力端子Ｔ in1 にローレベル、入力端子Ｔ
in2 にハイレベルの信号が印加されたとき、トランジス
タＰＴ１，ＰＴ２，ＮＴ１およびＮＴ２がともにオン
し、これらのトランジスタに貫通電流が流れるので、こ
のような入力信号の組み合わせは禁止される。実際に
は、入力端子Ｔin1 とＴin2 が互いに接続されて使用さ
れる場合が多く、この場合入力信号のレベルが切り換わ
るときを除き、ｐチャネル側とｎチャネル側の何れか一
方のみがオンするので、貫通電流は流れない。
力信号が印加されたとき、トランジスタＰＴ１とＰＴ２
がオンし、出力端子Ｔout はほぼ電源電圧ＶCCレベルに
保持される。入力端子Ｔin2 にハイレベルの入力信号が
印加されたとき、トランジスタＮＴ１とＮＴ２がオン
し、出力端子Ｔout はほぼ接地電位ＧＮＤに保持され
る。入力端子Ｔin1 にハイレベル、入力端子Ｔin2 にロ
ーレベルの信号が印加されたとき、トランジスタＰＴ
１，ＰＴ２，ＮＴ１およびＮＴ２がともにオフするの
で、出力端子Ｔout がハイインピーダンス状態に保持さ
れる。なお、入力端子Ｔ in1 にローレベル、入力端子Ｔ
in2 にハイレベルの信号が印加されたとき、トランジス
タＰＴ１，ＰＴ２，ＮＴ１およびＮＴ２がともにオン
し、これらのトランジスタに貫通電流が流れるので、こ
のような入力信号の組み合わせは禁止される。実際に
は、入力端子Ｔin1 とＴin2 が互いに接続されて使用さ
れる場合が多く、この場合入力信号のレベルが切り換わ
るときを除き、ｐチャネル側とｎチャネル側の何れか一
方のみがオンするので、貫通電流は流れない。
【００２１】以下、本実施形態の出力回路の動作につい
て説明する。入力端子Ｔin1 ，Ｔin2 にローレベルの信
号が入力されたとき、トランジスタＰＴ１，ＰＴ２がオ
ンし、トランジスタＮＴ１，ＮＴ２がオフする。このと
き、出力端子Ｔout はほぼ電源電圧ＶCCレベルに保持さ
れる。即ち、出力端子Ｔoutはハイロジック“Ｈ”とな
る。このときの出力インピーダンスは、トランジスタＰ
Ｔ１のオン抵抗、ダイオードＤ１とトランジスタＰＴ２
のオン抵抗との直列回路の合成抵抗により決まる。
て説明する。入力端子Ｔin1 ，Ｔin2 にローレベルの信
号が入力されたとき、トランジスタＰＴ１，ＰＴ２がオ
ンし、トランジスタＮＴ１，ＮＴ２がオフする。このと
き、出力端子Ｔout はほぼ電源電圧ＶCCレベルに保持さ
れる。即ち、出力端子Ｔoutはハイロジック“Ｈ”とな
る。このときの出力インピーダンスは、トランジスタＰ
Ｔ１のオン抵抗、ダイオードＤ１とトランジスタＰＴ２
のオン抵抗との直列回路の合成抵抗により決まる。
【００２２】ダイオードＤ１の順方向電圧をＶF とする
と、出力電圧ＶO が（ＶCC−ＶF ）より低いとき、ダイ
オードＤ１がオンし、出力抵抗は低くなる。この場合、
トランジスタＰＴ１およびダイオードＤ１とトランジス
タＰＴ２との直列回路を介して、出力端子Ｔout に接続
されている容量負荷が充電される。さらに、ダイオード
Ｄ２のサイズを大きく形成することにより、その駆動能
力が大きく、容量負荷の充電が高速に行える。容量負荷
が十分に充電された場合、また、反射信号により出力電
圧ＶO が上昇し、（ＶCC−ＶF ）と等しく、またはそれ
より高いとき、ダイオードＤ１は逆バイアス状態にあ
り、カットオフされる。このとき、トランジスタＰＴ１
のみがオンし、出力インピーダンスが大きくなる。
と、出力電圧ＶO が（ＶCC−ＶF ）より低いとき、ダイ
オードＤ１がオンし、出力抵抗は低くなる。この場合、
トランジスタＰＴ１およびダイオードＤ１とトランジス
タＰＴ２との直列回路を介して、出力端子Ｔout に接続
されている容量負荷が充電される。さらに、ダイオード
Ｄ２のサイズを大きく形成することにより、その駆動能
力が大きく、容量負荷の充電が高速に行える。容量負荷
が十分に充電された場合、また、反射信号により出力電
圧ＶO が上昇し、（ＶCC−ＶF ）と等しく、またはそれ
より高いとき、ダイオードＤ１は逆バイアス状態にあ
り、カットオフされる。このとき、トランジスタＰＴ１
のみがオンし、出力インピーダンスが大きくなる。
【００２３】通常リンギング発生しやすい条件は、出力
端子Ｔout に接続されている伝送線が比較的に長く、且
つ伝送線の特性インピーダンスが７５〜１００Ωであ
る。このため、トランジスタＰＴ１のオン抵抗を７５Ω
以上に設定することにより、出力インピーダンスの整合
がほぼ整えられ、リンギングの発生を防止できる。
端子Ｔout に接続されている伝送線が比較的に長く、且
つ伝送線の特性インピーダンスが７５〜１００Ωであ
る。このため、トランジスタＰＴ１のオン抵抗を７５Ω
以上に設定することにより、出力インピーダンスの整合
がほぼ整えられ、リンギングの発生を防止できる。
【００２４】次に、出力端子Ｔout がローレベル、即
ち、“Ｌ”ロジックの場合について説明する。入力端子
Ｔin1 およびＴin2 にハイレベルの信号が入力されたと
き、トランジスタＮＴ１，ＮＴ２がオンし、トランジス
タＰＴ１，ＰＴ２がオフする。このとき、出力端子Ｔ
out に接続されている伝送線および負荷回路は、トラン
ジスタＮＴ１およびトランジスタＮＴ２とダイオードＤ
２との直列回路を介して放電され、出力電圧ＶO は低下
し、最後にほぼ接地電位ＧＮＤに達する。ダイオードＤ
２のサイズを大きく形成し、その駆動能力を大きくする
ことによって、伝送線および負荷回路の放電は高速に行
える。
ち、“Ｌ”ロジックの場合について説明する。入力端子
Ｔin1 およびＴin2 にハイレベルの信号が入力されたと
き、トランジスタＮＴ１，ＮＴ２がオンし、トランジス
タＰＴ１，ＰＴ２がオフする。このとき、出力端子Ｔ
out に接続されている伝送線および負荷回路は、トラン
ジスタＮＴ１およびトランジスタＮＴ２とダイオードＤ
２との直列回路を介して放電され、出力電圧ＶO は低下
し、最後にほぼ接地電位ＧＮＤに達する。ダイオードＤ
２のサイズを大きく形成し、その駆動能力を大きくする
ことによって、伝送線および負荷回路の放電は高速に行
える。
【００２５】ここで、ダイオードＤ２の順方向電圧をダ
イオードＤ１と同じくＶF とすると、出力電圧ＶO がＶ
F より高いとき、ダイオードＤ２がオンし、出力インピ
ーダンスはトランジスタＮＴ１のオン抵抗、直列接続さ
れているダイオードＤ２とトランジスタＮＴ２のオン抵
抗との合成抵抗により決まる。反射波などにより出力電
圧ＶO がが低下し、ＶF と等しくなり、またはＶF より
低くなると、ダイオードＤ２が逆バイアスされ、カット
オフされる。このときの出力抵抗はトランジスタＮＴ１
のオン抵抗のみとなる。ここで、上述したｐＭＯＳトラ
ンジスタＰＴ１と同様に、トランジスタＮＴ１のオン抵
抗を７５Ω以上に設定することにより、出力インピーダ
ンスの整合がほぼ整えられ、リンギングの発生を防止で
きる。
イオードＤ１と同じくＶF とすると、出力電圧ＶO がＶ
F より高いとき、ダイオードＤ２がオンし、出力インピ
ーダンスはトランジスタＮＴ１のオン抵抗、直列接続さ
れているダイオードＤ２とトランジスタＮＴ２のオン抵
抗との合成抵抗により決まる。反射波などにより出力電
圧ＶO がが低下し、ＶF と等しくなり、またはＶF より
低くなると、ダイオードＤ２が逆バイアスされ、カット
オフされる。このときの出力抵抗はトランジスタＮＴ１
のオン抵抗のみとなる。ここで、上述したｐＭＯＳトラ
ンジスタＰＴ１と同様に、トランジスタＮＴ１のオン抵
抗を７５Ω以上に設定することにより、出力インピーダ
ンスの整合がほぼ整えられ、リンギングの発生を防止で
きる。
【００２６】図２は、本実施形態の出力回路の等価回路
を示している。当該等価回路において、抵抗Ｒ１はトラ
ンジスタＰＴ１のオン抵抗、抵抗Ｒ２はトランジスタＰ
Ｔ２のオン抵抗である。同じように、抵抗Ｒ３はトラン
ジスタＮＴ１のオン抵抗、抵抗Ｒ４はトランジスタＮＴ
２のオン抵抗である。通常、抵抗Ｒ１およびＲ３は７５
〜１００Ωに設定され、抵抗Ｒ２およびＲ４は１０〜５
０Ωに設定される。
を示している。当該等価回路において、抵抗Ｒ１はトラ
ンジスタＰＴ１のオン抵抗、抵抗Ｒ２はトランジスタＰ
Ｔ２のオン抵抗である。同じように、抵抗Ｒ３はトラン
ジスタＮＴ１のオン抵抗、抵抗Ｒ４はトランジスタＮＴ
２のオン抵抗である。通常、抵抗Ｒ１およびＲ３は７５
〜１００Ωに設定され、抵抗Ｒ２およびＲ４は１０〜５
０Ωに設定される。
【００２７】等価回路におけるスイッチＳＷは、入力信
号Ｓinに応じて切り換えられる。スイッチＳＷが抵抗Ｒ
１，Ｒ２側に接続されているとき、出力端子Ｔout はロ
ジック“Ｈ”となる。こととき出力電圧ＶO に応じてダ
イオードＤ１のバイアス状態が制御され、出力インピー
ダンスの調整が行われる。また、スイッチＳＷが抵抗Ｒ
３，Ｒ４側に接続されているとき、出力端子Ｔout はロ
ジック“Ｌ”となる。このとき出力電圧ＶO に応じてダ
イオードＤ２のバイアス状態が制御され、出力インピー
ダンスの調整が行われる。何れの場合においても出力イ
ンピーダンスが伝送線および負荷回路の入力インピーダ
ンスと整合するように制御されるので、リンギングの発
生を防止できる。
号Ｓinに応じて切り換えられる。スイッチＳＷが抵抗Ｒ
１，Ｒ２側に接続されているとき、出力端子Ｔout はロ
ジック“Ｈ”となる。こととき出力電圧ＶO に応じてダ
イオードＤ１のバイアス状態が制御され、出力インピー
ダンスの調整が行われる。また、スイッチＳＷが抵抗Ｒ
３，Ｒ４側に接続されているとき、出力端子Ｔout はロ
ジック“Ｌ”となる。このとき出力電圧ＶO に応じてダ
イオードＤ２のバイアス状態が制御され、出力インピー
ダンスの調整が行われる。何れの場合においても出力イ
ンピーダンスが伝送線および負荷回路の入力インピーダ
ンスと整合するように制御されるので、リンギングの発
生を防止できる。
【００２８】以上説明したように、本実施形態によれ
ば、電源電圧ＶCCの供給線と出力端子Ｔout 間にトラン
ジスタＰＴ１およびダイオードＤ１とトランジスタＰＴ
２との直列回路を接続し、入力端子Ｔin1 の入力信号に
応じてトランジスタＰＴ１，ＰＴ２をオン／オフさせ、
出力端子Ｔout と接地電位間にトランジスタＮＴ１およ
びダイオードＤ２とトランジスタＮＴ２との直列回路を
接続し、入力端子Ｔin2の入力信号に応じてトランジス
タＮＴ１，ＮＴ２をオン／オフさせ、出力端子Ｔ out の
電圧ＶO に応じてダイオードＤ１またはＤ２のバイアス
状態を制御し、出力インピーダンスを調整するので、出
力インピーダンスの整合を実現でき、リンギングの発生
を抑制可能である。
ば、電源電圧ＶCCの供給線と出力端子Ｔout 間にトラン
ジスタＰＴ１およびダイオードＤ１とトランジスタＰＴ
２との直列回路を接続し、入力端子Ｔin1 の入力信号に
応じてトランジスタＰＴ１，ＰＴ２をオン／オフさせ、
出力端子Ｔout と接地電位間にトランジスタＮＴ１およ
びダイオードＤ２とトランジスタＮＴ２との直列回路を
接続し、入力端子Ｔin2の入力信号に応じてトランジス
タＮＴ１，ＮＴ２をオン／オフさせ、出力端子Ｔ out の
電圧ＶO に応じてダイオードＤ１またはＤ２のバイアス
状態を制御し、出力インピーダンスを調整するので、出
力インピーダンスの整合を実現でき、リンギングの発生
を抑制可能である。
【００２９】
【発明の効果】以上説明したように、本発明の出力回路
によれば、ＣＭＯＳまたはＢｉＣＭＯＳで構成でき、入
力インピーダンスを高くでき、且つ従来のＴＴＬ回路の
出力特性に近い出力特性が得られる。さらに、本発明の
出力回路は低電圧化の場合でもＴＴＬ回路とほぼ同様な
出力特性が得られ、リンギングの発生を抑制可能であ
る。また、本発明の出力回路は、トランジェントコント
ロールなどの遅延に影響される回路を必要としないた
め、高速化できる。さらに出力波形の変化速度は出力電
圧に応じて変わり、出力電圧が所定のスレッショルドレ
ベルを越えたとき高速に変化し、それ以降は緩やかに変
化するので、ＥＭＩノイズの発生を低減できる。本発明
によれば、回路の構成は簡単であり、従来の回路に比べ
てコストの低減を容易に実現できる利点がある。
によれば、ＣＭＯＳまたはＢｉＣＭＯＳで構成でき、入
力インピーダンスを高くでき、且つ従来のＴＴＬ回路の
出力特性に近い出力特性が得られる。さらに、本発明の
出力回路は低電圧化の場合でもＴＴＬ回路とほぼ同様な
出力特性が得られ、リンギングの発生を抑制可能であ
る。また、本発明の出力回路は、トランジェントコント
ロールなどの遅延に影響される回路を必要としないた
め、高速化できる。さらに出力波形の変化速度は出力電
圧に応じて変わり、出力電圧が所定のスレッショルドレ
ベルを越えたとき高速に変化し、それ以降は緩やかに変
化するので、ＥＭＩノイズの発生を低減できる。本発明
によれば、回路の構成は簡単であり、従来の回路に比べ
てコストの低減を容易に実現できる利点がある。
【図１】本発明に係る出力回路の一実施形態を示す回路
図である。
図である。
【図２】図１に示す出力回路の等価回路図である。
【図３】一般的なＴＴＬ回路の出力部の構成を示す回路
図である。
図である。
【図４】ＴＴＬ回路の出力部の出力特性を示すグラフで
ある。
ある。
【図５】ＴＴＬ回路の出力部の出力特性に基づくBERGER
ON解析を示すグラフである。
ON解析を示すグラフである。
【図６】ＴＴＬ回路の出力部における駆動信号と反射信
号の波形図である。
号の波形図である。
【図７】ＣＭＯＳ出力回路の出力特性に基づくBERGERON
解析を示すグラフである。
解析を示すグラフである。
【図８】ＣＭＯＳ出力回路における駆動信号と反射信号
の波形図である。
の波形図である。
ＰＴ１，ＰＴ２…ｐＭＯＳトランジスタ、 ＮＴ１，ＮＴ２…ｎＭＯＳトランジスタ、 Ｄ１，Ｄ２…ダイオード、 Ｒ１，Ｒ２，Ｒ３，Ｒ４…等価抵抗、 ＶCC…電源電圧、ＧＮＤ…接地電位。
Claims (3)
- 【請求項１】第１の電圧源と出力端子との間に直列に接
続されている第１の整流素子及び第１導電型の第１のト
ランジスタと、 上記第１の電圧源と上記出力端子との間に接続されてい
る第１導電型の第２のトランジスタと、 上記第１及び第２のトランジスタの制御端子に接続され
ている第１の入力端子と、 上記出力端子と第２の電圧源との間に直列に接続されて
いる第２導電型の第３のトランジスタ及び第２の整流素
子と、 上記出力端子と上記第２の電圧源との間に接続されてい
る第２導電型の第４のトランジスタと、 上記第３及び第４のトランジスタの制御端子に接続され
ている第２の入力端子とを有する出力回路。 - 【請求項２】上記第１及び第２のトランジスタはｐＭＯ
Ｓトランジスタであり、上記第３及び第４のトランジス
タはｎＭＯＳトランジスタであり、上記第１の整流素子
はアノードが上記第１の電圧源に接続され、カソードが
上記第１のトランジスタに接続されているダイオードで
あり、上記第２の整流素子はアノードが上記第１のトラ
ンジスタに接続され、カソードが上記第２の電圧源に接
続されているダイオードである請求項１に記載の出力回
路。 - 【請求項３】上記第２及び第４のトランジスタのオン抵
抗が上記出力端子に接続される信号線の特性インピーダ
ンスに応じて設定されている請求項１又は２に記載の出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27899498A JP4004151B2 (ja) | 1998-09-30 | 1998-09-30 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27899498A JP4004151B2 (ja) | 1998-09-30 | 1998-09-30 | 出力回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000114955A true JP2000114955A (ja) | 2000-04-21 |
| JP2000114955A5 JP2000114955A5 (ja) | 2005-10-27 |
| JP4004151B2 JP4004151B2 (ja) | 2007-11-07 |
Family
ID=17604932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27899498A Expired - Fee Related JP4004151B2 (ja) | 1998-09-30 | 1998-09-30 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4004151B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013161201A1 (ja) * | 2012-04-23 | 2013-10-31 | 株式会社デンソー | 駆動装置 |
-
1998
- 1998-09-30 JP JP27899498A patent/JP4004151B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013161201A1 (ja) * | 2012-04-23 | 2013-10-31 | 株式会社デンソー | 駆動装置 |
| US9318973B2 (en) | 2012-04-23 | 2016-04-19 | Denso Corporation | Driving device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4004151B2 (ja) | 2007-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5635861A (en) | Off chip driver circuit | |
| US5844425A (en) | CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations | |
| EP0329285B1 (en) | Output buffer | |
| US6459322B1 (en) | Level adjustment circuit and data output circuit thereof | |
| KR100351530B1 (ko) | 언더슈트 억제 전계효과 트랜지스터 스위치 | |
| US4902914A (en) | Logic circuit used in standard IC or CMOS logic level | |
| JPH0865143A (ja) | ノイズの影響を受けないリセット優先レベルシフト回路 | |
| US6121789A (en) | Output buffer with control circuitry | |
| JPH05243940A (ja) | 出力バッファ装置 | |
| US4782252A (en) | Output current control circuit for reducing ground bounce noise | |
| US6169420B1 (en) | Output buffer | |
| US5166551A (en) | High speed output circuit without fluctuation for semiconductor integrated circuits | |
| US5254885A (en) | Bi-CMOS logic circuit with feedback | |
| EP0511643B1 (en) | Output buffer circuit | |
| KR970006874B1 (ko) | 달링톤 BiCMOS 구동기 회로 | |
| JP4004151B2 (ja) | 出力回路 | |
| US20010035779A1 (en) | Low-noise buffer circuit | |
| US4877975A (en) | Logic circuit having an output signal with a gentle leading edge | |
| KR940005975B1 (ko) | 출력회로 | |
| US6847235B2 (en) | Bus driver | |
| JP2957181B2 (ja) | 半導体集積回路 | |
| US5510744A (en) | Control circuit for reducing ground and power bounce from an output driver circuit | |
| JP3654484B2 (ja) | 出力バッファ回路 | |
| JPH03123220A (ja) | 出力回路 | |
| JP2569861B2 (ja) | ＢｉＣＭＯＳ集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050826 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050826 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070420 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070625 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070724 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070821 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |