KR100351530B1

KR100351530B1 - 언더슈트 억제 전계효과 트랜지스터 스위치

Info

Publication number: KR100351530B1
Application number: KR1019990053684A
Authority: KR
Inventors: 마이론제이. 미스크; 트레너에프. 굿델
Original assignee: 페어차일드 세미컨덕터 코포레이션
Priority date: 1998-12-23
Filing date: 1999-11-30
Publication date: 2002-09-10
Also published as: DE69904912T2; EP1043838B1; KR20000047772A; DE69904912D1; EP1043838A2; EP1043838A3; US5963080A

Abstract

언더슈트 전도와 관련된 문제없이 노드들 간에 논리신호를 전달하는 버스 스위치. 상기 버스 스위치는 단일 주요 전달 트랜지스터를 포함하는 FET 스위치이다. 전달 트랜지스터의 벌크는 의사 저-전위 전원 레일을 포함하는 벌크 조절 회로에 연결된다. 상기 의사 저-전위 레일은 두개의 회로 전달 노드 중의 하나와 결합된 하나의 아비터 회로 및 두개의 전달 노드 중의 다른 하나와 결합된 제2 아비터 회로에 결합된다. 아비터 회로는, 그들 각각의 노드 또는 패드, 및 공통 저-전위 공급 레일에 결합된다. 상기 아비터는, 패드의 전위와 의사 저-전위 레일의 전위 사이의 더 낮은 전위의 신호를, 의사 저-전위 레일에 결합하기 위하여 선택한다. 이 배열은, 언더슈트 상태 중에 전달 트랜지스터의 기생 전도가 없을 것을 보장한다. 프로세스 변화와 관련된 변동을 최소화하기 위하여 사용될 수 있는 선택적인 실시예에서, 전달 트랜지스터의 게이트는 제2 의사 저-전위 전원 레일에 독립적으로 결합될 수 있다.

Description

언더슈트 억제 전계효과 트랜지스터 스위치{UNDERSHOOT HARDENED FET SWITCH}

발명의 분야

본 발명은 전자적 스위치에 관계된다. 특히, 본 발명은 하나 이상의 금속-산화물-반도체(MOS) 트랜지스터로 형성된 스위치를 포함하여, 반도체 스위치에 관계된다. 더 특정하면, 본 발명은 N형 MOS(NMOS) 전계 효과 트랜지스터(FET) 버스 스위치에 관계된다.

종래기술의 설명

반도체 기술의 발전은, 실제적으로, 기계적 릴레이의 구현인, 저가이고 높은 신뢰성을 가진 스위치를 제조하기 위한 능력을 형성해 왔다. 이들 스위치들은, 단극(single pole), 단일 스로우(single throw), 타입 릴레이(type relay)로서, 그러나 이들에만 제한되지는 않고, 구현될 때, 특별히 유용한 것으로 알려져 왔다. 반도체 스위치는, 실패없이 비교적 높은 전류를 전달하는 능력 뿐만 아니라 높은 스위칭 속도를 얻을 수 있기 때문에, 종래의 기계적 릴레이의 대체물로서 점점 더 많이 사용되고 있다. 이들 스위치는, 신호의 통과를 허용하거나, 금지하기 위하여 트랜지스터 -보통 MOS 트랜지스터- 의 특성을 이용하기 때문에 전달(transfer) 게이트 또는 패스(pass) 트랜지스터라고 흔히 불린다.

스위치가, 많은 분야에서 광범위하게 사용된다는 점은 주지되어 있다. 스위치는, 자동차 및 가전제품을 포함하여, 이들에 제한되지 않고, 모든 종류의 대형 소형 소비제품에 사용된다. 스위치는, 아날로그 루터(router), 게이트, 및 릴레이로서 사용될 수 있고, 그리고 사용되고 있다. 스위치는 디지털 멀티플렉서, 루터 및 게이트로서도 또한 사용되고 있다.

다수의 종래기술의 전달 게이트가 디지털 및 아날로그 응용을 위하여 발전되어 왔다. 최근의 혁신은, 입력치가 고- 및 저-전위 전원 레일 값을 넘어설 때, 즉, 전달 게이트 입력 전위가 고-전위 레일(Vcc)을 양으로 초과하거나, 또는 저-전위 레일(GND)을 음으로 초과할 때, 격리(isolation)를 유지하는 어떤 방법을 제공하면서, 3.3 볼트 및 2.5 볼트와 같은 더 낮은 전력 공급 전위에서의 동작을 위한 방법을 제공하였다. 비교적 일반적으로 사용되어온 그러한 장치 중의 하나가 도 1에 도시되어 있다.

트랜지스터의 상보적인 쌍, NMOS 트랜지스터(M1) 및 PMOS 트랜지스터 (M2)가, 노드 (A 및 B) 사이에 신호를 전도하며, 여기서 이들 노드 각각은 확장된 회로에 결합가능하다. 제어신호(OEN)(입력으로서 노드(B)와도 결합될 수 있지만, 설명 목적만을 위하여 입력으로서 노드(A)와 결합된 것으로 도 1에 도시됨)가 논리 "고" 또는 "1"일 때, 트랜지스터(M1)가 턴온되고, 그리고 인버터(I1)에 의하여 형성된 반전의 결과로서 트랜지스터(M2)도 또한 턴온된다. 이 조건에서, 두개의 트랜지스터가 "온"이고, 노드(B)의 전위가 필수적으로 노드(A)의 전위와 동일하다. OEN이논리 "저" 또는 "0"에 있을때, 양 트랜지스터는 오프이고, 노드들(A 및 B)간의 임의의 신호의 전송에 있어서 큰 임피던스가 존재한다. 이것은, 고-전위 전원 레일(Vcc)의 전위보다 작고, 저-전위 전원 레일(GND)보다 큰, 노드(A 또는 B)에서의 모든 전위에 대하여도 적용된다. 그러나, 입력 또는 출력 노드가 Vcc보다 크거나, GND보다 작을 때, 트랜지스터(M1)의 게이트에서의 전형적인 논리 "저", 및 M2의 게이트에서의 전형적인 논리 "고"와 관련된 전위는 이들 트랜지스터를 오프로 유지하기에 불충분하다. 입력(OEN)에 인가된 논리 레벨과는 무관하게, Vcc보다 높은 전위에 대하여는, M2가 턴온될 것이고, GND보다 낮은 전위에 대하여는, M1가 턴온될 것이다. 그 결과, 입력 또는 출력에서의 과전압 상태는, M1 및 M2가, 차단되어야 한다고 OEN이 간주하는 신호가 통과하는 것을 허용하도록 할 것이다. 과소전압 상태는 동일한 OEN 상태하에서 유사하게 통과될 것이다.

이 개시를 위하여, 용어 "과전압" 및 "과소전압"은, 동적(AC) 조건 뿐만 아니라 정적(DC) 조건하에서 일어나는, 상기 언급된 전위 변동을 의미한다. 그 이유때문에, 과전압은 오버슈트와 교대로 사용될 수 있다. 유사하게, 과소전압은 언더슈트와 교대로 사용될 수 있다. 그들 상태 중 어떤 것의 통과도, 그러한 상태가 차단되어야 한다고 OEN이 간주할 때, 바람직하지 않다.

도 1의 상보적 전달 게이트와 관련된 문제의 적어도 한 부분을 해결하기 위하여 설계된 장치가 도 2에 도시되어 있다. 이 장치는, NMOS 트랜지스터(M1)가 노드(A 및 B) 사이에 결합되도록 두면서, PMOS 트랜지스터(M2)의 제거를 포함하고 있으며, 여기서, 노드(A)는 제1 확장 회로로부터의 입력, 또는 그 회로로의 출력이고, 노드(B)는 제2 확장 회로로부터의 입력, 또는 그 회로로의 출력이다. 예전과 같이, 제어 노드(OEN)는 M1의 동작을 제어하도록 설계된다. 동작중에, OEN으로부터 M1의 게이트로의 논리 레벨 "고"는 M1이 동작하게 하고, 이에 따라 신호가 노드 (A 및 B) 사이를 통과하도록 한다. 논리 레벨 "저"는 M1을 턴오프시키고, A 및 B 사이의 신호의 전달을 차단한다. 트랜지스터(M2)의 제거는, 노드(A) 또는 노드(B)의 전위가 Vcc를 초과할 때, 그 문제를 해결하는데, 이는 그 트랜지스터가 턴온되기 위하여 그 곳에 위치되지 않기 때문이다. 불행하게도, 그것은 GND를 초과하는 음의 전압의 조건하에서, 전달 게이트가 오프되어야 하는 때에 전달 게이트가 턴온될 가능성을 제거하지는 못한다.

선택적이고, 더 복잡한 종래의 전달 게이트가 도 3에 도시되어 있다. 그 장치는 NMOS 패스 트랜지스터의 직렬 쌍을 포함한다. OEN이 논리 "저" 또는 "오프" 신호를 전송할 때, Vcc 및 GND가 초과될 때조차도 도 3의 회로는 오프 상태로 남아있다. 따라서, 이 회로는 도 2에 도시된 회로에 대하여 적절한 대안이다. 그러나, 두개의 NMOS 트랜지스터를 직렬로 사용함과 관련된 실효 드레인-소스 저항(R_DS)이, 특정한 특성과 트랜지스터의 결합에 의존하여 수백 오옴이다. 그 저항이 아날로그 장치에서는 수용가능하지만, 회로의 동작 속도에 있어서, RC 시상수가 중요한 고려점인 디지털 시스템에서는 그렇지 않다. 그러므로, 이 전달 게이트는 증가적으로 더 빠른 속도로 동작하는 디지털 회로에 대하여는 특별히 적합하지 않을 것이다.

휴이 외.(Hui et al.)에게 발급된 미국 특허 제5,808,502호는, 노드 또는 패드 간의 선택된 신호의 전달에 사용된 한개의 트랜지스터 및 두개의 직렬 트랜지스터에 관련하여 주목되는 문제들의 일부를 설명하였다. 휴이는, 충전 펌프를 사용하여 트랜지스터의 게이트에 공급된 전위를 증가시키는 해결책을 제공하였다. 그러한 해결책은, 충전펌프에 결합되는 커패시터의 부가를 통해 휴이가 해결하려고 모색했던 잡음 문제를 포함하여, 그 자체의 문제를 가진다. 그러나, 휴이의 해결책은, 격리를 유지하기 위하여 직렬 트랜지스터의 사용을 포함한다. 직렬 트랜지스터 방식은, 인에이블된 직렬 트랜지스터 전달 게이트의 커패시턴스가 단일 트랜지스터 전달 게이트의 것보다 훨씬 크기 때문에, 사용자에게 불리하다. 양 FET 장치의 커패시턴스는 전달 게이트의 I/O 포트 상에 존재한다.

도 2의 회로에 도시된 바와 같이 실질적으로 FET 스위치로서 단일 NMOS 트랜지스터를 사용하여 전달 게이트가 동작하도록 하는 것이 바람직하다. 이것은, 회로가 실질적으로 도 3에 도시된 바와 같을 때, 스위치 회로의 출력에서 경험되는 비교적 높은 저항 및 비교적 높은 커패시턴스의 문제를 처리할 것이다. 그러나, 도 2의 종래의 단일 NMOS 스위치는, 트랜지스터의 소스 또는 드레인과, 그 벌크(bulk) 사이에 연결된 기생 다이오드가 존재한다는 점에서, 언더슈트 상태 중에는 허용될 수 없다. 벌크는, 보통 접지로 간주되는 저-전위 전원 레일에 결합된다. 저-전위 레일에서의 전압 언더슈트 상태 중에는, 상기 기생 다이오드는, 접지 전위보다 낮은 전위에서 있는 것에 의존하여, 접지로부터 입력 노드 또는 출력노드로 전류를 전도시킨다. 그 조건 하에서, 전류는 출력 노드로부터 입력 노드로 이동할 것이고, 이에 따라서, 그렇지 않으면 출력노드에서 일어날 신호 전송의 중단을 야기한다.이것은 OEN에서의 인에이블 신호의 상태와 무관하게 일어날 수 있다.

단일 NMOS FET 스위치의 물리적 구조의 두가지 특성은 이 분명히 바람직하지 않은 기생 전도 상태를 유발한다. 그 첫번째는 기생 바이폴라 NPN 트랜지스터의 형성이다. 두번째는, 어떤 언더슈트 상황에서 NMOS FET 스위치의 의도하지 않은 턴온이다. 첫번째 상태에 관하여, 드레인(N형 콜렉터), 트랜지스터 벌크(P형 베이스), 및 소스(N형 이미터)가 NPN 트랜지스터를 형성한다. 서브-미크론 프로세스에서 현재 사용 중인 트랜지스터 제조 단계가, 이 공통-베이스 기생 바이폴라 트랜지스터에 있어서, 약 10의 공통-이미터 이득(β)과 등가인 전류이득을 산출할 수 있다. 따라서, 언더슈트 상태 중에, 저-전위 레일에서 더 음의 입력 노드로 이동하는 비교적 작은 전류가, 출력 노드에서 입력 노드로 이동하는 바람직하지 않은 기생 전류에 10배의 증가를 형성시킨다. 물론, 이상적인 FET 스위치에서는, 특별히 인에이블되지 않으면, 출력 노드에서 입력 노드로 흐르는 전류가 없어야 한다.

종래의 단일-FET 스위치의 기생 다이오드와 관련된 다른 바람직하지 않은 상태는, 언더슈트 상황 중에 FET 스위치의 의도되지 않은 턴온에 관계된다. 특히, 이것은, 트랜지스터를 턴온시키기에 충분한 트랜지스터의 벌크 내의 전압 강하를 유발하기에 충분하도록, 트랜지스터의 기판 내에 발생된 전류가 존재할 때 일어난다. 저-전위 레일과 저-전위 회로 노드 간에 형성된 전류가 트랜지스터의 스레숄드(threshhold) 턴온 전위(V_TN)와 적어도 등가인, 기판/벌크 저항에 걸친 강하를 유발한다면, 트랜지스터는 하나의 회로 노드로부터 다른 회로 노드로 전류를전도시킬 것이다.

기생 NPN 바이폴라 트랜지스터 상태를 방지하기 위하여는, 스위치가 디스에이블될 때, 주요(primary) FET 벌크를 접지로부터 격리하는 것이 필요하다는 것을 알 수 있다. 그러나, 두번째 문제 상태를 다루기 위하여, 주요 트랜지스터의 게이트 전위를 그 벌크 전위와 실질적으로 동일하게 유지시키는 것이 필요하다. 그러므로, 필요한 것은 양 문제점을 해결하는 FET 스위치이다. 또한 필요한 것은 종래의 스위치보다 더 작은 저항 및 커패시턴스를 제공하는 그러한 FET 스위치이다. 그럼에도 또한, 필요한 것은, 바람직하게는 종래 스위치보다 더 작은 칩 공간을 차지하는 FET 스위치이다.

발명의 요약

디지털 및 아날로그 동작용 스위치로서 작용하는 반도체 회로를 제공하는 것이 본 발명의 목적이다. 5 볼트 이하의 공급 전압을 포함하여, 광범위한 공급전압에 대하여 동작가능한 전달 게이트 또는 패스 게이트인 반도체 스위치를 제공하는 것도 본 발명의 목적이다. 언더슈트 상태 중에 의도된 방식으로 동작가능하게 유지되는 전달 게이트 회로를 제공하는 것이 본 발명의 또다른 목적이다. 기생 NPN 바이폴라 트랜지스터 상태를 방지하기 위하여 스위치가 디스에이블되었을 때, 주요 FET 벌크를 접지로부터 격리하는 FET 스위치를 제공하기 위한 목표가 그 목적의 일부로서 포함된다. 또다른 목표는 주요 트랜지스터의 게이트 전위를 그 벌크 전위와 실질적으로 동일하거나 그보다 더 낮게 유지하는 것이다. 마지막으로, 감소된 저항및 커패시턴스 특성을 가지며, 사용자를 위한 성능을 최적화하는 그러한 FET 스위치 회로를 제공하는 것이 목적이다.

도 1은, 전달 장치의 주요 전달 요소로서, CMOS 트랜지스터 쌍을 구비한 종래기술의 전달 게이트의 간략화된 개략도이다.

도 2는, 전달 장치로서, 단일 인핸스먼트-모드 NMOS 트랜지스터를 구비한 종래 기술의 전달 게이트의 간략화된 개략도이다.

도 3은, 전달 장치의 주요 전달 요소로서, 일련의 MOS 트랜지스터를 구비한 종래 기술의 전달 게이트의 간략화된 개략도이다.

도 4는, 확장된 회로에 결합가능한 버스 스위치의 주요 전달 요소로서, 벌크 드라이버 부-회로 블록, 및 한 쌍의 아비터 부-회로 블록들과 결합된 NMOS 트랜지스터를 나타내는, 본 발명의 언더슈트 억제 FET 스위치 회로의 개략 블록도이다.

도 5는, 아비터 부-회로 요소의 세부를 구비한, 본 발명의 언더슈트 억제 FET 스위치 회로의 개략도이다.

도 6은, 분리된 벌크 드라이버 및 게이트 드라이버 부-회로 구성을 도시하는, 본 발명의 언더슈트 억제 FET 스위치의 선택적인 배열의 개략도이다.

도 7은, 도 7a-7c를 포함하여, 전달 회로가 디스에이블되어야 할 때, 언더슈트하는 신호의 기생 전도를 차단함에 있어서, 도 2의 종래-기술의 전달 회로의 무능력에 관계된 일련의 파형을 도시한다.

도 8은, 도 8a-8c를 포함하여, 본 발명의 버스 스위치의 언더슈트 차단 능력에 관계된 일련의 파형을 도시한다.

이들 및 다른 목적들은, 본 발명에서, 고- 및 저-전위 전원 레일과, 회로의 입력 및 출력 노드에 동시에 결합되어, OE 신호의 제어하에, 입력/출력 전달 장치인 주요 FET 스위치의 격리가 모든 입력/출력 전압 조건하에서 달성되도록 하는 MOS 트랜지스터의 세트의 배치를 통하여 이루어진다. 요약하면, 도 2에 도시된 종래기술의 단일 NMOS 트랜지스터가 스위치로서 사용된다. 그 단일 NMOS 트랜지스터에 두개의 전위 아비터(arbiter) 부-회로(sub-circuit), 및 벌크 전위 결합 부-회로가 결합된다. 제1 아비터 부-회로는 제1 (입력 또는 출력) 회로 노드의 전위에 관련하여 주요 스위치 트랜지스터의 벌크의 전위를 조절한다. 제2 아비터회로는 제2 (입력 또는 출력) 회로 노드의 전위에 관하여 트랜지스터의 벌크 전위를 조절한다. 부-회로를 결합시키는 벌크 전위는, 어떤 아비터 부-회로가, 주요 스위치 트랜지스터 벌크 노드에 결합되는 의사(pseudo)-저 전위 전원 레일을 구동하기 위하여 사용되는지를 선택한다. 이들 아비터 부-회로들 및 벌크 전위 결합 부-회로는, 저-전위 전원 레일 및 전달(노드(A)로부터 노드(B)로, 또는 노드(B)로부터 노드(A)로 전달)되는 입력과 관련된 두개의 전위 중 낮은 것이 본 발명의 주요 스위치 트랜지스터의 벌크에 교대로 결합되는 의사 저-전위 전원 레일에의 전원으로서 사용되는 것을 보장하도록 설계된다. 따라서, 본 발명의 주요 스위치 또는 전달 트랜지스터의 벌크는 가능한 최저의 전위로 항상 유지될 것이며, 따라서 상기 설명된 기생 전도 상태 중 어느것도 형성하지 않을 것이다.

본 발명의 회로는, 모든 조건 하에서 버스 스위치의 완전한 동작 능력을 보장하는 방식으로, 전달 트랜지스터의 게이트를 인에이블 신호에 연결하도록 설계된 제어기 회로를 더 포함한다. 특히, 제어기 회로는, 바람직하게는, 그 출력이 전달 트랜지스터의 게이트, 및 의사 저-전위 레일에 결합된 저-전위 노드에 결합된 인버터이다. 상기 인버터의 출력은 또한 바람직하게는 인에이블시에 버스 스위치의 표준 동작을 보장하는 벌크 전위 결합 회로에 결합된다.

본 발명의 이들 및 기타의 장점은 하기의 본발명의 실시예의 상세한 설명, 첨부도면, 및 부가된 청구항의 검토에 의하여 명백하게 될 것이다.

본 발명의 바람직한 실시예의 상세한 설명

본 발명의 언더슈트-억제 버스 스위치(10)가 도 4에 도시되어 있다. 상기 스위치(10)는, 제1 아비터회로(20), 제2 아비터회로(30), 의사 저-전위 레일(PGND), 벌크 전위 결합회로(40), 및 전달 트랜지스터(M1)를 포함한다. 표준 고-전위 전원 레일(Vcc)에 의하여 전원공급되는 인에이블 제어기 회로(50)가, 전달 트랜지스터(M1)를 활성화시키기 위한 선택가능한 신호를 정의하기 위하여 사용된다. 출력 인에이블 노드(OEN)에 의하여 제어회로(도시되지 않음)로부터 전달되어 오는 인에이블 신호는, 바람직하게는, 회로(50)를 통하여 의사-저 전위 전원 레일(PGND) 및 M1의 게이트에 결합된다. 트랜지스터(M1)는, 노드들(A 및 B) 사이의 신호의 전달의 주요 조정기(regulator)이다. 그것은 바람직하게는 격리된 P형 웰(well)로 형성된 N형 MOS 트랜지스터이다. 노드(A) 또는 노드(B) 중의 하나가,이들 두 노드에 결합된 외부회로 사이의 신호 전달의 방향에 따라, 입력 노드 또는 출력노드일 수 있다.

도 3의 종래기술의 스위치에 관련된 단점 없이, 버스 스위치(10) 내의 단일 전달 트랜지스터의 사용의 장점을 완전히 취하기 위해서, M1의 벌크가, 의사 저-전위 레일(PGND)에 결합된다. 벌크 전위 결합 회로(40)와 결합된 아비터(20 및 30)는, 언제나 노드(A), 노드(B), 또는 GND에서의 전위 중의 낮은 것으로서, PGND의 전위를 정의한다. 상기 회로는, M1의 벌크가 노드(A) 또는 노드(B)에서 언더슈트가 일어나는지에 관계없이 "보호되도록", 설계된다는 것이 주목되어야 한다. 특히, 제1 아비터 회로(20)는, 벌크 결합 회로(40)로 전송하기 위한 두개의 기준과 관련된 더 낮은 전위를 선택하는 수단과 함께 노드(A) 및 GND에 결합된다. 유사하게, 제2 아비터 회로(30)는, 벌크 전위 결합 회로(40)로 전송하기 위한 두개의 기준과 관련된 더 낮은 전위를 선택하는 수단과 함께 노드(B) 및 GND에 결합된다. 벌크 전위 결합 회로(40)는 노드(A), 노드(B), 및 회로(50)의 출력을 감지하여, 의사-저 전위 전원 레일(PGND)을 노드(A), 노드(B), 또는 GND에서의 전위 중 낮은 것으로 드라이브한다.

도 4에 도시된 회로(10)는, M1의 벌크로부터 PGND로의 접속과, 회로(20 및 30)의 배열을 통한 트랜지스터(M1)의 바이폴라(bipolar:양극성) 효과에 의하여 유발되는 기생 전도를 차단한다. 바이폴라 기생 전도는 그렇지 않으면 노드(A) 및 노드(B) 모두에서 일어나는 언더슈트 상황 중에 일어날 것이다. 그러나, 기생 바이폴라 트랜지스터의 베이스와 등가물인 M1의 벌크가, 어느 한 노드의 가장 낮은 전위에 있을 것이고, 따라서 언더슈트 상황 중에 GND의 전위보다 낮을 것이므로, 그 장치의 턴온을 유발하기에는 불충분한 전위가 존재할 것이다. 회로(10)는 또한, 전계효과 전위가 M1내에서, 게이트에서 벌크로의 전위가 Vt를 초과하도록 하기에 충분할 때, 일어날 수 있는 기생 전도를 방지하도록 설계된다. 특히, 이것은 제어기 회로(50)를, GND 보다는 PGND에 기준화시킴에 의하여 달성된다. 제어기 회로(50)는, M1이 디스에이블되어야 하는 때, 그 게이트는 그 벌크에 결합되어, 그것이 턴온될 수 없는 것을 보장하도록 설계된다. 아울러, OEN 에서의 신호가 M1의 활성화를 트리거할 때, 회로(50)는 회로(40) 내의 트랜지스터(M5)를 턴온하도록 설계된다. 트랜지스터(M5)는 PGND 와 GND 사이에 결합되어, 그 상황에서 그들을 함께 결합시켜서, 그에 따라 M1의 게이트-벌크 채널에 걸쳐서 풀 스윙(full swing) 전위를 허용한다. 그것은, 활성(active) 상태하에서, 회로(10)의 표준 동작을 허용한다. 디스에이블 상태하에서는, 트랜지스터(M5)는, 트랜지스터(M1)에 유사하게 구동되어, 그 게이트와 벌크가 PGND에 결합된다.

본 발명의 회로(10)의 제1 설계가 도 5에 도시되어 있다. 그것은, A에 결합된 소스, 및 B에 결합된 드레인을 가지는 전달 트랜지스터(M1)을 포함한다. M1의 게이트는 제어기 회로(50)의 출력에 결합된다. 제어기 회로(50)는, PMOS 트랜지스터(M9) 및 NMOS 트랜지스터(M10)를 포함한다. 트랜지스터(M9)는 그 소스가 Vcc에 결합되고, 그 게이트는 OEN에 결합되고, 그리고, 그 드레인은 M10의 드레인 및 M1의 게이트에 결합된다. 트랜지스터(M10)는, 그 소스가 PGND에 결합되고, 그 게이트는 OEN에 결합되고, 그리고, 그 드레인은, M9의 드레인 및 M1의 게이트에 결합된다.

도 5를 계속하여 참조하면, 제1 아비터 회로(20)는, 트랜지스터(M2-M3)를 포함한다. 트랜지스터(M2)는 그 게이트가 노드(A)에 결합되고, 그 드레인은 GND에 결합되고, 그리고, 그 소스는 회로(40)에 결합된다. 트랜지스터(M3)는 그 게이트는 GND에 결합되고, 그 드레인은 노드(A)에 결합되며, 그리고, 그 소스는 회로(40)에 결합된다. GND 또는 노드(A) 중의 하나의 더 낮은 전위가, 벌크 전위 결합 회로(40)로 전달될 것이라는 것을, 아비터 회로(20)의 두 개의 트랜지스터의 배열을 통하여 알 수 있다. GND 전위가 노드(A) 전위보다 높을때, 트랜지스터(M3)는 전도되고, 노드(A)의 신호를 회로(40)로 전달한다. 노드(A) 전위가 GND 전위보다 높을때, 트랜지스터(M2)는 전도되고, GND의 전위를 회로(40)에 결합시킨다.

제2 아비터 회로(30)는, 제1 아비터 회로(20)의 거울상(mirror image)으로서 설계된다. 그것은 트랜지스터(M7-M8)를 포함한다. 트랜지스터(M8)는 그 게이트가 노드(B)에 결합되고, 그 드레인은 GND에 결합되고, 그리고, 그 소스는 회로(40)에 결합된다. 트랜지스터(M7)는, 그 게이트는 GND에 결합되고, 그 드레인은 노드(B)에 결합되고, 그리고, 그 소스는 또한 회로(40)에 결합된다. GND 또는 노드(B) 중의 하나의 더 낮은 전위가, 벌크 전위 결합 회로(40)로 전달될 것이라는 것을, 아비터 회로(30)의 두 개의 트랜지스터의 배열을 통하여 알 수 있다. GND 전위가 노드(B) 전위보다 높을때, 트랜지스터(M7)는 전도되고, 노드(B)의 신호를 회로(40)로 전달한다. 노드(B) 전위가 GND 전위보다 높을때, 트랜지스터(M8)는 전도되고, GND의 전위를 회로(40)에 결합시킨다.

벌크 전위 결합 회로(40)는 트랜지스터들(M4-M6 및 M11)을 포함한다. 트랜지스터(M4)는 그 게이트가 노드(B)에 결합되고, 그 드레인은 PGND에 결합되고, 그리고, 그 소스 및 벌크는 회로(20)에 결합된다. 트랜지스터(M6)는 그 게이트가 노드(A)에 결합되고, 그 드레인은 PGND에 결합되고, 그리고, 그 소스 및 벌크는 회로(30)에 결합된다. 트랜지스터(M4 및 M6)의 구성은, 언더슈트에서 더 낮은 전위를 가지는 패드에 결합된 아비터 회로와 관련된 전위가 PGND에 공급될 것을 보장한다. 트랜지스터(M5)는, 그 게이트가 제어기 회로(50)의 출력에 결합되고, 그 소스 및 벌크는 PGND에 결합되고, 그리고, 그 드레인은 GND에 결합된다. 회로(10)가 OEN에서 논리 "저"의 도입을 통하여 또는 다른 적당한 논리수단을 통하여 인에이블될 때, 트랜지스터(M5)는, 전위 레일(PGND 및 GND)사이에, 표준 FET 버스 스위치 동작을 보장하는 저 임피던스 경로를 제공한다. 트랜지스터(M11)는, 그 게이트는 노드(OEN)에 결합되고, 그 드레인은 GND에 결합되고, 그리고, 그 소스 및 벌크는 PGND에 결합된다. 트랜지스터(M11)는, 바람직하게는 아주 좁은 장치이어서, OEN에 의하여 인에이블될 때조차도 비교적 높은 임피던스 경로를 제공한다. 트랜지스터(M11)의 선택적인 구현은 높은 값의 저항기 또는 다른 그러한 장치의 구현일 수 있다. M11의 구성은, OEN이 주요 전달 트랜지스터(M1)가 디스에이블될 것을 명령할 때, 이 고-임피던스 경로를 통하여 PGND를 GND에 결합시키는 역할을 한다. 이 고 임피던스 결합은, 노드(A) 및 노드(B) 모두가 GND 전위에 있을 경우에, PGND 상에 저 전위를 유지하기 위하여 필요하다. 언더슈트 상황 중에, 트랜지스터(M4 또는 M6)는, 트랜지스터(M11)에 형성된 고 임피던스 경로에 무관하게 PGND 상의 전위를 결정하는 저 임피던스를 제공한다.

본 발명의 버스 스위치의 선택적인 설계가, 회로(200)에 관하여, 도 6에 도시되어 있다. 선택적인 회로(200)는 실제적인 구현에서 더 높은 차수(order) 효과에의 감도를 감소시키기 위하여 사용될 수 있다. 회로(200) 내에서, 도 5에 도시된 것과 같은 구성요소에는 동일한 부재 번호가 부여되었다. 아울러, 관련된 제3 아비터 회로(220), 제4 아비터 회로(230), 및 전달 트랜지스터 게이트 결합 회로(240)가, 트랜지스터(M1)의 게이트가 그 트랜지스터의 벌크로부터 완전히 격리되는 것을 보장한다. 도 5의 회로(10)에서, 트랜지스터(M1)의 게이트는 트랜지스터(M5)의 게이트에 결합되었고, 이에 따라서, M1의 벌크에서 전위를 정의하는 의사 레일(PGND)에, 회로(40)를 통하여 M1의 게이트를 연결한다. 도 6의 선택적인 실시예에서, M1의 벌크는 회로(40)를 통하여 PGND에 결합된 채로 유지된다; 그러나, M1의 게이트는 이제 격리된 회로(240)와 그 의사 저-전위 전원 레일(PGND1)에 결합된다.

도 5에 관하여 앞서 설명된 구성요소들과 같은 것에 추가하여, 회로(200)는, 표시된 바와 같이, 회로(220, 230, 및 240)를 포함한다. 회로(220)는 트랜지스터(M12-M13)를 포함한다. 트랜지스터(M12)는, 그 게이트는 노드(A)에 결합되고, 그 드레인은 GND에 결합되고, 그리고, 그 소스는 회로(240)에 결합된다. 트랜지스터(M13)는 그 게이트는 GND에 결합되고, 그 드레인은 노드(A)에 결합되고, 그리고, 그 소스는 또한 회로(240)에 결합된다. GND 또는 노드(A) 중의 하나의 더 낮은 전위가, 게이트 결합 회로(240)로 전달될 것이라는 것을, 아비터 회로(220)의 두 개의 트랜지스터의 배열을 통하여 알 수 있다. GND 전위가 노드(A) 전위보다 높을때, 트랜지스터(M13)는 전도되고, 노드(A)의 신호를 회로(240)로 전달한다. 노드(A) 전위가 GND 전위보다 높을때, 트랜지스터(M12)는 전도되고, GND의 전위를 회로(240)에 결합시킨다.

제4 아비터 회로(230)는, 제3 아비터 회로(220)의 거울상으로서 설계된다. 그것은 트랜지스터(M17-M18)를 포함한다. 트랜지스터(M18)는 그 게이트가 노드(B)에 결합되고, 그 드레인은 GND에 결합되고, 그리고, 그 소스는 회로(240)에 결합된다. 트랜지스터(M17)는, 그 게이트는 GND에 결합되고, 그 드레인은 노드(B)에 결합되고, 그리고, 그 소스는 또한 회로(240)에 결합된다. GND 또는 노드(B) 중의 하나의 더 낮은 전위가, 게이트 결합 회로(240)로 전달될 것이라는 것을, 아비터 회로(230)의 두 개의 트랜지스터의 배열을 통하여 알 수 있다. GND 전위가 노드(B) 전위보다 높을때, 트랜지스터(M17)는 전도되고, 노드(B)의 신호를 회로(240)로 전달한다. 노드(B) 전위가 GND 전위보다 높을때, 트랜지스터(M18)는 전도되고, GND의 전위를 회로(240)에 결합시킨다.

게이트 결합 회로(240)는 트랜지스터들(M14-M16 및 M19)을 포함한다. 트랜지스터(M14)는 그 게이트가 노드(B)에 결합되고, 그 드레인은 PGND1에 결합되고, 그리고, 그 소스 및 벌크는 회로(220)에 결합된다. 트랜지스터(M16)는 그 게이트가 노드(A)에 결합되고, 그 드레인은 PGND1에 결합되고, 그리고, 그 소스 및 벌크는 회로(230)에 결합된다. 트랜지스터(M14 및 M16)의 구성은, 언더슈트에서 더 낮은 전위를 가지는 패드에 결합된 아비터 회로와 관련된 전위가 PGND에 공급될 것을 보장한다. 트랜지스터(M15)는, 그 게이트가 제어기 회로(50)의 출력에 결합되고, 그 소스 및 벌크는 PGND1에 결합되고, 그리고, 그 드레인은 GND에 결합된다. 회로(200)가 OEN에서 논리 "저"의 도입을 통하여 또는 다른 적당한 논리수단을 통하여 인에이블될 때, 트랜지스터(M15)는, 전위 레일(PGND1 및 GND)사이에, 표준 FET 버스 스위치 동작을 보장하는 저 임피던스 경로를 제공한다. 트랜지스터(M19)는, 그 게이트는 노드(OEN)에 결합되고, 그 드레인은 GND에 결합되고, 그리고, 그 소스 및 벌크는 PGND1에 결합된다. 트랜지스터(M19)는, 바람직하게는 아주 좁은 장치이어서, OEN에 의하여 인에이블될 때조차도 비교적 높은 임피던스 경로를 제공한다. M19의 구성은, OEN이 주요 전달 트랜지스터(M1)가 디스에이블될 것을 명령할 때, 이 고-임피던스 경로를 통하여 PGND1를 GND에 결합시키는 역할을 한다. 이 고 임피던스 결합은, 노드(A) 및 노드(B) 모두가 GND 전위에 있을 경우에, PGND1 상에 저 전위를 유지하기 위하여 필요하다. 언더슈트 상황 중에, 트랜지스터(M14 또는 M16)는, 트랜지스터(M19)에 형성된 고 임피던스 경로에 무관하게 PGND1 상의 전위를 결정하는 저 임피던스를 제공한다. 트랜지스터(M19)의 선택적인 구현은 높은 값의 저항기 또는 다른 그러한 장치의 구현일 수 있다.

본 발명의 회로(10 및 200)의 장점은 도 7 및 8에 도시된 파형의 비교에서 알 수 있다. 도 7은, 도 2에 도시된 회로와 같은 종래기술의 버스 스위치 회로에 관계된다. 도 8은, 본 발명의 회로(10)에 관계된다. 도 7a 및 도 8a에서, 고의적인 언더슈트를 가진 표준화된 스위칭 신호가 파형(70)으로 도시되어 있다. 종래의 회로와 본 발명의 평가에 있어서, 이 표준화된 언더슈트하는 신호가 제1 신호 패드, 노드(A)에 전송되었다. 도 7c 및 8c에서, 표준화된 인에이블 신호가 파형(80)으로도시되어 있다. 그 인에이블 신호가, 본 발명의 회로 또는 종래-기술의 회로의 전달 트랜지스터 또는 트랜지스터들의 게이트에 전송된 논리 "고"(도 7c 및 8c서 약 3.0V)와 등가일때, 버스 스위치는 디스에이블되어야 하며, 파형(70)은 노드(A)에서 노드(B)로 전달되지 말아야 한다. 도 7b 및 8b가 이 특별한 예에서 노드(B)에서 얻어진 출력 신호의 파형을 나타낸다. 도 7b의 파형(90)에 의하여, 종래-기술의 전달 회로는, 스위치가 디스에이블되어야 할 때조차도, 그 출력에서 언더슈트 상태의 전도를 계속한다는 것을 알 수 있다. 반대로, 본 발명의 회로(10)는, 그것이 디스에이블되는 때에는 언더슈트 상태 중에 신호 전도를 차단한다. 본 발명은 그러므로 종래 기술에 대하여 명확한 장점을 제공한다.

본 발명이 특정한 실시예에 관하여 특별히 설명되었지만, 모든 변형, 변경, 및 등가물이 하기 부가된 청구항의 범위 내에 있는 것으로 간주됨이 이해되어야 한다.

Claims

제1 노드 및 제2 노드 사이의 논리신호의 전달을 조절하는 언더슈트-억제 버스 스위치로서, 상기 논리신호는 제1 노드에서 제2 노드로, 또는 제2 노드에서 제1 노드로 전달될 수 있는 버스 스위치에 있어서,

a. 버스 스위치 활성화 신호를 수신하는 인에이블 신호 노드;

b. 상기 인에이블 신호 노드에 결합된 게이트, 제1 노드에 결합된 소스, 및 제2 노드에 결합된 드레인을 가지는 MOS 전달 트랜지스터;

c. 제1 노드에 결합된 제1 입력 및 저-전위 전원 레일에 결합된 제2 입력을 가지는 제1 아비터 회로;

d. 제2 노드에 결합된 제1 입력 및 상기 저-전위 레일에 결합된 제2 입력을 가지는 제2 아비터 회로; 및

e. 상기 제1 아비터 회로의 상기 출력, 상기 제2 아비터 회로의 상기 출력, 및 상기 전달 트랜지스터의 벌크영역에 결합된 의사 저-전위 전원 레일;을 포함하는 것을 특징으로 하는 언더슈트-억제 버스 스위치.
제 1 항에 있어서, 상기 MOS 전달 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 버스 스위치.
제 2 항에 있어서, 상기 버스 스위치는, 상기 인에이블 신호 노드에 결합된입력, 및 상기 NMOS 전달 트랜지스터의 상기 게이트에 결합된 출력을 가지는 제어기 회로를 더 포함하는 것을 특징으로 하는 버스 스위치.
제 3 항에 있어서, 상기 제어기 회로는, 상기 인에이블 신호 노드에 결합된 게이트, 상기 고-전위 전원 레일에 결합된 소스, 및 상기 전달 트랜지스터의 상기 게이트에 결합된 드레인을 가지는 PMOS 트랜지스터, 및 상기 인에이블 신호 노드에 결합된 게이트, 상기 전달 트랜지스터의 상기 게이트에 결합된 드레인, 및 상기 의사 저-전위 전원 레일에 결합된 소스를 가지는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 버스 스위치.
제 1 항에 있어서, 상기 제1 아비터 회로는,

a. 제1 노드에 결합된 게이트, 상기 저-전위 레일에 결합된 드레인, 및 상기 의사 저-전위 전원 레일에 결합된 소스를 가지는 제1 NMOS 트랜지스터; 및

b. 상기 저-전위 레일에 결합된 게이트, 상기 제1 노드에 결합된 드레인, 및 상기 의사 저-전위 전원 레일에 결합된 소스를 가지는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 버스 스위치.
제 5 항에 있어서, 상기 제2 아비터 회로는,

a. 제2 노드에 결합된 게이트, 상기 저-전위 레일에 결합된 드레인, 및 상기 의사 저-전위 전원 레일에 결합된 소스를 가지는 제1 NMOS 트랜지스터; 및

b. 상기 저-전위 레일에 결합된 게이트, 상기 제2 노드에 결합된 드레인, 및 상기 의사 저-전위 전원 레일에 결합된 소스를 가지는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 버스 스위치.
제 1 항에 있어서, 상기 버스 스위치는, 상기 인에이블 제어 노드에 결합된 제어 노드를 가지는 벌크 전위 결합 회로를 더 포함하며, 상기 벌크 전위 결합 회로는 상기 저-전위 레일 및 상기 의사 저-전위 레일 사이에 결합되는 것을 특징으로 하는 버스 스위치.
제 7 항에 있어서, 상기 벌크 전위 결합 회로는, 상기 인에이블 신호 제어 노드에 결합된 게이트, 상기 저-전위 레일에 결합된 드레인, 및 상기 의사 저-전위 레일에 결합된 소스를 가지는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 버스 스위치.
제1 노드 및 제2 노드 사이의 논리신호의 전달을 조절하는 언더슈트-억제 버스 스위치로서, 상기 논리신호는 제1 노드에서 제2 노드로, 또는 제2 노드에서 제1 노드로 전달될 수 있는 버스 스위치에 있어서,

a. 버스 스위치 활성화 신호를 수신하는 인에이블 신호 노드;

b. 상기 인에이블 신호 노드에 결합된 게이트, 제1 노드에 결합된 소스, 및 제2 노드에 결합된 드레인을 가지는 MOS 전달 트랜지스터;

c. 제1 노드에 결합된 제1 입력 및 저-전위 전원 레일에 결합된 제2 입력을 가지는 제1 아비터 회로;

d. 제2 노드에 결합된 제1 입력 및 상기 저-전위 레일에 결합된 제2 입력을 가지는 제2 아비터 회로;

e. 제1 노드에 결합된 제1 입력 및 저-전위 전원 레일에 결합된 제2 입력을 가지는 제3 아비터 회로;

f. 제2 노드에 결합된 제1 입력 및 상기 저-전위 레일에 결합된 제2 입력을 가지는 제4 아비터 회로;

g. 상기 제1 아비터 회로의 상기 출력, 상기 제2 아비터 회로의 상기 출력, 및 상기 전달 트랜지스터의 벌크영역에 결합된 제1 의사 저-전위 전원 레일; 및

h. 상기 제3 아비터 회로의 상기 출력, 상기 제4 아비터 회로의 상기 출력, 및 상기 전달 트랜지스터의 게이트에 결합된 제2 의사 저-전위 전원 레일을 포함하는 것을 특징으로 하는 언더슈트-억제 버스 스위치.
제 9 항에 있어서, 상기 MOS 전달 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 버스 스위치.
제 10 항에 있어서, 상기 버스 스위치는, 상기 인에이블 신호 노드에 결합된 입력, 및 상기 NMOS 전달 트랜지스터의 상기 게이트에 결합된 출력을 가지는 제어기 회로를 더 포함하는 것을 특징으로 하는 버스 스위치.
제 11 항에 있어서, 상기 제어기 회로는, 상기 인에이블 신호 노드에 결합된 게이트, 상기 고-전위 전원 레일에 결합된 소스, 및 상기 전달 트랜지스터의 상기 게이트에 결합된 드레인을 가지는 PMOS 트랜지스터, 및 상기 인에이블 신호 노드에 결합된 게이트, 상기 전달 트랜지스터의 상기 게이트에 결합된 드레인, 및 상기 의사 저-전위 전원 레일에 결합된 소스를 가지는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 버스 스위치.
제 9 항에 있어서, 상기 제1 아비터 회로는,

a. 제1 노드에 결합된 게이트, 상기 저-전위 레일에 결합된 드레인, 및 상기 제1 의사 저-전위 전원 레일에 결합된 소스를 가지는 제1 NMOS 트랜지스터; 및

b. 상기 저-전위 레일에 결합된 게이트, 상기 제1 노드에 결합된 드레인, 및 상기 제1 의사 저-전위 전원 레일에 결합된 소스를 가지는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 버스 스위치.
제 13 항에 있어서, 상기 제2 아비터 회로는,

a. 제2 노드에 결합된 게이트, 상기 저-전위 레일에 결합된 드레인, 및 상기 제1 의사 저-전위 전원 레일에 결합된 소스를 가지는 제1 NMOS 트랜지스터; 및

b. 상기 저-전위 레일에 결합된 게이트, 상기 제2 노드에 결합된 드레인, 및 상기 제1 의사 저-전위 전원 레일에 결합된 소스를 가지는 제2 NMOS 트랜지스터를포함하는 것을 특징으로 하는 버스 스위치.
제 14 항에 있어서, 상기 제3 아비터 회로는,

a. 제1 노드에 결합된 게이트, 상기 저-전위 레일에 결합된 드레인, 및 상기 제2 의사 저-전위 전원 레일에 결합된 소스를 가지는 제1 NMOS 트랜지스터; 및

b. 상기 저-전위 레일에 결합된 게이트, 상기 제1 노드에 결합된 드레인, 및 상기 제2 의사 저-전위 전원 레일에 결합된 소스를 가지는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 버스 스위치.
제 15 항에 있어서, 상기 제4 아비터 회로는,

a. 제2 노드에 결합된 게이트, 상기 저-전위 레일에 결합된 드레인, 및 상기 제2 의사 저-전위 전원 레일에 결합된 소스를 가지는 제1 NMOS 트랜지스터; 및

b. 상기 저-전위 레일에 결합된 게이트, 상기 제2 노드에 결합된 드레인, 및 상기 제2 의사 저-전위 전원 레일에 결합된 소스를 가지는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 버스 스위치.