KR20040053772A - 반도체장치 - Google Patents

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Abstract

접합분리기술을 사용하여 IGBT(절연게이트 바이폴라 트랜지스터)와 동일 반도체기판 상에 제어회로를 형성할 때에 발생하는 기생소자에 의한 래치업을 방지하면서, 입력신호의 전송손실을 감소하는 반도체장치를 제공한다. IGBT(Z1)와 동일 반도체기판 상에 IGBT(Z1)를 구동하는 제어회로(B1)가 형성된 반도체장치(10a)는, IGBT(Z1)의 구동신호를 입력하는 입력단자(P1)와, 그 입력단자(P1)에 애노드가 접속되고, 제어회로(B1)의 입력단자(B11)에 캐소드가 접속된 쇼트키 장벽 다이오드(D2)와, 입력단자(P1)에 입력되는 구동신호의 전압이 소정전압 이상으로 되었을 때에 쇼트키 장벽 다이오드(D2)의 양단을 단락하는 p채널 MOSFET(T1)을 갖는다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 동일한 반도체기판에 절연게이트형 바이폴라 트랜지스터와 제어용 회로가 형성되어 있는 반도체장치에 관한 것으로, 특히 접합분리기술을 사용하여 절연게이트형 바이폴라 트랜지스터와 동일 반도체기판 상에 제어용 회로를 형성할 때에 발생하는 기생소자에 의한 래치업을 방지하기 위한 보호회로에 관한 것이다.
일반적으로, 반도체장치에 있어서, 절연게이트형 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor : 이하 「IGBT」라 한다. )가 형성되어 있는 반도체기판 상에 제어회로의 회로소자 내지는 회로영역을 형성하면, 기생소자가 형성된다. 특히 접합분리기술을 사용하여 IGBT 상에 회로소자를 형성한 경우에는 IGBT의 기판과 회로영역에 기생 사이리스터가 형성되는 것이 알려져 있고, 이 기생 사이리스터가 ON(래치업)하면 반도체장치 자신이 파괴에 이르는 등의 문제가 있다.
이와 같은 기생 사이리스터의 래치업을 방지하기 위해 보호소자를 설치하여 대책하는 것이 필요하게 된다. 예를 들면, 저항과 다이오드가 조합회로에 의해, 래치업 방지를 위한 보호회로를 형성하는 방법이 있다(비특허문헌 1 참조). 또한, 본 출원인의 발명에 의한 반도체장치에서는 쇼트키 장벽 다이오드를 사용하여 기생 사이리스터의 래치업을 방지하는 수단을 구성하고 있다(특허문헌 1 참조. )
[비특허문헌 1]
「자기분리형 이그니션 코일 구동용 IGBT(A Self-isolated intelligent IGBT for driving ignition coils)」, International symposium on Power Semiconductor Drivers&Ics, 1998
[특허문헌 1]
일본특허공개 2002-16254호 공보
특허문헌 1에 기재의 쇼트키 장벽 다이오드를 사용하여 기생 사이리스터의 래치업을 방지하는 수단은 저항과 다이오드가 조합회로를 사용하는 수단에 비해 작은 보호소자로 효율적으로 목적을 달성할 수 있다. 그러나, 그 반면, 입력단자로부터 실제의 제어회로에 도달하는 경로에 직렬로 쇼트키 장벽 다이오드가 삽입되기 때문에, 이 다이오드의 순방향 전압강하분만큼 제어회로에 신호의 손실이 발생한다. 특히, 입력되는 전압이 낮은 경우에 IGBT에 전달할 수 있는 신호의 손실이 발생하면, IGBT의 게이트에 충분한 전압이 공급할 수 없게 되어, 결과로서 충분한 컬렉터 전류를 얻을 수 없다는 문제가 생긴다.
본 발명은 이와 같은 보호회로에서의 전압신호의 전달손실을 감소하는 것을 목적으로 하여, 보호회로에 트랜지스터에 의한 스위치회로를 설치함으로써 보호회로로서의 성능을 손상하지 않고 전달손실을 감소하는 것을 실현하는 것이다.
도 1은 본 발명의 실시예 1에서의 반도체장치의 구성도이고,
도 2는 바이패스 회로 내의 p채널 MOSFET에 형성되는 기생 트랜지스터를 나타낸 도면이고,
도 3은 본 발명의 실시예 2에서의 반도체장치의 구성도이고,
도 4는 본 발명의 실시예 3에서의 반도체장치의 구성도이고,
도 5는 본 발명의 실시예 4에서의 반도체장치의 구성도이고,
도 6은 본 발명의 실시예 5에서의 반도체장치의 구성도이다.
*도면의 주요부분에 대한 부호의 설명*
10a : 반도체장치 11 : 바이패스회로
B1 : 제어회로 B11 : 제어회로의 입력단자
B12 : 제어회로의 제어출력단자 B13 : 제어회로의 출력단자
B14 : 제어회로의 접지단자 T1 : p채널 MOSFET
D1, D2 : 제너다이오드 D3∼D5 : 쇼트키 장벽 다이오드
R1 : 저항 P1 : 입력단자
P2 : 컬렉터단자, 에미터단자 Z1 : IGBT
본 발명에 관한 반도체장치는, 절연게이트 바이폴라 트랜지스터와 동일 반도체기판 상에 그 절연게이트 바이폴라 트랜지스터를 구동하는 제어회로가 형성된 반도체장치이다. 반도체장치는 절연게이트 바이폴라 트랜지스터의 구동신호를 입력하는 입력단자와, 그 입력단자에 애노드가 접속되고, 제어회로의 입력단자에 캐소드가 접속된 쇼트키 장벽 다이오드와, 입력단자에 입력되는 구동신호의 전압이 소정전압 이상으로 되었을 때에, 쇼트키 장벽 다이오드의 양단을 단락하는 p채널 MOSFET을 갖는다.
[발명의 실시예]
이하 첨부도면을 참조하여, 본 발명에 관한 반도체장치의 실시예를 상세히 설명한다.
(실시예 1)
도 1에 본 발명에 관한 반도체장치의 실시예 1의 회로구성을 나타낸다.
동일 도면에 나타내는 바와 같이, 본 실시예의 반도체장치(10a)는, IGBT(Z1)와, IGBT(Z1)를 구동하는 제어회로(B1)를 갖는다. IGBT(Z1)와 제어회로(B1)와는 동일 반도체기판 상에 형성되어 있고, 제어회로(B1)는 복수의 반도체소자로 이루어진다. 제어회로(B1)를 구성하는 반도체소자의 형성에 따라 생기는 기생 사이리스터의래치업 방지를 위해, 반도체장치(10a)는 제너다이오드(D1)와, 쇼트키 장벽 다이오드(D2, D3)로 이루어지는 보호회로를 갖는다. 더욱이, 반도체장치(10a)는, 저항(R1)과, p채널 MOSFET(T1)와, 쇼트키 장벽 다이오드(D4, D5)로 구성되는 바이패스회로(11)를 갖는다. 또한, 반도체장치(10a)는 입력단자(P1), 에미터단자(P2) 및 컬렉터단자(P3)를 구비한다. 입력단자(P1)에는 IGBT(Z1)를 구동하기 위한 입력신호가 외부로부터 인가된다. 에미터단자(P2)는 기준전위로 접속된다.
제어회로(B1)는, 입력단자(B11)와, IGBT(Z1)의 게이트에 접속되는 제어출력단자(B12)와, 출력단자(B13)와, 기준전위를 주는 접지선(13)에 접속되는 GND 단자(B14)를 갖는다. 제어회로(B1)는 입력단자(P1)를 통해 단자(B11)에 입력한 신호에 따라 IGBT(Z1)를 구동하기 위한 신호를 제어출력단자(B12)로부터 출력한다. 더욱이, 제어회로(B1)는, 입력단자(B11)에 입력되는 전압(즉 입력단자 P1의 전압)을 검출하고, 입력단자(B11)에 소정값 Vr이상의 전압이 인가되었을 때에 출력단자(B13)를 통해 전류의 유입을 행하는 기능을 갖는다. 이 때문에, 제어회로(B1)는 입력단자(B11)에 소정전압 Vr이상의 전압이 인가되었는지 아닌지를 검출하기 위한 회로를 가지고 있다.
p채널 MOSFET(T1)의 소스는 반도체장치(10a)의 입력단자(P1)에 접속되고, 드레인은 제어회로(B1)의 입력단자(B11)에 접속되며, 게이트는 제어회로(B1)의 출력단자(B13)에 접속된다. 저항 R1은, 일단이 입력단자(P1)에 타단이 p채널 MOSFET(T1)의 게이트에 접속되고, 제어회로(B1)의 출력단자(B13)로부터 전류의 유입이 행해지지 않은 상태에서 p채널 MOSFET(T1)의 게이트·소스 사이 전압을 제로(0)로 하도록 동작한다.
바이패스회로(11)에서, p채널 MOSFET(T1)의 백게이트에는 쇼트키 장벽 다이오드 D4의 캐소드와 쇼트키 장벽 다이오드 D5의 캐소드가 접속된다. 쇼트키 장벽 다이오드 D4의 애노드는 입력단자 P1에, 쇼트키 장벽 다이오드 D5의 애노드는 접지선(13)에 접속된다. 이러한 구성에 의해 바이패스회로(11)의 p채널 MOSFET(T1)의 백게이트의 기생소자의 오동작을 방지하고 있다(상세한 것은 후술).
다음에 반도체장치(10a)의 동작을 설명한다.
반도체장치(10a)의 입력단자(P1)에 공급되는 전압이 작은 경우, 제어회로(B1)의 단자 B11에는 단자 P1에 인가된 전압으로부터 쇼트키 장벽 다이오드 D2의 전압강하분만큼 낮은 전압이 공급된다. 이때, 저항 R1의 양단전압은 p채널 MOSFET(T1)의 임계치전압보다도 작고, p채널 MOSFET(T1)은 OFF 상태이다.
입력단자 P1에 인가되는 전압이 상승하면, 그것에 대하여 단자 B11에 인가되는 전압도 상승한다. 단자 B11로의 입력전압이, 제어회로(B1)에 규정된 소정전압 Vr이상이 되면 출력단자(B13)로부터 전류의 유입이 행해진다. 전류의 유입이 행해지면 바이패스회로(11)에서의 저항 R1의 양단에 전압강하가 발생한다. 저항 R1의 양단전압이 p채널 MOSFET(T1)의 임계치전압 Vth를 넘으면, p채널 MOSFET(T1)이 ON 상태로 되어, 입력단자(P1)와 단자(B11) 사이의 쇼트키 장벽 다이오드 D2의 양단을 단락한다.
이와 같이 바이패스회로(11)에 의해 쇼트키 장벽 다이오드 D2의 양단을 단락함으로써 입력단자(P1)와 제어회로(B1)의 입력단자(B11) 사이의 전압강하가 작아지므로, 제어회로(B1)의 입력단자(B11)에는 보다 높은 전압이 인가되게 된다. 제어회로(B1) 내에 설치된 입력단자(B11)에 입력된 전압을 검출하는 회로는, 입력단자(B11)로의 전압이 낮은 경우에 IGBT(Z1)로 신호를 전달하지 않도록 하기 위한 파형정형회로이다. 이 때문에, 상기한 바와 같은 동작에서 입력전압이 소정전압 Vr이하일 때는 보다 입력신호는 전달되기 어렵고, 한편, 소정전압 Vr이상인 경우에는 보호회로(주로 쇼트키 장벽 다이오드 D2에서의 입력신호의 전달손실이 감소된다.
또한, 입력전압이 높은 상태로부터 낮아지는 경우에는 상기한 동작과 반대의 동작이 행해진다. 요컨대, 입력단자 P1로부터 단자 B11에 대하여 저손실로 전압신호를 전달하고 있는 상태에서, 입력전압이 소정전압 Vr이하가 되면 p채널 MOSFET(T1)이 OFF 상태로 되어 입력단자 P1로부터 단자 B11로의 전압신호의 전달손실이 상승한다. 이러한 동작에 의해 반도체장치(10)는 입력신호에 대한 응답성에서 히스테리시스 특성을 갖게 된다.
쇼트키 장벽 다이오드 D2에 의한 순방향 전압강하를 Vf(D2)[V]로 하고, p채널 MOSFET(T1)의 ON 상태에서의 ON 저항 Ron(t1)[Ω], 그 때의 제어회로(B1)의 단자(B11)로의 유입전류를 IB11[A]로 하면, 히스테리시스 전압(p채널 MOSFET(T1)의 오프상태로부터 온상태가 되는 전압과 온상태로부터 오프상태가 되는 전압의 차이)Vhys[V]는 이하의 식으로 표시할 수 있다.
Vhys=Vf(D2)-Ron(t1)×IB1
상기한 바와 같은 히스테리시스 특성에 의해 ON/OFF가 바뀌는 근방의 전압신호가 입력된 상태로 미소한 노이즈 등에 의한 오동작을 방지한다는 효과를 얻을 수 있다.
도 2는 IGBT(Z1)와 동일 반도체기판 상에 형성된 p채널 MOSFET(T1)에 기생하는 기생 트랜지스터를 나타낸 도면이다. 동일 도면에 나타내는 바와 같이, p형 반도체기판(U2) 상에 n+층(U3), n-층(U4), p형 웰(U5)이 이 순서대로 형성되어 있다. p형 반도체기판(U2)의 이면에는 금속층(U1)이 설치되어 있다.
트랜지스터 T101은 p채널 MOSFET(T1)의 소스(S) 또는 드레인(D)과 백게이트(BG), p형 웰(U5)의 영역에 형성되는 기생 pnp 트랜지스터이다. 트랜지스터 T102는 p채널 MOSFET의 백게이트(BG), p형 웰(U5), IGBT(Z1)의 n-층(U4)에 형성되는 npn 트랜지스터이다. 트랜지스터 T101의 베이스는 트랜지스터 T102의 컬렉터, 트랜지스터 T101의 컬렉터는 트랜지스터 T102의 베이스가 되도록 접속되어 있고, 트랜지스터 T101과 트랜지스터 T102를 합쳐 기생 사이리스터가 구성된다. 이 기생 사이리스터는 p채널 MOSFET(T1)의 소스(S) 또는 드레인(D)으로부터 백게이트(BG)로 향하여 전류를 흐르게 한 상태로, n-층(U4)보다도 p형 웰층 U5의 전위가 상승한 경우에 래치업한다. IGBT(Z1)가 ON하고, 컬렉터 전류가 작은 영역에서는 IGBT(Z1)의 n-층(U4)의 전위는 제로볼트에 가까운 전위가 되어, IGBT(Z1)의 ON에 의해 래치업이 발생하게 된다.
마찬가지로, 트랜지스터 T103은 p채널 MOSFET(T1)의 백게이트(BG), p형 웰(U5), n-층(U4)에 형성되는 기생 npn 트랜지스터이다. 트랜지스터 T104는 IGBT 기판의 기판(U2), n층(U3, U4), p형 웰층(U5)에 형성되는 기생 pnp 트랜지스터이다. 트랜지스터 T103의 베이스가 트랜지스터 T104의 컬렉터에, 트랜지스터 T103의 컬렉터가 트랜지스터 T104의 베이스가 되도록 접속되고, 기판 세로방향으로 기생 사이리스터를 구성하고 있다. 이 기생 사이리스터는 p채널 MOSFET(T1)의 백게이트층과 p형 웰층이 순방향 바이어스 되었을 때에 래치업한다.
도 2에 나타내는 바와 같이, 쇼트키 장벽 다이오드 D4는 트랜지스터 T101의 베이스·에미터 사이에, 쇼트키 장벽 다이오드 D5는 트랜지스터 T103의 베이스·에미터 사이에 각각 병렬로 접속된다. 이 때문에, p채널 MOSFET(T1)을 설치한 것에 의해 형성되는 기생 트랜지스터 T101, T103에 흐르는 전류가 쇼트키 장벽 다이오드 D4, D5에 의해 바이패스 되기 때문에, 이들 기생 트랜지스터에 의한 사이리스터 동작을 효과적으로 방지할 수 있다.
(실시예 2)
도 3에 본 발명의 실시예 2의 반도체장치의 구성을 나타낸다.
본 실시예의 반도체장치(10b)는, 실시예 1의 구성에서, 또 쇼트키 장벽 다이오드 D2의 캐소드와 제어회로(B1)의 입력단자(B11)의 사이에, 저항 R2를 직렬로 삽입하고 있다. 이 저항 R2는 p채널 MOSFET(T1)이 OFF 되어 있는 상태에서 입력단자P1로부터 제어회로 B1의 입력단자 B11의 전압강하폭을 상승시키도록 한다.
쇼트키 장벽 다이오드 D2에 의한 순방향 전압강하를 Vf(D2)[V]로 하고, p채널 MOSFET(T1)의 ON 상태에서의 ON 저항을 Ron(t1)[Ω], 저항 R2의 저항값을 R2[Ω], 그 때의 제어회로(B1)의 단자(B11)로의 유입전류를 IB1[A]로 하면, 히스테리시스 전압 Vhys[V]는 이하의 식으로 표시할 수 있다.
Vhys=(Vf(D2)+ R2×IB1)-Ron(t1)×IB1
상기한 식과 같이 저항 R2의 전압강하분만큼 실시예 1의 경우에 비해 히스테리시스 전압을 크게 하는 것이 가능해져, 히스테리시스 전압을 크게 함으로써 보다 노이즈 등에 대한 오동작 내량의 더 큰 향상을 예상할 수 있다.
(실시예 3)
도 4에 본 발명의 실시예 3의 반도체장치의 구성을 나타낸다.
본 실시예의 반도체장치(10c)는, 실시예 2의 구성에서의 저항 R2 대신에 p채널 MOSFET(T2)을 가지고 있다. 즉, 쇼트키 장벽 다이오드 D2의 캐소드와 제어회로 B1의 입력단자 B11 사이에 p채널 MOSFET(T2)을 접속하고 있다. p채널 MOSFET(T2)의 소스와 백게이트는 쇼트키 장벽 다이오드 D2의 캐소드에, 쇼트키 장벽 다이오드 D2의 드레인은 제어회로 B1의 입력단자 B11에, p채널 MOSFET(T2)의 게이트는 접지선(13)에 접속되어 있다.
p채널 MOSFET(T2)의 게이트는 접지선(13)에 접속되어 있기 때문에,입력단자(P1)에 p채널 MOSFET(T2)의 임계치전압 Vth이상의 전압이 인가되면, p채널 MOSFET(T2)은 ON 상태가 된다. p채널 MOSFET(T2)의 드레인·소스 사이의 전압강하는 입력단자(P1)의 전압과 제어회로(B1)의 입력단자(B11)에 유입하는 전류에 의해 정해진다.
쇼트키 장벽 다이오드 D2에 의한 순방향 전압강하를 Vf(D2)[V]로 하고, p채널 MOSFET(T1)의 ON의 상태에서의 ON 저항을 Ron(t1)[Ω], p채널 MOSFET(T2)의 ON의 상태에서의 ON 저항을 Ron(t2)[Ω], 그 때의 제어회로(B1)의 단자(B11)로의 유입전류를 IB1[A]로 하면, 히스테리시스 전압 Vhys[V]는 이하의 식으로 나타낼 수 있다.
Vhys=(Vf(D2)+ Ron(t2)×IB1)-Ron(t1)×IB1
상기 식과 같이 히스테리시스 전압은 쇼트키 장벽 다이오드 D2의 순방향 전압강하와 MOSFET(t1, t2)의 ON 저항에 의한 전압강하의 합성이 된다. MOSFET의 채널저항이 정(positive)의 온도의존성을 가지기 때문에, 부(negative)의 온도의존성을 갖는 쇼트키 장벽 다이오드 D2의 순방향 전압강하와 정의 온도의존성을 갖는 MOSFET(T2)의 ON 저항이 상쇄하도록 동작하여, 히스테리시스 전압의 온도의존성을 감소할 수 있다.
(실시예 4)
도 5에 본 발명의 실시예 4의 반도체장치의 구성을 나타낸다.
본 실시예의 반도체장치(10d)는, 실시예 1의 구성에 부가하여 n채널 MOSFET(T3)과 저항 R3의 직렬회로를 더 가지고 있다.
n채널 MOSFET(T3)은, 그 게이트가 p채널 MOSFET(T1)의 게이트에 접속되고, 그 소스, 백게이트가 접지선(13), 그 드레인이 저항 R3의 일단에 접속되어 있다. 저항 R3의 타단은 IGBT(Z1)의 게이트에 접속된다.
n채널 MOSFET(T3)의 게이트에는, p채널 MOSFET(T1)의 게이트에 대한 신호와 동일한 신호가 인가되지만, 제어회로(B1)에서 설정된 소정전압 Vr이하의 입력인 경우에는 입력단자(P1)의 전압에 거의 동일한 전압이 인가된다. 이 전압이 n채널 MOSFET(T3)의 임계치전압 Vth이상이었던 경우에는, n채널 MOSFET(T3)은 ON 상태가 된다. n채널 MOSFET(T3)이 ON 상태로 있는 경우, 드레인에 접속된 저항 R3을 경유하여 IGBT(Z1)의 게이트가 접지되게 된다. 입력전압이 소정값 이상으로 되어 p채널 MOSFET(T1)이 ON 상태가 되는 데 맞추어 n채널 MOSFET(T3)도 OFF 상태로 되기 때문에, IGBT(Z1)의 게이트에 저손실로 전압공급하지 않으면 안 되는 상태에서는, n채널 MOSFET(T3)을 접속하는 것에 의한 영향은 없어진다.
본 실시예의 회로구성이 유효하게 되는 것은 IGBT(Z1)가 ON 상태로부터 OFF 상태로 이행할 때이고, IGBT의 게이트용량으로 전하가 모인 상태로 있을 때에 입력신호를 차단한 직후의 과도상태에서 n채널 MOSFET(T3)이 ON 하여 게이트전하를 적극적으로 방전함으로써 IGBT(Z1)의 차단속도가 빨라진다. 이 수단을 사용함으로써 통상 동작시킬 때의 입력단자 P1의 소비전류를 상승시키지 않고 차단속도를 빠르게하는 것이 가능해져, 응답성을 개선할 수 있다.
(실시예 5)
도 6에 본 발명의 실시예 5의 반도체장치의 구성을 나타낸다.
본 실시예의 반도체장치(10e)는, 실시예 1의 구성에서의 저항 R1 대신에 p채널 MOSFET(T4)과 n채널 MOSFET(T5)으로 이루어지는 인버터회로(15)를, 제어회로 B1 대신에 제어회로 B2를 가지고 있다.
인버터회로(15)의 출력은, p채널 MOSFET(T1)의 게이트에 접속된다. p채널 MOSFET(T4)의 소스는 입력단자 P1, 드레인은 p채널 MOSFET(T1)의 게이트에, 백게이트는 p채널 MOSFET(T1)의 백게이트에 접속된다. n채널 MOSFET(T5)의 소스, 백게이트는 접지선(13)에, 드레인은 T1의 게이트에 접속된다. p채널 MOSFET(T4)의 게이트와 n채널 MOSFET(T5)의 게이트는 접속되어 제어회로 B2의 출력단자 B23에 접속된다.
이때, 도 6에서는 p채널 MOSFET(T4)와 p채널 MOSFET(T1)의 백게이트가 공통으로 되도록 하였지만, 쇼트키 장벽 다이오드 D4, D5와 동일한 회로를 p채널 MOSFET(T4) 전용으로 설치하여 백게이트를 나눠 구성해도 동일한 효과를 얻을 수 있다.
제어회로 B2는, 입력단자 B21과, IGBT(Z1)의 게이트에 접속되는 제어출력단자 B22와, 출력단자 B23과, 기준전위를 주는 접지선(13)에 접속되는 GND 단자 B24를 갖는다. 제어회로 B2는 입력단자 P1을 통해 단자 B21로부터 입력한 신호에 따라IGBT(Z1)를 구동하기 위한 신호를 제어출력단자 B22로부터 출력한다. 더욱이, 제어회로 B2는, 입력단자 B21에 입력되는 전압을 검출하여, 입력단자 B21에 소정값 Vr이상의 전압이 인가되었을 때에 n채널 MOSFET(T5)을 온으로 하는 데 충분히 높은 전압을 출력단자 B23을 통해 출력하고, 그 밖의 경우는 p채널 MOSFET(T4)을 온으로 하는 데 충분히 낮은 전압을 출력단자 B23을 통해 출력한다. 이때, 인버터회로(15)의 입력에는, 제어회로 B2의 입력단자 B21(또는 입력단자 P1)에 입력되는 전압을 검출하여, 그것과 소정값 Vr을 비교한 결과의 신호이면, 제어회로 B2 이외의 회로로부터의 신호가 입력되어도 된다.
도 6에 나타낸 회로를 사용하면, n채널 MOSFET(T5)이 ON 상태로 있을 때에는 p채널 MOSFET(T4)이 OFF, n채널 MOSFET(T5)이 OFF 상태로 있을 때에는 p채널 MOSFET(T4)이 ON이 되어, 상보적으로 동작하기 때문에 일반적인 CMOS 논리회로와 마찬가지로 정상적으로 소비하는 전류를 삭감할 수 있다. 이 효과에 의해 실시예 1의 회로보다도 회로소비전류를 삭감하는 것이 가능해진다.
본 발명에 의하면, 접합분리기술을 사용하여 절연게이트형 바이폴라 트랜지스터와 동일 반도체기판 상에 제어용 회로가 형성된 반도체장치에 있어서, 제어용 회로의 형성과 동시에 발생하는 기생소자에 의한 래치업을 방지하면서, 입력신호의 전달손실을 감소할 수 있다.

Claims (3)

  1. 절연게이트 바이폴라 트랜지스터와 동일 반도체기판 상에 그 절연게이트 바이폴라 트랜지스터를 구동하는 제어회로가 형성된 반도체장치에 있어서,
    상기 절연게이트 바이폴라 트랜지스터의 구동신호를 입력하는 입력단자와,
    그 입력단자에 애노드가 접속되고, 상기 제어회로의 입력단자에 캐소드가 접속된 쇼트키 장벽 다이오드와,
    상기 입력단자에 입력되는 구동신호의 전압이 소정전압 이상으로 되었을 때에 상기 쇼트키 장벽 다이오드의 양단을 단락하는 p채널 MOSFET을 가진 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 절연게이트 바이폴라 트랜지스터의 게이트 에미터 사이에, 저항과 p채널 MOSFET로 이루어지는 직렬회로를 접속한 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 p채널 MOSFET의 게이트에 출력이 접속된 CMOS 인버터회로를 더 구비하고, 그 CMOS 인버터회로의 입력에는 상기 입력단자로부터 입력되는 구동신호의 신호레벨에 따른 신호가 입력되는 것을 특징으로 하는 반도체장치.
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