KR101120263B1

KR101120263B1 - 전압 안정적 플로팅 ｎ웰 회로

Info

Publication number: KR101120263B1
Application number: KR1020107004425A
Authority: KR
Inventors: 아브히크 굽타; 바이스나브 스리니바스; 비베크 모한
Original assignee: 콸콤 인코포레이티드
Priority date: 2007-08-01
Filing date: 2008-07-29
Publication date: 2012-03-19
Also published as: US20090033400A1; TWI361565B; JP5037687B2; KR20100047300A; CN101755385A; EP2188893B1; US7768299B2; CN101755385B; WO2009018285A3; WO2009018285A2; EP2188893A2; TW200915721A; JP2010535007A

Abstract

전압 안정적 플로팅 N웰 회로를 위한 방법 및 장치가 제시된다. 양의 전압 공급에 연결된 소스 및 플로팅 노드에 연결된 드레인을 가지는 제1 트랜지스터를 포함하며, 입력 전압에 의해 발생되는 누설 전류를 줄이는 장치가 제시된다. 이 장치는 음의 전압 공급 및 제1 트랜지스터에 연결된 제어가능한 풀 다운 경로를 더 포함할 수 있으며, 제어가능한 풀 다운 경로는 제1 상태 동안 제1 트랜지스터를 온(on)하고 플로팅 노드를 풀 업하도록 구성된다. 이 장치는 또한 제1 트랜지스터의 게이트에 연결된 소스 및 플로팅 노드에 연결된 드레인을 가지는 제2 트랜지스터를 더 포함할 수 있으며, 제2 트랜지스터는 제2 상태 동안 플로팅 노드를 플로팅 전위에 위치시키도록 구성된다.

Description

전압 안정적 플로팅 Ｎ웰 회로{VOLTAGE TOLERANT FLOATING N-WELL CIRCUIT}

본 개시의 실시예는 일반적으로 인터페이스 회로에 관한 것이며, 보다 구체적으로는 인터페이스 회로의 전압 공급의 전압 레벨보다 높은 전압을 가지는 입력 신호를 허용할 수 있는 입/출력 인터페이스 회로에 관한 것이다.

특정 장치 내의 입/출력(I/O) 회로는 장치의 내부 회로와 다른 장치에 속한 외부 회로 간의 전기적 인터페이스로 기능할 수 있다. I/O 회로는 내부와 외부 회로 간에 전압 신호를 교환(송신 및/또는 수신)하도록 기능할 수 있다. 이러한 I/O 회로는 또한 내부 회로와 외부 회로 간에 전기적 절연(electrical isolation)을 제공하는데 사용될 수도 있고, 내부 회로가 외부 회로와 다른 전압에서 동작하는 경우 특히 유용할 수 있다. 예를 들어, 내부 회로는 낮은 전압에서 기능할 수 있는 집적 회로 코어(integrated circuit core)를 포함할 수 있으며, 외부 회로는 높은 전압에서 기능할 수 있는 주변 장치의 일부일 수 있다. 이러한 경우에 있어서, I/O 회로는 주변 장치에 의해 생성되는 높은 전압으로부터 회로 코어를 보호하도록 기능할 수 있다.

I/O 회로는 양의 전압 공급(positive voltage supply) 및 음의 전압 공급(negative voltage supply)을 사용하여 동작할 수 있다. 일반적으로, 이러한 공급은 I/O 회로 자체에서 생성되는 최대 양의 전압 및 최대 음의 전압(the most positive and most negative voltages)을 나타낼 수 있다. 일부 경우에 있어서, 음의 공급은 단순히 접지 전위(ground potential)일 수 있다(즉, 음의 공급은 0 볼트를 나타낼 수 있다).

출력 모드에 있는 경우, I/O 회로는 출력 신호를 외부 회로에 공급할 수 있다. 출력 신호의 전압 값은 I/O 회로의 전압 공급에 의해 생성되는 전압의 범위 내일 수 있다(bounded). 입력 모드 동안에, I/O 회로는 외부 회로로부터 입력 신호를 수신한다. 종래의 I/O 회로의 경우, 신뢰할 수 있는 동작을 위해 입력 신호는 전압 공급에 의해 생성될 수 있는 값으로 제한되어야 한다. 입력 전압이 제한되지 않는 경우(이하에서 "초과된 전압 입력 신호(exceeding voltage input signal)"라 정의됨), I/O 회로 내의 구성요소는 전기적으로 과도한 스트레스를 받을 수 있다(over-stressed). 특히, 초과된 전압 입력 신호는 I/O 회로에서 사용되는 트랜지스터를 통해 바람직하지 않은 누설 전류(leakage current)를 일으킬 수 있고, 산화막 파괴(oxide breakdown), 핫 캐리어 주입(hot carrier injection), 역바이어스 온도 불안정(negative bias temperature instability) 및 접합 파괴(junction breakdown)를 포함하여 다양한 파괴 현상을 또한 일으킬 수 있다.

일부 경우에 있어서, 입력 신호의 증폭이 외부 회로에 의해 제어되는 경우, I/O 회로는 초과된 전압 입력 신호를 수신하는 것을 방지하지 못할 수 있다. 장치가 매우 다양한 주변기기와 인터페이싱하도록 하기 위해, 임의의 유해한 영향 없이 (실질적인 한계 내에서) 초과된 전압을 수신할 수 있는 I/O 회로를 설계하는 것이 바람직할 수 있다. 이러한 기능을 가지는 I/O 회로는 "전압 안정적(voltage tolerant)"이라고 정의될 수 있다.

따라서, 외부 회로로부터 초과된 전압 입력 신호를 허용할 수 있는 전압 안정적 I/O 회로가 필요하며, 이러한 전압 안정적 I/O 회로는 누설 전류를 최소화하고, 신뢰성(reliability), 성능(performance) 및 전력 효율성(power efficiency)를 향상시킨다.

본 발명의 예시적인 실시예는 전압 안정적 플로팅 N웰 회로(voltage tolerant floating N-well circuits)을 위한 회로 및 방법에 관한 것이다.

본 발명의 일 실시예는, 드라이버 회로(driver circuit) 내의 입력 신호에 의해 발생하는 누설 전류(leakage current)를 줄이는 장치를 포함할 수 있다. 이 장치는 입력 신호 전압을 수신하는 수단, 입력 신호 전압이 공급 전압을 초과하는 경우 드라이버 회로 내의 트랜지스터의 드레인-소스 연결을 통해 전달되는 누설 전류로부터 전압 공급을 차단하는 수단, 및 입력 전압이 공급 전압을 초과하는 경우 I/O 장치 내의 복수의 트랜지스터의 드레인-벌크 연결을 통해 전달되는 누설 전류를 차단하는 수단을 포함할 수 있다.

본 발명의 다른 실시예는, 입력 전압에 의해 발생되는 누설 전류를 줄이는 장치를 포함할 수 있다. 이 장치는 양의 전압 공급(positive voltage supply)에 연결된 소스 및 플로팅 노드(floating node)에 연결된 드레인을 가지는 제1 트랜지스터, 음의 전압 공급 및 제1 트랜지스터에 연결된 제어가능한 풀 다운 경로(controllable pull-down path) - 제어가능한 풀 다운 경로는 제1 상태 동안 제1 트랜지스터를 온(on)하고 플로팅 노드를 풀 업(pull-up)하도록 구성됨 -, 및 제1 트랜지스터의 게이트에 연결된 소스 라인 및 플로팅 노드에 연결된 드레인을 가지는 제2 트랜지스터 - 제2 트랜지스터는 제2 상태 동안 플로팅 노드를 플로팅 전위(floating potential)에 위치시키도록 구성됨-를 포함할 수 있다.

다른 실시예는 I/O 장치에서 공급 전압을 초과하는 입/출력(I/O) 노드에서의 입력 전압에 의해 발생되는 누설 전류를 줄이는 방법을 포함할 수 있다. 이 방법은 입력 상태에 대응하는 제1 레벨 및 출력 상태에 대응하는 제2 레벨을 가지는 제어 신호를 수신하는 단계, 드라이버 회로 내의 트랜지스터의 드레인-소스 연결을 통해 전달되는 누설 전류로부터 전압 공급을 차단하기 위해 제1 제어 신호를 제1 누설 경로 억제기(leakage path inhibitor)에 인가하는 단계, 및 I/O 장치에서 복수의 트랜지스터의 드레인-벌크 연결들을 통해 전달되는 누설 전류를 차단하기 위해 제어 신호를 제2 누설 경로 억제기에 인가하는 단계를 포함할 수 있다.

본 발명의 또 다른 실시예는 전압 공급을 초과하는 입력 전압을 허용할 수 있는 인터페이스 회로를 포함할 수 있다. 인터페이스 회로는 신호들을 수신하고 송신하는 입/출력 (I/O) 노드를 가지는 드라이버 회로, 드라이버 회로 내에서 p-채널 트랜지스터의 소스에 연결된 제1 누설 경로 억제기, 및 드라이버 회로 내에서 p-채널 트랜지스터의 벌크에 연결된 제2 누설 경로 억제기를 포함할 수 있다.

첨부된 도면은 본 발명의 실시예의 설명을 돕기 위해 제공되며, 단지 실시예를 설명하기 위해 제공되는 것으로, 이를 한정하기 위함이 아니다.
도 1은 종래의 입/출력(I/O) 인터페이스 회로를 도시하는 개략적인 도면.
도 2는 예시적인 전압 안정적 I/O 회로를 도시하는 블록도.
도 3은 플로팅 N웰 생성 회로의 개략적인 도면.
도 4는 예시적인 전압 안정적 I/O 회로의 개략적인 도면.

본 발명의 특징은 이하에서 본 발명의 특정 실시예에 관하여 상세한 설명 및 관련된 도면으로 개시된다. 다른 실시예가 본 발명의 범위를 벗어나지 않고 고안될 수 있다. 또한, 본 발명의 잘 알려진 구성요소는 상세하게 기술되지 않거나, 본 발명의 관련된 상세 설명이 모호하게 되지 않도록 생략될 수 있다.

"예시적인(exemplary)"이라는 단어는 본 명세서에서 "예(example, instance)로서 또는 예시적(illustration)으로 기능하는"을 의미하는데 사용된다. 본 명세서에서 "예시적인"으로 기술된 임의의 실시예는 다른 실시예보다 바람직하거나 이로운 것으로 이해될 필요는 없다. 또한, "본 발명의 실시예"라는 용어는 본 발명의 모든 실시예가 논의된 동작의 모드, 특징 또는 장점을 포함할 것을 요구하지 않는다. "신뢰성(reliability)"이라는 용어는 본 명세서에서 장치의 예상 수명 동안에 성능 저하 없이 동작하는 장치의 성능을 나타내는데 사용된다. "플로트(float)"라는 용어는 본 명세서에서 회로의 특정 부분이 임의의 특정 전압 값에 한정되지 않는다는 것을 나타내는데 사용된다. 따라서, "노드가 플로트한다(node floats)" 또는 회로의 일부가 "플로팅 노드(floating node)"로 기술된 경우, 이는 노드의 전압 값이 임의의 전압 공급에 의해 고정되지 않고 자유롭게 변경됨을 의미한다.

도 1은 종래의 입/출력(I/O) 회로(100)를 도시하는 개략적인 도면이다. I/O 회로(100)는 내부 회로(105)와 외부 회로(107) 간의 전기적 인터페이스로 동작할 수 있다. I/O 회로(100)의 기능은, 내부 회로(105)로부터 외부 회로(107)로 신호를 신뢰할 수 있게 송신하는 것, 및 외부 회로(107)로부터 수신된 신호를 내부 회로(105)로 제공하는 것을 포함할 수 있다. 내부 회로(105)는, 예를 들어 칩 코어를 나타낼 수 있고, 낮은 전압에서 동작할 수 있다(예를 들어, 공칭 칩 코어 전압 공급(nominal chip core voltage supply)이 약 1.1 볼트일 수 있다). I/O 회로(100)는 일반적으로 내부 회로(105)보다 높은 전압에서 동작할 수 있다(예를 들어, 공칭 I/O 회로 전압 공급이 약 2.5 볼트일 수 있다). 외부 회로(107)는, 예를 들어 주변 장치를 나타낼 수 있으며, I/O 회로(100) 및 내부 회로(105)보다 높을 수 있는 전압(예를 들어, 3.3 볼트의 전압 공급)에서 동작할 수 있다.

I/O 회로(100)는 입력 모드 및 출력 모드의 두 가지 모드에서 동작할 수 있다. 출력 모드 동안, 내부 회로(105)는 이산 레벨(discrete levels)을 가지는 전압 신호를 사용하여 정보를 외부 회로(107)로 전달하도록 구성될 수 있다. 내부 회로(105)는 디지털 정보를 제어 회로(110)로 전달한다. 제어 회로(110)는 적절한 제어 신호를 생성하기 위해 정보에 논리 연산을 수행할 수 있다. 내부 회로(105)에 의해 제공된 입력에 기초하여, 제어 회로(110)는 드라이버 회로(driver circuit; 120)로 전달되는 제어 신호(DP, DN)를 생성할 수 있다. DP 및 DN의 전압 레벨에 기초하여, 드라이버 회로(120)는, 이산 전압 레벨을 사용하여 정보를 인코딩하는 출력 신호를 생성할 수 있다. 예를 들어, 출력 신호는 "1"로 표현되는 높은 전압 레벨 및 "0"으로 표현되는 낮은 전압 레벨을 가질 수 있다. 출력 신호는 정보를 외부 장치로 전달하기 위해 외부 회로(107)로 전달될 수 있다. I/O 회로(100)가 출력 모드에 있는 경우, I/O 노드(160) 상에 제공되는 출력 신호의 레벨은 드라이버 회로(120) 내의 전압 공급 레벨(예를 들어, VDDP 및 VSSP)의 범위 내에 있다(bounded).

입력 모드 동안, 드라이버 회로(120)가 입력 신호를 차단하도록 준비하기 위해 제어 회로(110)는 DP 및 DL의 값을 고정된 레벨로 유지할 수 있다. 외부 회로(107)에 의해 입력 신호가 I/O 노드(160) 상의 I/O 회로(100)로 제공될 수 있다. 입력 신호는 이산 전압 레벨의 형태로 디지털 정보를 인코딩할 수 있다. 예를 들어, 입력 신호는 "1"로 표현되는 높은 전압 레벨 및 "0"으로 표현되는 낮은 전압 레벨을 가질 수 있다. 입력 신호는 내부 회로(105)로 입력 신호를 전달하기 전에 입력 신호를 조절할 수 있는 입력 수신기 회로(input receiver circuit; 115)로 전달될 수 있다. 입력 신호의 레벨이 외부 회로(107)에 의해 제어될 수 있기 때문에, 이러한 신호의 전압은 드라이버 회로(120)의 전압 공급의 범위 내에 있지 않을 수 있다(not bounded). 일부 경우에 있어서, 외부 회로(107)의 설계에 따라, 입력 신호의 전압 레벨은 드라이버 회로(120)의 전압 공급에 의해 생성된 전압을 초과할 수 있다. 본 명세서에서 "초과된 전압 입력 신호"로 불리는 이러한 신호는 하나 이상의 서로 다른 유형의 누설 전류가 드라이버 회로(120)의 전력 공급에 들어가도록 한다. 이하에서 제시된 것은 드라이버 회로(120)의 구성요소의 보다 상세한 설명이며, 이는 다양한 누설 전류의 속성을 보다 잘 이해하는데 사용될 수 있다.

도 1을 다시 참조하면, 종래의 I/O 회로(100)가 입력 모드에 있고, 외부 회로(107)로부터 초과된 전압 입력 신호를 수신하는 경우, 두 가지의 서로 다른 유형의 누설 경로는 전류가 드라이버 회로의 양의 전압 공급(VDDP; 135)으로 들어가도록 허용할 수 있다. 제1 누설 경로는 p-채널 트랜지스터(125)의 드레인-소스 연결을 통해 형성될 수 있고, 제2 누설 경로는 p-채널 트랜지스터(125)의 드레인-벌크 연결을 통해 형성될 수 있다. p-채널 트랜지스터는 pFET(p-channel field effect transistor)일 수 있고, 보다 구체적으로 이는 또한 pMOSFET(p-channel Metallic Oxide Semiconductor Field Effect transistor)일 수도 있다. 도 1에 도시된 바와 같이, p-채널 트랜지스터(125)의 소스 노드(S) 및 벌크 노드(B)는 양의 전압 공급(135)에 연결되어, VDDP 볼트일 수 있다. p-채널 트랜지스터의 드레인 노드(D)는 I/O 노드(160)에 연결된다.

제1 누설 경로에 대해, I/O 회로(100)가 입력 모드에 있는 경우, 제어 회로(110)는 제어 신호(DP)의 전압 레벨을 VDDP(양의 전압 공급(135)의 값)와 동일하게 설정할 수 있고, 제어 신호(DN)의 전압 레벨을 VSSP(음의 전압 공급(140)의 값)로 설정할 수 있다. 각 트랜지스터에 걸쳐 게이트-소스 전압이 0이기 때문에, 이는 p-채널 트랜지스터(125) 및 n-채널 트랜지스터(130)를 비도전(non-conduction) 또는 "오프(off)" 상태로 위치시킬 수 있다. 초과된 전압 입력 신호가 I/O 노드(160)에 나타나는 경우, I/O 노드에서의 전압은 양의 전압 공급(135)의 전압 값(VDDP)을 초과할 수 있다. 이는 p-채널 트랜지스터(125)의 소스(S) 및 드레인(D) 노드를 교환하는 효과를 가지고 따라서 음의 게이트-소스 전압을 생성하는 것으로 간주할 수 있다. 입력 신호가 초과된 전압 입력 신호(그 전압이 VDDP를 초과함)이기 때문에, 게이트-소스 전압은 p-채널 트랜지스터(125)의 임계 전압을 초과할 수 있고, 따라서 p-채널 트랜지스터를 도전 상태("온(on)") 상태로 위치시킬 수 있다. 예를 들어, VDDP는 2.5 볼트만큼 낮을 수 있고, I/O 노드(160)에서의 초과된 전압 입력 신호는 3.3 볼트일 수 있다. 이러한 값은 -0.8 볼트의 p-채널 트랜지스터(125)에서 서로 다른 게이트-소스 전압을 나타낼 수 있으며, 이는 p-채널 트랜지스터(125)의 임계 전압을 초과하기에 충분할 수 있고, 따라서 트랜지스터를 온시킨다. p-채널 트랜지스터(125)가 온되는 경우, 도전 누설 경로는 드레인-소스 연결을 통해 형성되고 전류는 I/O 노드로부터의 트랜지스터(125)를 통해 양의 전압 공급(135)으로 흐를 것이다. 이 누설 전류는 양의 전압 공급(135)을 방해할 수 있고 외부 회로(107)의 전압 공급에 스트레스를 줄 수 있어 바람직하지 않을 수 있다.

제2 누설 경로는 또한 I/O 회로(100)가 입력 모드에 있고 초과된 전압 입력 신호가 I/O 모드(160)에서 나타나는 경우 발생할 수도 있다. 이러한 경우에 있어서, p-채널 트랜지스터의 일부이나 개별적인 구성요소가 아닌(따라서 점선을 사용하여 도시된) p-n 드레인-벌크 다이오드(155)는 정방향으로 바이어스된다(forward biased). 일반적으로, p-채널 트랜지스터(125)의 정상적인 동작에서, 드레인-벌크 다이오드(155)는 역방향으로 바이어스된다. 그러나, I/O 노드(160)에서 초과된 전압 입력 신호는 p-채널 트랜지스터(125)의 드레인 노드 전압을 드레인-벌크 다이오드가 정방향으로 바이어스되는 지점(point)까지 올릴 수 있다. 예를 들어, 초과된 전압 입력 신호는 p-채널 트랜지스터(125)의 드레인 노드(D)의 전압을 3.3 볼트에 위치시킬 수 있다. p-채널 트랜지스터의 벌크 노드가 양의 공급 전압에 일반적으로 속박되기 때문에, p-채널 트랜지스터(125)의 벌크 노드(B; 145)는, 예를 들어 약 2.5 볼트일 수 있는 VDDP 볼트에 있을 수 있다. 이러한 경우에 있어서, 드레인-벌크 다이오드에 걸친 전압은, 공칭 다이오드 턴-온 전압(예를 들어, 0.5 볼트)보다 높을 수 있는 +0.8 볼트이다. 이 드레인-벌크 다이오드(155)의 정방향 바이어스 상태는 바람직하지 않은 전류가 양의 전압 공급(135)으로 들어갈 수 있는 제2 도전 누설 경로를 생성할 수 있다.

도 1의 I/O 회로(100)의 정규 동작을 다시 참조하면, 출력 모드 동안, p-채널 트랜지스터(125)는 I/O 노드(160)를 하이(high)로 유도하기 위해 더 높은 레벨 전압을 공급할 수 있고, n-채널 트랜지스터(130)는 I/O 노드(160)를 로우(low)로 유도하기 위해 더 낮은 레벨 전압을 공급할 수 있다. 드레인-벌크 다이오드(155)는 p-채널 트랜지스터(125)의 벌크 노드(B)가 VDDP에 속박되기 때문에 역방향-바이어스된 상태에 있을 수 있으며, I/O 노드(160)는 VDDP보다 높을 것으로 예상되지 않을 수 있다. p-채널 트랜지스터(125)의 소스 노드(S)는 또한 VDDP에 속박되고, 드레인 노드(D)는 I/O 노드(160)에 연결된다. n-채널 트랜지스터(130)의 소스 노드(S)는 음의 전압 공급(140)에 연결될 수 있고, 따라서 VSSP 전압에 속박된다. n-채널 트랜지스터(130)의 드레인 노드(D)는 I/O 노드(160)에 연결될 수 있다. 출력 모드 동안, 제어 신호(DP, DN)는 모두, I/O 노드(160)를 하이(high)로 유도하기 위해 제어 회로(110)에 의해 전압 값(VSSP)을 할당받을 수 있다. 또한, 제어 신호(DP, DN)는 I/O 노드(160)를 저전압으로 유도하기 위해 전압 값(VDDP)을 할당받을 수 있다. 따라서, 출력 모드 동안, I/O 노드(160)에서 나타나는 전압 값은 양의 전압 공급(135)에 의해 공급됨에 따라 VDDP 볼트를 초과할 수 없으며, 따라서 누설 경로는 출력 모드 동안 p-채널 트랜지스터(125)의 드레인-벌크 연결 또는 드레인-소스 연결 중 하나를 통해 형성되지 않을 수 있다.

입력 모드 동안 초과된 전압 입력 신호가 I/O 노드(160)에 인가되는 경우 상기 언급된 누설 경로가 발생하는 것을 방지하기 위해서, 초과된 전압을 허용할 수 있는 I/O 회로를 제공하기 위한 회로 토폴로지(topology)가 이하에서 제시된다. 이러한 I/O 회로는 이하에서 전압 안정적 회로로 정의된다.

도 2는 예시적인 전압 안정적(VT) I/O 회로(200)를 도시하는 블록도이다. VT I/O 회로(200)는 제어 회로(225), VT 드라이버 회로(205) 및 입력 수신기 회로(115)를 포함한다. 제어 회로(225)는 상기 기술된 바와 같이 내부 회로(105)로부터 디지털 정보를 얻을 수 있고, 이 디지털 정보에 논리 연산 VT I/O 회로(205)에 의해 사용될 적절한 제어 신호(DP, DN)를 생성할 수 있다. 이러한 신호에 추가하여, 제어 회로(225)는 또한 VT I/O 회로(205)가 출력 모드에 있는지 여부를 나타내는 개별적인 제어 신호로서 사용될 수 있는 출력 인에이블 신호(output enable signal; OE)를 제공할 수도 있다. 예를 들어, OE 제어 회로(205)는 VT I/O 회로(205)가 출력 모드에 있음을 나타내기 위해 OE를 높은 전압 레벨로 설정할 수 있다. 입력 수신기 회로(115)는 외부 회로(107)로부터 생성될 수 있는, VT I/O 회로(205)로부터 신호를 얻을 수 있다. 입력 수신기(115)는 내부 회로(105)로 입력 신호를 전달하기 전에 이러한 입력 신호를 조절할 수 있다.

VT I/O 회로는 드레인-소스 누설 경로 억제기(drain-source leakage path inhibitor; 215), 드레인-벌크 누설 경로 억제기(220) 및 드라이버 회로(120)를 더 포함할 수 있다. 드라이버 회로(120)는 도 1에 도시된 바와 같이 구성될 수 있고, 입력 및 출력 모드 동작 양자 모두를 위해 드라이버 회로의 트랜지스터를 적절하게 구성하도록 제어 신호(DP, DN)를 허용할 수 있다. 드레인-소스 누설 경로 억제기(215)는 상기 기술된 제1 유형의 누설 전류를 줄이는데 사용될 수 있다. OE 신호가 VT I/O 회로가 입력 모드에 있음을 나타내는 경우, 드레인-소스 누설 경로 억제기는 입력 신호 전압이 양의 전압 공급의 VDDP 볼트를 초과하는 경우 드라이버 회로로부터 양의 전압 공급(135)을 차단할 수 있는 회로를 설정할 수 있다. 따라서, 드레인-소스 누설 경로 억제기(215)는 드라이버 회로(120) 내의 p-채널 트랜지스터의 드레인-소스 연결을 통해 전달되는 누설 전류로부터 양의 전압 공급을 차단시킬 수 있다. 드레인-벌크 누설 경로 억제기(220)는 제어 회로(225)로부터 OE 신호를 허용할 수 있고, 입력 모드에 있는 경우 상기 도 1에 도시된 제2 유형의 누설 전류를 줄이는 기능을 할 수 있다. 드레인-벌크 누설 경로 억제기(220)는, 양의 전압 공급(135)으로 들어가는, 드라이버 회로(120)의 p-채널 트랜지스터의 드레인-벌크 연결을 통해 전달될 수 있는 누설 전류를 차단시킬 수 있는 회로를 설정할 수 있다. 또한, 드레인-벌크 누설 경로 억제기(220)는 또한 드레인-벌크 누설 경로 억제기(220) 자체 내에서 p-채널 트랜지스터를 포함하며, VT I/O 회로(200) 내의 기타 p-채널 트랜지스터의 유사한 누설 경로를 줄이는데 사용될 수도 있다.

따라서, 본 발명의 실시예는 드라이버 회로 내에 입력 신호에 의해 발생되는 누설 전류를 줄이는 장치를 포함할 수 있다. 이 장치는 입력 신호 전압을 수신하는 수단(예를 들어, 160), 입력 신호 전압이 제공 전압을 초과하는 경우 드라이버 회로(예를 들어, 120) 내의 트랜지스터의 드레인-소스 연결을 통해 전달되는 누설 전류로부터 전압 공급을 차단하는 수단(예를 들어, 215) 및 입력 신호 전압이 공급 전압을 초과하는 경우 드라이버 회로(예를 들어, 120) 내의 트랜지스터의 드레인-벌크 연결을 통해 전달되는 누설 전류를 차단하는 수단(예를 들어, 220)을 포함할 수 있다.

도 3은 플로팅 N웰 생성 회로(Floating N-well Generator circuit; FNG; 300)의 개략적인 도면이다. 다양한 실시예에 있어서, FNG(300)는 드레인-소스 누설 경로 억제기(215) 및 드레인-벌크 누설 경로 억제기(220) 모두를 실현하는데 사용될 수 있다. FNG(300)가 드레인-소스 누설 경로 억제기(215)를 실현하는데 사용되는 경우, 그 출력 노드(350)는 "플로팅" 노드로 지칭될 수 있다. FNG(300)가 드레인-벌크 누설 경로 억제기(220)를 실현하는데 사용되는 경우, 그 출력 노드(350)는 "플로팅 N웰(FN-well)" 노드로 지칭될 수 있다. FNG(300)는 표준 프로세스를 사용하여 형성되는 p-채널 트랜지스터를 사용할 수 있다. P-채널 트랜지스터는 고정된 전압에 연결되지 않을 수 있는 벌크 노드를 사용할 수 있으며, 따라서 다양한 동작 모드 동안 플로팅할 수 있다. FN웰 노드(350)는 누설 전류 흐름을 억제하기 위해 잠재적인 드레인-벌크 누설 경로에 위치되도록 구성될 수 있다. 도 1에 도시된 종래의 I/O 회로(100)에서 p-채널 트랜지스터(125)로 도시된 바와 같이, 종래에는, N웰은 양의 전압 공급에 속박된 벌크 노드를 통상적으로 가질 수 있는 p-채널 트랜지스터를 위한 벌크 노드로서 사용될 수 있다. 플로팅 N웰은 전압 공급에 속박되지 않을 수 있으나, 적어도 일부 동작 모드 동안 플로팅할 수 있다. FNG(300)는 입력 모드 동안 VT I/O 회로(300)에 플로팅 N웰을 제공할 수 있고 또한 출력 모드 동안 양의 전압 공급(135) 값(VDDP)까지 N웰을 풀 업할 수 있다(pull up). FNG(300)의 구조 및 동작의 상세가 이하에서 제공된다.

도 3을 더 참조하면, FNG 회로(300)는 양의 전압 공급(135)에 연결된 소스 노드 및 FN웰 노드(350)에 연결된 드레인 노드를 가지는 p-채널 트랜지스터(310)를 포함할 수 있다. p-채널 트랜지스터(310)는 다른 p-채널 트랜지스터(320) 및 FNG 회로(300)의 파라미터에 하여 하나 이상의 트랜지스터를 포함할 수 있는 제어된 풀 다운 경로(pull-down path)에 의해 제어될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제어된 풀 다운 경로는 n-채널 트랜지스터(330, 340)를 포함할 수 있다. p-채널 트랜지스터(320)는 p-채널 트랜지스터(310)의 게이트 노드에 연결된 소스 노드, OE 제어 신호 라인에 연결된 게이트 노드 및 FN웰 노드(350)에 연결된 드레인 노드를 가질 수 있다. p-채널 트랜지스터(310, 320) 모두의 벌크 노드는 또한 FN웰 노드(350)에 연결될 수도 있다. n-채널 트랜지스터(330)는 양의 전압 공급(135)에 연결된 게이트 노드, p-채널 트랜지스터(310)의 게이트 노드 및 p-채널 트랜지스터(320)의 소스 노드 모두에 연결된 드레인 노드를 가질 수 있다. n-채널 트랜지스터(330)의 소스 노드는 n-채널 트랜지스터(340)의 드레인 노드에 연결될 수 있다. 제어된 풀 다운 경로를 완성하는 것은 음의 전압 공급(140)에 연결된 소스 노드와 OE 제어 신호 라인에 연결된 게이트 노드를 가지는 n-채널 트랜지스터(340)일 수 있다. p-채널 트랜지스터(310, 320)는 본 기술분야에 공지된 임의의 적절한 트랜지스터일 수 있고, pFET 및/또는 pMOSFET를 포함할 수 있다. 또한, n-채널 트랜지스터(330, 340)는 본 기술분야에 공지된 임의의 적절한 트랜지스터일 수 있고, nFET 및/또는 nMOSFET를 포함할 수 있다. 또한, 양의 전압 공급(135) 및 음의 전압 공급(140)은 FNG 회로(300) 내의 최대 양의 전압 및 최대 음의 전압을 나타낼 수 있다. 일부 경우에 있어서, 음의 공급은 간단히 접지 전위일 수 있다(즉, 음의 공급은 0 볼트로 나타날 수 있다).

도 3을 더 참조하면, FNG(300)의 동작은 다음과 같이 기술될 수 있다. 출력 모드 동안, OE 제어 신호는 높은 전압 레벨로 설정될 수 있고, 제어된 풀 다운 경로(n-채널 트랜지스터(330, 340))를 활성화할 수 있고, p-채널 트랜지스터(320)를 오프 상태로 위치시킨다. 제어된 풀 다운 경로를 활성화하는 것은 또한 p-채널 트랜지스터(310)의 게이트에서 낮은 전압(VSSP)을 나타내고, FN웰 노드(350)와 양의 전압 공급(135) 간의 경로를 완성하기 위해 트랜지스터를 온시킨다. 이 경로를 완성하는 것은 FN웰 노드(350)의 전압을 출력 모드 동작에 바람직한 VDDP까지 풀 업할 수 있다.

입력 모드 동안, OE 제어 신호는 p-채널 트랜지스터(320)를 온할 수 있는 낮은 전압 레벨로 설정될 수 있고, 제어된 풀 다운 경로에서 n-채널 트랜지스터(340)를 비활성화시킬 수 있다. 게이트 노드에서 나타나는 전압 레벨에 종속하여 p-채널 트랜지스터(310)가 여전히 온일 수 있기 때문에, 이 지점에서 FN웰 노드(350)는 아직 플로팅하지 않을 수 있다. p-채널 트랜지스터(310)가 온인 경우, FN웰 노드로부터의 전류는 p-채널 트랜지스터(310)의 드레인-소스 연결을 통해 양의 전압 공급(135)으로 누설될 수 있다. 그러나, p-채널 트랜지스터(320)가 온이기 때문에, FN웰 노드(350)로부터 유래한 전류는 또한 p-채널 트랜지스터(320)의 드레인-소스 연결을 통해 흐를 수도 있다. 이는 p-채널 트랜지스터(310)가 오프되는 지점까지 p-채널 트랜지스터(310)의 게이트를 충전할 수 있다. p-채널 트랜지스터(310)가 오프되는 경우, 그 드레인-소스 연결을 통해 이동하는 누설 전류가 억제되고, 따라서 양의 전압 공급(135)으로 들어가는 누설 전류가 줄어든다. 또한, p-채널 트랜지스터(320)의 소스 노드가 FN웰 노드(350)로부터 유래된 전류로부터 더 충전될 수 있기 때문에, FN웰 노드(350)를 플로팅할 수 있는 p-채널 트랜지스터(320)가 오프될 수 있다. 이 지점에서, FN웰 노드(350)는 실제로 플로팅 전압 전위(floating voltage potential)에 있을 수 있고, 그들의 터미널 중 하나에서의 VDDP보다 높은 전압을 보일 수 있는, FNG 회로(300) 및 드라이버 회로(120) 모두에서 p-채널 트랜지스터의 모든 벌크 노드에 연결될 수 있다. p-채널 트랜지스터(310, 320)에 대해, 이러한 사용법은 현실적으로 반복되는 것으로 고려될 수 있으나, 임의의 바람직하지 않은 양의 피드백과 연관되지 않아야 함을 유의해야 한다.

따라서, 본 발명의 실시예는 입력 전압에 의해 발생되는 누설 전류를 줄이는 장치를 포함할 수 있다. 장치는 양의 전압 공급(예를 들어, 135)에 연결된 소스 라인, 그리고 FN웰 노드(예를 들어, 350)에 연결된 드레인 라인 및 벌크 라인을 가지는 제1 트랜지스터(예를 들어, 310)를 포함할 수 있다. 장치는 또한 음의 전압 공급(예를 들어, 140)에 연결된 제어가능한 풀 다운 경로(예를 들어, 330, 340) 및 제1 트랜지스터를 더 포함할 수 있는데, 제어가능한 풀 다운 경로는 제1 상태 동안 제1 트랜지스터를 온하고, FN웰 노드를 풀 업 하도록 구성된다. 장치는 제1 트랜지스터의 게이트 라인에 연결된 소스 라인 그리고 FN웰 노드에 연결된 드레인 라인 및 벌크 라인을 가지는 제2 트랜지스터(예를 들어, 320)를 더 포함할 수 있으며, 제2 트랜지스터는 제2 상태 동안 FN웰 노드를 플로팅 전위에 위치시키도록 구성된다.

도 4는 드레인-소스 누설 경로 억제기(215) 및 드레인-벌크 누설 경로 억제기(220) 모두에서 FNG(300)를 사용하는 전압 안정적(VT) I/O 회로(400)의 일 실시예의 개략적인 도면이다. VT I/O 회로는 제어 회로(110), 입력 수신기 회로(115) 및 VT 드라이버 회로(405)를 포함할 수 있다. 제어 회로(110) 및 입력 수신기 회로(115)의 설명은 상기 논의된 특성과 다르지 않다. VT I/O 드라이버는 FNG 회로(300)를 더 포함할 수 있는 드레인-소스 누설 경로 억제기(215)(점선으로 나타냄)를 포함한다. VT I/O 드라이버 회로(405)는 또한 제2 FNG 회로(300)를 사용할 수 있는 드레인-벌크 누설 억제기(220)(또한 점선으로 나타냄)도 포함할 수 있다. VT I/O 드라이버 회로는 I/O 노드(160) 상의 외부 회로(107)와 인터페이싱할 수 있다.

VT I/O 드라이버(405) 내의 드라이버 회로는 p-채널 트랜지스터(410) 및 n-채널 트랜지스터(420)를 포함할 수 있다(이는 또한 추가적인 전압 안정성을 제공하기 위해 추가적인 트랜지스터(425)를 포함할 수도 있다). 이러한 각각의 트랜지스터의 드레인 노드는 I/O 노드(160)에 연결될 수 있다. n-채널 트랜지스터(420)의 소스 노드는 음의 전압 공급(140)에 연결될 수 있고, 그 게이트 노드는 제어 회로(110)에 의해 공급되는 DN 제어 신호에 의해 구동될 수 있다. p-채널 트랜지스터(410)의 게이트는 DP 제어 신호에 의해 구동될 수 있고, 또한 제어 회로(110)에 의해 공급될 수도 있으며, p-채널 트랜지스터(410)의 소스 노드는 드레인-소스 누설 경로 억제기(215)의 p-채널 트랜지스터(435)의 드레인 노드에 연결될 수 있다. p-채널 트랜지스터(410)의 벌크 노드는 드레인-벌크 누설 경로 억제기(220)에 연결될 수 있다.

본 발명의 실시예는 I/O 노드(160)에 연결된 드레인 노드, VDDP(135)에 연결된 게이트 노드 그리고 FN웰 노드(350)에 연결된 소스 및 벌크 노드를 가지는 추가의 p-채널 트랜지스터(450)를 더 포함할 수 있다. 추가의 p-채널 트랜지스터(450)는, 초과된 전압 입력 신호가 외부 회로(107)에 의해 나타나는 경우, FN웰 노드를 I/O 노드(160)의 전압까지 충전하는데 걸리는 시간을 줄일 수 있는 분리된 도전 경로(separate conductive path)를 제공할 수 있다.

전압 공급(135, 140)은 VT I/O 회로(400) 내의 최대 양의 전압 및 최대 음의 전압을 나타낼 수 있다. 그러나, 일부 경우에 있어서, 음의 공급(140)은 간단히 접지 전위일 수 있다. 단지 두 개의 제어된 트랜지스터(예를 들어, 410, 420)를 사용하여 도시되었지만, 드라이버 회로는 본 기술분야에 공지된 추가의 트랜지스터를 사용할 수 있다. p-채널 트랜지스터(410)는 본 기술분야에 공지된 임의의 적절한 p-타입 트랜지스터일 수 있고, pFET 및/또는 pMOSFET를 포함할 수 있다. 또한, n-채널 트랜지스터(430)는 본 기술분야에 공지된 임의의 적절한 n-타입 트랜지스터일 수 있고, nFET 및/또는 nMOSFET를 포함할 수 있다.

도 4에 도시된 실시예에 있어서, 드레인 소스 누설 경로 억제기(215)는 양의 전압 공급(135)에 연결된 소스 노드 및 드라이버 회로의 p-채널 트랜지스터(410)의 소스 노드에 연결된 드레인 노드를 가지는 p-채널 트랜지스터(430)를 가질 수 있는 제1 FNG 회로를 포함할 수 있다. p-채널 트랜지스터(430)는 다른 p-채널 트랜지스터(435) 및 n-채널 트랜지스터(440, 445)를 포함할 수 있는 제어된 풀 다운 경로에 의해 제어될 수 있다. p-채널 트랜지스터(435)는 p-채널 트랜지스터(430)의 게이트 노드에 연결된 소스 노드, OE 제어 신호 라인에 연결된 게이트 노드 및 드라이버 회로의 p-채널 트랜지스터(410)의 소스 노드에 연결된 드레인 노드를 가질 수 있다. p-채널 트랜지스터들(430, 435) 양자 모두의 벌크 노드는 드레인-벌크 누설 경로 억제기(220)의 FW-well 노드(350)에 연결될 수 있다. n-채널 트랜지스터(440)는 양의 전압 공급(135)에 연결된 게이트 노드, p-채널 트랜지스터(430)의 게이트 노드 및 p-채널 트랜지스터(435)의 소스 노드 모두에 연결된 드레인 노드를 가질 수 있다. n-채널 트랜지스터(440)의 소스 노드는 n-채널 트랜지스터(445)의 드레인 노드에 연결될 수 있다. n-채널 트랜지스터(445)는 풀 다운 경로를 완성할 수 있고, 음의 전압 공급(140)에 연결된 소스 노드 및 OE 제어 신호 라인에 연결된 게이트 노드를 가질 수 있다.

도 4를 더 참조하면, VT 드라이버 회로(405) 내의 드레인-소스 누설 경로 억제기(215)의 동작이 다음과 같이 기술될 수 있다. 상기 도 1에서 기술된 바와 같이, 초과된 전압 입력 신호가 I/O 노드(160)에 나타나는 경우, 드레인-소스 교차(interchange)는 드라이버 회로의 p-채널 트랜지스터 상에서 발생할 수 있다. 이는 p-채널 트랜지스터(410)의 드레인-소스 연결을 통해 누설 전류가 양의 전압 공급(135)으로 들어가게 할 수 있다. 이 누설을 줄이기 위해, p-채널 트랜지스터(430)는 p-채널 트랜지스터(410)와 양의 전압 공급(135) 간의 드라이버 회로의 풀 업 경로 안에 위치된다. p-채널 트랜지스터(430)의 게이트는 n-채널 트랜지스터(440, 445)를 통과하는 제어된 풀 다운 경로를 통해 음의 전압 공급(140)으로 이동할 수 있다. 출력 인에이블 OE 제어 신호는 출력 모드 동안 하이(high)이고 입력 모드 동안 로우(low)일 수 있다. 출력 모드 동안, p-채널 트랜지스터(430)의 게이트 노드는 VSSP로 풀 다운될 수 있고, 입력 모드 동안 이 게이트 노드는 플로팅될 수 있다. p-채널 트랜지스터(435)는 또한 OE 제어 신호에 의해 제어될 수도 있고, 이 트랜지스터는 출력 모드 동안 오프될 수 있고, 입력 모드 동안 온될 수 있다.

p-채널 트랜지스터(410)의 풀 업 회로에 대하여, 출력 모드 동안, p-채널 트랜지스터(435)는 오프일 수 있고, p-채널 트랜지스터(430)의 게이트는 n-채널 트랜지스터(440, 445)의 제어된 풀 다운 경로를 통해 VSSP로 풀링 다운될 수 있다. 이는 p-채널 트랜지스터(430)를 온할 수 있다. I/O 노드(160)로부터 유도된 출력 신호가 하이(high)인 경우, p-채널 트랜지스터(410)가 또한 온되고, I/O 노드(160)는 높은 전압 레벨로 풀링(pull)될 수 있다. n-채널 트랜지스터(445)가 오프이기 때문에 입력 모드 동안, n-채널 트랜지스터(440, 445)의 제어된 풀 다운 경로는 오프이고 따라서 p-채널 트랜지스터(430)의 게이트 노드는 플로팅할 수 있다. p-채널 트랜지스터(435)는 온될 수 있고, 드라이버의 p-채널 트랜지스터(410)의 소스를 p-채널 트랜지스터(430)의 게이트에 연결할 수 있다. I/O 출력 노드(160)가 초과된 전압 입력 신호(예를 들어, 3.3 볼트)에 의해서 하이(high)로 되는 경우, p-채널 트랜지스터(410)는 소스/드레인 교차 효과로 인해 온될 수 있다. p-채널 트랜지스터(410)의 실제 소스 노드가 p-채널 트랜지스터(430)가 온되는 전압 레벨인 경우, I/O 노드(160)로부터의 일시적인 누설 전류는 p-채널 트랜지스터(410)를 통해 흐른 후, p-채널 트랜지스터(430, 435) 모두를 통해 흐르기 위해 분기할 수 있다(branch out). p-채널 트랜지스터(430)를 통과하는 누설 전류는, 감소될 I/O 노드(160)로부터 양의 전압 공급(135)로의 전류와 동일할 수 있다. p-채널 트랜지스터(435)를 통과하는 누설 전류는 p-채널 트랜지스터(430) 상의 게이트 노드를 충전할 수 있다(예를 들어, 3.3 볼트까지). 또한, p-트랜지스터(430)의 게이트 노드에서의 높은 레벨 전압은 이 트랜지스터를 오프하고, 트랜지스터(430)의 드레인-소스 연결을 통해 양의 전압 공급(135)으로 흐르는 누설 전류를 줄인다. 이 시점에서, 누설 전류 양자 모두는 흐르는 것을 멈추고, 전압 공급(VDDP; 135)으로의 누설 전류가 없는 안정 상태(steady state)에 도달할 수 있다.

도 4를 더 참조하면, VT 드라이버 회로(405) 내의 드레인-벌크 누설 경로 억제기(220)의 동작은 다음과 같이 기술될 수 있다. 상기 기술된 바와 같이, 이 누설 경로는 p-채널 트랜지스터(도 4에 도시되지 않음) 내의 일반적으로 역방향 바이어스된 다이오드가 정방향 바이어스가 되는 경우 발생할 수 있고, 누설 전류를 양의 전압 공급(135)으로 전도할 수 있다. 이 유형의 누설은 VT I/O 드라이버(405) 내에서 초과된 전압을 나타낼 수 있는 터미널을 가지는 각각의 p-채널 트랜지스터에 있어서 문제가 될 수 있다. 초과된 전압 입력 신호로 인해 터미널 중 하나에서 VDDP보다 높은 전압을 나타낼 수 있는 VT 드라이버 회로(405)(드레인-벌크 누설 억제기 자체에서 벌크 노드를 포함하는) 내의 모든 p-채널 트랜지스터의 각각의 벌크 노드에 FN웰 노드(350)를 연결함으로써 이 누설 전류가 줄어들 수 있다. 내부 다이오드가 여전히 정방향 바이어스되는 경우에도, 노드가 초과된 전압 입력 신호 값(예를 들어, 3.3 볼트)까지 완전히 충전되는 지점까지, 일시적인 누설 전류는 벌크 노드를 통해 패드(pad)로부터 FN웰 노드(350)로 흐를 수 있다. 이 지점에서, 다이오드를 통과하는 전류는 중단될 수 있고, 따라서 두 번째 유형의 누설이 줄어들 수 있다.

따라서, 본 발명의 일 실시예는 전압 공급을 초과하는 입력 전압을 허용할 수 있는 인터페이스 회로를 포함할 수 있다. 인터페이스 회로는 신호를 수신하고 송신하는 입/출력(I/O) 노드(예를 들어, 160)를 가지는 드라이버 회로(예를 들어, 120), 이 드라이버 회로 내의 p-채널 트랜지스터(예를 들어, 410)의 소스 라인에 연결된 제1 누설 경로 억제기(예를 들어, 215), 및 드라이버 회로 내의 p-채널 트랜지스터의 벌크 라인에 연결된 제2 누설 경로 억제기(예를 들어, 220)를 포함할 수 있다.

전술한 개시가 본 발명의 예시적인 실시예를 도시하지만, 첨부된 특허청구범위에 의해 정의되는 본 발명의 범위를 벗어나지 않고 다양한 수정 및 변경이 행해질 수 있다. 본 명세서에서 기술된 발명의 실시예에 따른 방법 청구항의 기능, 단계 및/또는 동작은 임의의 특정 순서로 수행될 필요는 없다. 또한, 본 발명의 구성요소가 단수로 기술되거나 청구될 수 있으나, 단수에 대한 한정이 명시적으로 언급되지 않는 한 복수로 이해될 수 있다.

Claims

입력 전압에 의해 발생하는 누설 전류를 줄이기 위한 장치로서,
양의 전압 공급(positive voltage supply)에 연결된 소스 및 플로팅 노드(floating node)에 연결된 드레인을 가지는 제1 트랜지스터;
음의 전압 공급 및 상기 제1 트랜지스터에 연결된 제어가능한 풀 다운 경로(controllable pull-down path) - 상기 제어가능한 풀 다운 경로는 제1 상태 동안 상기 제1 트랜지스터를 온(on)하고 상기 플로팅 노드를 풀 업(pull-up)하도록 구성됨 -; 및
상기 제1 트랜지스터의 게이트에 연결된 소스 및 상기 플로팅 노드에 연결된 드레인을 가지는 제2 트랜지스터 - 상기 제2 트랜지스터는 제2 상태 동안 상기 플로팅 노드를 플로팅 전위(floating potential)에 위치시키도록 구성됨-를 포함하고,
상기 플로팅 노드는 드라이버 회로 내의 p-채널 트랜지스터의 소스에 연결되고, 상기 p-채널 트랜지스터는 상기 양의 전압 공급에 연결되는 게이트를 가지며,
출력 인에이블 신호는 상기 장치를 상기 제2 상태에 위치시켜, 상기 드라이버 회로가 전압 신호를 수신하도록 구성되는 경우, 누설 전류가 상기 p-채널 트랜지스터의 소스를 통해 상기 양의 전압 공급으로 전달되는 것을 방지하도록 구성되는, 장치.
제1항에 있어서,
상기 플로팅 노드는 상기 제1 또는 제2 트랜지스터 중 적어도 하나의 벌크(bulk) 및 n웰에 연결되는, 장치.
제2항에 있어서,
상기 플로팅 노드는 드라이버 회로 내의 상기 p-채널 트랜지스터의 벌크에 연결되고, 출력 인에이블 신호는 상기 장치를 상기 제2 상태에 위치시켜, 상기 드라이버 회로가 전압 신호를 수신하도록 구성되는 경우, 누설 전류가 상기 p-채널 트랜지스터의 벌크를 통해 상기 양의 전압 공급으로 전달되는 것을 방지하도록 구성되는, 장치.
제1항에 있어서,
상기 제어가능한 풀 다운 경로는,
음의 전압 공급에 연결된 소스 및 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 소스 양자 모두에 연결된 드레인을 가지는 제3 트랜지스터를 더 포함하는, 장치.
제4항에 있어서,
상기 제어가능한 풀 다운 경로는,
상기 제3 트랜지스터의 드레인 및 상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 소스 사이에 연결된 제4 트랜지스터 - 상기 제4 트랜지스터의 게이트는 상기 양의 전압 공급에 연결됨 -
를 더 포함하는, 장치.
제4항에 있어서,
출력 인에이블 신호는 상기 제1 상태 및 상기 제2 상태 사이의 선택을 위해 상기 제2 및 제3 트랜지스터들의 게이트들에 제공되는, 장치.
삭제
양의 전압 공급을 초과하는 입력 전압을 허용할 수 있는 인터페이스 회로로서,
신호들을 수신하고 송신하기 위한 입/출력 (I/O) 노드를 가지는 드라이버 회로;
상기 드라이버 회로 내에서 p-채널 트랜지스터의 소스에 연결된 제1 누설 경로 억제기(first leakage path inhibitor); 및
상기 드라이버 회로 내에서 상기 p-채널 트랜지스터의 벌크 및 적어도 하나의 다른 p-채널 트랜지스터의 벌크에 연결된 제2 누설 경로 억제기 - 상기 제1 누설 경로 억제기 및 상기 제2 누설 경로 억제기는 상기 I/O 노드가 신호들을 수신하는지 또는 송신하는지 여부를 나타내는 출력 인에이블 신호를 수신하도록 구성됨 -
를 포함하는, 인터페이스 회로.
제8항에 있어서,
상기 제1 누설 경로 억제기는, 상기 드라이버 회로가 상기 I/O 노드를 통해 상기 입력 전압을 수신하는 경우, 누설 전류가 상기 p-채널 트랜지스터의 드레인-소스 연결을 통해 상기 양의 전압 공급으로 들어가는 것을 방지하도록 구성되는, 인터페이스 회로.
양의 전압 공급을 초과하는 입력 전압을 허용할 수 있는 인터페이스 회로로서,
신호들을 수신하고 송신하기 위한 입/출력 (I/O) 노드를 가지는 드라이버 회로;
상기 드라이버 회로 내에서 p-채널 트랜지스터의 소스에 연결된 제1 누설 경로 억제기(first leakage path inhibitor); 및
상기 드라이버 회로 내에서 상기 p-채널 트랜지스터의 벌크 및 적어도 하나의 다른 p-채널 트랜지스터의 벌크에 연결된 제2 누설 경로 억제기 - 상기 제1 누설 경로 억제기는, 상기 드라이버 회로가 상기 I/O 노드를 통해 상기 입력 전압을 수신하는 경우, 누설 전류가 상기 p-채널 트랜지스터의 드레인-소스 연결을 통해 상기 양의 전압 공급으로 들어가는 것을 방지하도록 구성됨 - 를 포함하고, 상기 제1 누설 경로 억제기는,
상기 양의 전압 공급 및 상기 p-채널 트랜지스터의 소스에 연결된 제1 트랜지스터;
상기 제1 트랜지스터 및 음의 전압 공급에 연결된 제어가능한 풀 다운 경로 - 상기 제어가능한 풀 다운 경로는 상기 I/O 노드가 출력 모드에 있는 경우, 상기 제1 트랜지스터를 온하고, 상기 p-채널 트랜지스터의 소스를 풀 업하도록 구성됨 -; 및
상기 제1 트랜지스터 및 상기 p-채널 트랜지스터의 소스에 연결된 제2 트랜지스터 - 상기 제2 트랜지스터는 상기 I/O 노드에서 상기 소스가 상기 입력 전압에 대해 플로팅(floating)하도록 구성됨 -
을 포함하는, 인터페이스 회로.
제10항에 있어서,
상기 제1 누설 경로 억제기는,
상기 양의 전압 공급에 연결된 상기 제1 트랜지스터의 소스, 및 상기 p-채널 트랜지스터의 소스에 연결된 상기 제1 트랜지스터의 드레인; 및
상기 제1 트랜지스터의 게이트에 연결된 상기 제2 트랜지스터의 소스, 및 상기 p-채널 트랜지스터의 소스에 연결된 상기 제2 트랜지스터의 드레인
을 더 포함하는, 인터페이스 회로.
제10항에 있어서,
상기 제1 누설 경로 억제기는,
상기 음의 전압 공급에 연결된 소스, 및 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 소스 양자 모두에 연결된 드레인을 가지는 제3 트랜지스터
를 더 포함하는, 인터페이스 회로.
제12항에 있어서,
상기 제어가능한 풀 다운 경로는,
상기 제3 트랜지스터의 드레인 및 상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 소스 사이에 연결된 제4 트랜지스터를 더 포함하고,
상기 제4 트랜지스터의 게이트는 상기 양의 전압 공급에 연결된, 인터페이스 회로.
제8항에 있어서,
상기 제2 누설 경로 억제기는 상기 드라이버 회로가 상기 I/O 노드를 통해 상기 입력 전압을 수신하도록 구성되는 경우, 누설 전류가 상기 p-채널 트랜지스터의 드레인-벌크 연결을 통해 상기 양의 전압 공급으로 들어가는 것을 방지하는, 인터페이스 회로.
양의 전압 공급을 초과하는 입력 전압을 허용할 수 있는 인터페이스 회로로서,
신호들을 수신하고 송신하기 위한 입/출력 (I/O) 노드를 가지는 드라이버 회로;
상기 드라이버 회로 내에서 p-채널 트랜지스터의 소스에 연결된 제1 누설 경로 억제기(first leakage path inhibitor); 및
상기 드라이버 회로 내에서 상기 p-채널 트랜지스터의 벌크 및 적어도 하나의 다른 p-채널 트랜지스터의 벌크에 연결된 제2 누설 경로 억제기 - 상기 제2 누설 경로 억제기는 상기 드라이버 회로가 상기 I/O 노드를 통해 상기 입력 전압을 수신하도록 구성되는 경우, 누설 전류가 상기 p-채널 트랜지스터의 드레인-벌크 연결을 통해 상기 양의 전압 공급으로 들어가는 것을 방지함 - 를 포함하고, 상기 제2 누설 경로 억제기는,
상기 양의 전압 공급 및 FN웰 노드에 연결된 제1 트랜지스터;
음의 전압 공급 및 상기 제1 트랜지스터에 연결된 제어가능한 풀 다운 경로 - 상기 제어가능한 풀 다운 경로는 상기 I/O 노드가 출력 모드로 구성되는 경우, 상기 제1 트랜지스터를 온하고 상기 FN웰 노드를 풀 업하도록 구성됨 -; 및
상기 제1 트랜지스터 및 상기 FN웰 노드에 연결된 제2 트랜지스터 - 상기 제2 트랜지스터는 상기 I/O 노드가 입력 모드로 구성되는 경우 상기 FN웰 노드를 플로팅 전위에 위치시키도록 구성됨 -
를 더 포함하는, 인터페이스 회로.
제15항에 있어서,
상기 양의 전압 공급에 연결된 상기 제1 트랜지스터의 소스 및 상기 FN웰 노드에 연결된 상기 제1 트랜지스터의 드레인; 및
상기 제1 트랜지스터의 게이트에 연결된 상기 제2 트랜지스터의 소스 및 상기 FN웰 노드에 연결된 상기 제2 트랜지스터의 드레인
을 더 포함하는, 인터페이스 회로.
제15항에 있어서,
상기 제어가능한 풀 다운 경로는,
상기 음의 전압 공급에 연결된 소스 및 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 소스 양자 모두에 연결된 드레인을 가지는 제3 트랜지스터
를 더 포함하는, 인터페이스 회로.
제 17항에 있어서,
상기 제어가능한 풀 다운 경로는,
상기 제3 트랜지스터의 드레인 및 상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 소스 사이에 연결된 제4 트랜지스터 - 상기 제4 트랜지스터의 게이트는 상기 양의 전압 공급에 연결됨 -
를 더 포함하는, 인터페이스 회로.
제15항에 있어서,
상기 FN웰 노드는 상기 드라이버 회로 내에 상기 p-채널 트랜지스터의 벌크에 연결되고, 또한 상기 FN웰 노드는 상기 제1 및 제2 누설 경로 억제기에서 복수의 p-채널 트랜지스터의 벌크들에 연결되는, 인터페이스 회로.
제15항에 있어서,
상기 I/O 노드에 연결된 드레인 노드, 상기 양의 전압 공급에 연결된 게이트 노드 및 상기 FN웰 노드에 연결된 소스 및 벌크 노드를 가지는 제3 트랜지스터를 더 포함하고,
상기 제3 트랜지스터는 상기 FN웰 노드를 상기 입력 전압까지 충전하는 시간을 줄이기 위해 개별적인 도전 경로를 제공하도록 구성되는, 인터페이스 회로.
삭제
입/출력(I/O) 노드에서 I/O 장치의 공급 전압을 초과하는 입력 전압에 의해 발생하는 누설 전류를 줄이기 위한 방법으로서,
입력 상태에 대응하는 제1 레벨 및 출력 상태에 대응하는 제2 레벨을 가지는 제어 신호를 수신하는 단계;
드라이버 회로 내의 트랜지스터의 드레인-소스 연결을 통해 전달되는 누설 전류로부터 상기 전압 공급을 차단하기 위해 상기 제어 신호를 제1 누설 경로 억제기에 인가하는 단계; 및
상기 I/O 장치에서 복수의 트랜지스터의 드레인-벌크 연결들을 통해 전달되는 누설 전류를 차단하기 위해 상기 제어 신호를 제2 누설 경로 억제기에 인가하는 단계 - 상기 제1 누설 경로 억제기 및 상기 제2 누설 경로 억제기는 상기 I/O 노드가 신호들을 수신하는지 또는 송신하는지 여부를 나타내는 출력 인에이블 신호를 수신하도록 구성됨 -
를 포함하는 방법.
입/출력(I/O) 장치에서 누설 전류를 줄이는 장치로서,
입력 전압을 수신하는 수단;
상기 입력 전압이 공급 전압을 초과하는 경우 드라이버 회로 내의 트랜지스터의 드레인-소스 연결을 통해 전달되는 누설 전류로부터 전압 공급을 차단하는 수단; 및
상기 입력 전압이 상기 공급 전압을 초과하는 경우 상기 I/O 장치 내의 복수의 트랜지스터의 드레인-벌크 연결들을 통해 전달되는 누설 전류를 차단하는 수단 - 드라이버 회로 내의 트랜지스터의 드레인-소스 연결을 통해 전달되는 누설 전류로부터 전압 공급을 차단하는 상기 수단 및 상기 I/O 장치 내의 복수의 트랜지스터의 드레인-벌크 연결들을 통해 전달되는 누설 전류를 차단하는 상기 수단은 I/O 노드가 신호들을 수신하는지 또는 송신하는지 여부를 나타내는 출력 인에이블 신호를 수신하도록 구성됨 -
을 포함하는 장치.