DE10105942B4

DE10105942B4 - Einpoliger Umschalter und Kommunikationseinheit unter Verwendung desselben

Info

Publication number: DE10105942B4
Application number: DE10105942A
Authority: DE
Inventors: Akihiro Nagaokakyo Sasabata; Shigekazu Nagaokakyo Okamoto; Motoyasu Nagaokakyo Nakao
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2000-02-22
Filing date: 2001-02-09
Publication date: 2008-07-17
Anticipated expiration: 2021-02-10
Also published as: DE10105942A1; US6693498B1; JP3637830B2; JP2001237682A

Abstract

Einpoliger Umschalter (10) mit folgenden Merkmalen:
einem ersten Anschluß (P₁);
einem zweiten Anschluß (P₂);
einem gemeinsamen Anschluß (P₃); und
einem ersten FET (Q₃) und einem zweiten FET (Q₄), wobei jeder zwei jeweilige Hauptanschlüsse und jeweilige Schottky-Verbindungsgate-Anschlüsse aufweist,
wobei ein Hauptanschluß des ersten FET (Q₃) und ein Hauptanschluß des zweiten FET (Q₄) mit dem ersten Anschluß (P₁) bzw. dem zweiten Anschluß (P₂) verbunden sind,
wobei der andere Hauptanschluß des ersten FET (Q₃) und der andere Hauptanschluß des zweiten FET (Q₄) mit dem gemeinsamen Anschluß (P₃) verbunden sind,
wobei ein festes Potential γ an den Gate-Anschluß des zweiten FET (Q₄) angelegt wird, und ein Potential von Potentialen α und β an den Gate-Anschluß des ersten FET (Q₃) angelegt wird, wobei die Bedingung α < γ < β gilt, um zu ermöglichen, daß der erste Anschluß (P₁) oder der zweite Anschluß (P₂) mit dem gemeinsamen...

Description

Die vorliegende Erfindung bezieht sich auf einen einpoligen Umschalter (SPDT-Schalter; SPDT = single pole double throw) und auf eine Kommunikationseinheit, die denselben verwendet. Insbesondere bezieht sich die vorliegende Erfindung auf einen SPDT-Schalter zur Verwendung als ein Antennenschalter in einer mobilen Kommunikationseinheit und auf eine Kommunikationseinheit, die denselben verwendet.
Neue Anforderungen, die Größe und die Kosten von mobilen Kommunikationseinheiten zu reduzieren, erfordern, daß die Größe und die Kosten von SPDT-Schaltern, die als Antennenschalter verwendet werden, reduziert werden. Ein SPDT-Schalter ist ein Schalter mit drei Anschlüssen, von denen einer mit einem der beiden anderen Anschlüsse verbindbar ist.
7 ist ein Schaltungsdiagramm, das einen herkömmlichen SPDT-Schalter zeigt, welcher in der ungeprüften japanischen Patentanmeldung Nr. JP 09-23101A offenbart ist.
Wie es in 7 zu sehen ist, umfaßt ein SPDT-Schalter 1 einen ersten Anschluß P₁, einen zweiten Anschluß P₂, einen gemeinsamen Anschluß P₃, einen ersten Feldeffekttransistor (FET) Q₁, einen zweiten FET Q₂, ein erstes induktives Bauelement L₁, ein zweites induktives Bauelement L₂, Widerstände R₁, R₂ und R₃, einen ersten Steueranschluß P₄, einen zweiten Steueranschluß P₅ und einen dritten Steueranschluß P₆. Der Source-Anschluß des ersten FET Q₁ ist mit dem ersten Anschluß P₁ verbunden und der Source-Anschluß des zweiten FET Q₂ ist mit dem zweiten Anschluß P₂ verbunden. Der Drain-Anschluß des ersten FET Q₁ und der Drain-Anschluß des zweiten FET Q₂ sind miteinander verbunden und sind mit dem gemeinsamen Anschluß P₃ verbunden. Das erste induktive Bauelement L₁ ist zwischen den Drain-Anschluß und den Source-Anschluß des ersten FET Q₁ geschaltet, und das zweite in duktive Bauelement L₂ ist zwischen den Drain-Anschluß und den Source-Anschluß des zweiten FET Q₂ geschaltet. Der Gate-Anschluß des ersten FET Q₁ ist über den Widerstand R₁ mit dem ersten Steueranschluß P₄ verbunden, und der Gate-Anschluß des zweiten FET Q₂ ist über den Widerstand R₂ mit dem zweiten Steueranschluß P₅ verbunden. Der Drain-Anschluß des ersten FET Q₁ und der Drain-Anschluß des zweiten FET Q₂ sind über den Widerstand R₃ mit dem dritten Steueranschluß P₆ verbunden. Sowohl der erste FET Q₁ als auch der zweite FET Q₂ weisen eine Abschnürspannung auf, die bei –0,5 V eingestellt ist. Das Symbol „D" in 7 stellt den Drain-Anschluß dar.
Bei dem SPDT-Schalter 1 mit einem solchen Aufbau werden Potentiale 0 V, 0 V bzw. –3 V an den ersten Steueranschluß P₄, den zweiten Steueranschluß P₅ bzw. den dritten Steueranschluß P₆ angelegt. Dann weist der erste FET Q₁ ein Potential von 0 V an dem Drain-Anschluß und dem Source-Anschluß auf, und die Gate-Drain-(oder Gate-Source-)Spannung beträgt 0 V, wodurch der erste FET Q₁ angeschaltet wird. Der zweite FET Q₂ weist ebenfalls ein Potential von 0 V an dem Drain-Anschluß und dem Source-Anschluß auf, und die Gate-Drain-(oder Gate-Source-)Spannung beträgt –3 V, was weniger als die Abschnürspannung ist, somit wird der zweite FET Q₂ ausgeschaltet. In dem Aus-Zustand weist der zweite FET Q₂ einen Aus-Kapazität zwischen Drain und Source auf. Die Induktivität des zweiten induktiven Bauelementes L₂ ist so eingestellt, daß das zweite induktive Bauelement L₂ eine Parallelresonanz mit der Aus-Kapazität des zweiten FET Q₂ bilden kann, die eine Resonanzfrequenz aufweist, die mit der Frequenz des unerwünschten Signales synchron ist. Theoretisch wird somit eine unendliche Impedanz zwischen dem Drain-Anschluß und dem Source-Anschluß des zweiten FET Q₂ bei der Frequenz eines solchen unerwünschten Signales erhalten. Deshalb wird eine elektrische Verbindung zwischen dem ersten Anschluß P₁ und dem gemeinsamen Anschluß P₃ über den ersten FET Q₁ festgestellt, und zwischen dem zweiten Anschluß P₂ und dem gemeinsamen Anschluß P₃ tritt keine e lektrische Verbindung auf, weil eine unendliche Impedanz bei der Parallelresonanz zwischen der Aus-Kapazität des zweiten FET Q₂ und des zweiten induktiven Bauelementes L₂ erhalten wird.
Andererseits sei angenommen, daß Potentiale von 3 V, 0 V bzw. 0 V an den ersten Steueranschluß P₄, den zweiten Steueranschluß P₅ bzw. den dritten Steueranschluß P₆ angelegt werden. Im Gegensatz zu der vorhergehenden Beschreibung wird eine elektrische Verbindung zwischen dem zweiten Anschluß P₂ und dem gemeinsamen Anschluß P₃ über den zweiten FET Q₂ festgestellt, und zwischen dem ersten Anschluß P₁ und dem gemeinsamen Anschluß P₃ tritt keine elektrische Verbindung auf, weil durch die Parallelresonanz zwischen der Aus-Kapazität des ersten FET Q₁ und dem ersten induktiven Bauelement L₁ eine unendliche Impedanz erhalten wird.
Der SPDT-Schalter 1 ermöglicht es deshalb entweder den ersten Anschluß P₁ oder den zweiten Anschluß P₂ mit dem gemeinsamen Anschluß P₃ zu verbinden, indem die Spannungen geändert werden, die an den ersten Steueranschluß P₄ und den zweiten Steueranschluß P₅ angelegt werden.
Der in 7 gezeigte SPDT-Schalter 1 hat jedoch den Nachteil, daß zwei Potentiale von 0 V und –3 V wechselweise an den ersten Steueranschluß P₄ und den zweiten Steueranschluß P₅ angelegt werden müssen. In anderen Worten, während 0 V oder –3 V an den ersten Steueranschluß P₄ angelegt werden müssen gleichzeitig –3 V oder 0 V an den zweiten Steueranschluß P₅ angelegt werden. Insbesondere sind zwei Steuerleitungen erforderlich, die angepaßt sind, um die an die jeweiligen Anschlüsse anzulegenden Potentiale zu ändern, oder andernfalls ist eine einzelne Steuerleitung erforderlich, die in zwei verzweigt ist und so konfiguriert ist, daß jedes Signal invertiert werden kann.
In solchen Fällen kann eine vergrößerte Fläche für (eine) solche Steuerleitung(en) erforderlich sein. Andernfalls kann ein zusätzliches Steuertor, wie z. B. eine CPU (CPU = central processing unit = zentrale Prozessoreinheit) oder eine Logik, erforderlich sein, um zu ermöglichen, daß ein Steuersignal invertiert wird, womit es schwierig gemacht wird, die Größe und die Kosten des Schalters zu reduzieren.
Die Aufgabe der vorliegenden Erfindung besteht darin, einen einpoligen Umschalter zu schaffen, der leicht gesteuert werden kann und kompakt ist, sowie eine Kommunikationseinheit, die denselben verwendet.
Diese Aufgabe wird durch einen einpoligen Umschalter gemäß Anspruch 1 bzw. eine Kommunikationseinheit gemäß Anspruch 5 gelöst.
Gemäß einem Aspekt der vorliegenden Erfindung umfaßt ein SPDT-Schalter bzw. einpoliger Umschalter zu diesem Zweck einen ersten und einen zweiten Anschluß und einen ersten und einen zweiten FET mit Schottky-Verbindungsgates. Der Drain-Anschluß des ersten FET und der Source-Anschluß des zweiten FET sind mit dem ersten Anschluß bzw. dem zweiten Anschluß verbunden, und der Source-Anschluß des ersten FET und der Drain-Anschluß des zweiten FET sind mit dem gemeinsamen Anschluß verbunden. An den Gate-Anschluß des zweiten FET wird ein festes Potential γ angelegt, und eines der Potentiale α und β wird an den Gate-Anschluß des ersten FET angelegt, wobei α < γ < β ist, um zu ermöglichen, daß der erste oder der zweite Anschluß mit dem gemeinsamen Anschluß elektrisch verbunden wird. Die Abschnürspannung V_p1 des ersten FET ist eingestellt, um die Gleichung 0 > V_p1 > α – γ zu erfüllen, und die Abschnürspannung V_p2 des zweiten FET ist eingestellt, um die Ungleichung 0 > V_p2 > γ – β zu erfüllen.
Der SPDT-Schalter kann ferner ein erstes induktives Bauelement, das parallel zu dem ersten FET geschaltet ist, und ein zweites induktives Bauelement, das parallel zu dem zweiten FET geschaltet ist, umfassen.
Der SPDT-Schalter kann ferner ein erstes induktives Bauelement, das in Serie mit dem ersten FET geschaltet ist, einen ersten Kondensator, der parallel zu der Serienschaltung des ersten FET und des ersten induktiven Bauelementes geschaltet ist, ein zweites induktives Bauelement das in Serie mit dem zweiten FET geschaltet ist, und einen zweiten Kondensator, der parallel zu der Serienschaltung des zweiten FET und des zweiten induktiven Bauelementes geschaltet ist, umfassen.
Der SPDT-Schalter kann ferner einen dritten FET mit einem Schottky-Verbindungsgate und einer Abschnürspannung V_p3 umfassen, die eingestellt ist, um 0 > V_p3 > γ – β zu erfüllen, und einen vierten FET mit einem Schottky-Verbindungsgate und einer Abschnürspannung V_p4 umfassen, die eingestellt ist, um 0 > V_p4 > α – γ zu erfüllen. Der dritte FET kann einen Drain-Anschluß, der mit dem Drain-Anschluß des ersten FET verbunden ist, einen Source-Anschluß, der über einen ersten Masse-Kondensator mit Masse verbunden ist, und einen Gate-Anschluß, der mit dem Gate-Anschluß des zweiten FET verbunden ist, aufweisen. Der vierte FET kann einen Drain-Anschluß, der mit dem Source-Anschluß des zweiten FET verbunden ist, einen Source-Anschluß, der über einen zweiten Masse-Kondensator mit Masse verbunden ist, und einen Gate-Anschluß, der mit dem Gate-Anschluß des ersten FET verbunden ist, aufweisen.
Bei einem anderen Aspekt der vorliegenden Erfindung umfaßt eine Kommunikationseinheit einen SPDT-Schalter, wie z. B. den oben beschriebenen.
Ein SPDT-Schalter gemäß der vorliegenden Erfindung kann leicht gesteuert werden und seine Größe und Kosten können reduziert werden. Außerdem können auch Größe und Kosten einer Kommunikationseinheit, die einen solchen SPDT-Schalter verwendet, reduziert werden.
Andere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung der Erfindung offensichtlich. Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen detaillierter beschrieben. Es zeigen:
1 ein Schaltungsdiagramm eines SPDT-Schalters gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
2 ein äquivalentes Schaltungsdiagramm des SPDT-Schalters, der in 1 gezeigt ist;
3 ein Schaltungsdiagramm einer Modifikation des SPDT-Schalters gemäß der vorliegenden Erfindung;
4 ein Schaltungsdiagramm einer weiteren Modifikation des SPDT-Schalters gemäß der vorliegenden Erfindung;
5 ein Schaltungsdiagramm einer weiteren Modifikation des SPDT-Schalters gemäß der vorliegenden Erfindung;
6 ein Blockdiagramm einer Kommunikationseinheit gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
7 ein Schaltungsdiagramm eines herkömmlichen SPDT-Schalters.
1 zeigt einen SPDT-Schalter gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. In 1 werden gleiche oder ähnliche Bezugszeichen verwendet, um die gleichen oder ähnlichen Elemente und Komponenten wie in 7 zu bezeichnen.
In 1 ist ein SPDT-Schalter 10 gezeigt, der einen ersten Anschluß P₁, einen zweiten Anschluß P₂, einen gemeinsamen Anschluß P₃, einen ersten Feldeffekttransistor (FET) Q₃ mit einem Schottky-Verbindungsgate, einen zweiten FET Q₄ mit einem Schottky-Verbindungsgate, Kondensatoren C₁, C₂ und C₃, einen ersten Steueranschluß P₇ und einen zweiten Steueranschluß P₈ umfaßt. Der Drain-Anschluß des ersten FET Q₃ ist über den Kondensator C₁ mit dem ersten Anschluß P₁ verbunden, und der Source-Anschluß des zweiten FET Q₄ ist über den zweiten Kondensator C₂ mit dem zweiten Anschluß P₂ verbunden. Der Source-Anschluß des ersten FET Q₃ und der Drain-Anschluß des zweiten FET Q₄ sind direkt miteinander verbunden und sind dann über den Kondensator C₃ mit dem gemeinsamen Anschluß P₃ verbunden. Der Gate-Anschluß des ersten FET Q₃ ist mit dem ersten Steueranschluß P₇ verbunden, und der Gate-Anschluß des zweiten FET Q₄ ist mit dem zweiten Steueranschluß P₈ verbunden. Die Kondensatoren C₁, C₂ und C₃ sind Koppelkondensatoren bzw. kapazitive Koppelbauelemente, von denen jedes bei einer Signalfrequenz eine niedrige Impedanz aufweist.
Es sei nun angenommen, daß es drei Potentiale α, β und γ für den Betrieb des SPDT-Schalters 10 gibt, wobei α < γ < β. Außerdem sei angenommen, daß die Abschnürspannung V_p1 des ersten FET Q₃ eingestellt ist, um 0 > V_p1 > α – γ zu erfüllen, und daß die Abschnürspannung V_p2 des zweiten FET Q₄ eingestellt ist, um 0 > V_p2 > γ – β zu erfüllen. Als ein spezifisches Beispiel sei angenommen, daß α = 0 V, γ = 3 V und β = 6 V. Die Abschnürspannung V_p1 des ersten FET Q₃ liegt dann in dem Bereich 0 > V_p1 > –3 V, und die Abschnürspannung V_p2 des zweiten FET Q₄ liegt in dem Bereich 0 > V_p2 > –3 V. Die Abschnürspannungen V_p1 und V_p2 werden nun bei V_p1 = V_p2 = –0,5 V eingestellt.
Im Betrieb wird zuerst ein Potential von 3 V (γ) an den zweiten Steueranschluß P₈ angelegt. Dann wird ein Potential von 0 V (α) an den ersten Steueranschluß P₇ angelegt. Da der Source-Anschluß des ersten FET Q₃ und der Drain- Anschluß des zweiten FET Q₄ direkt miteinander verbunden sind, und da das Gate-Potential (3 V) des zweiten FET Q₄ höher ist, als das Gate-Potential (0 V) des ersten FET Q₃, wird ein Potential von 3 V, das dem Gate-Potential des zweiten FET Q₄ gleich ist, an dem Source-Anschluß des ersten FET Q₃ und an dem Drain-Anschluß des zweiten FET Q₄ erhalten. Der Drain-Anschluß des ersten FET Q₃, der für einen direkten Strom offen ist, weist ein Potential von 0 V auf, das dem zugeordneten Gate-Potential gleich ist. Der Source-Anschluß des zweiten FET Q₄, der ebenfalls für einen direkten Strom offen ist, weist ein Potential von 3 V auf, das dem zugeordneten Gate-Potential gleich ist. Deshalb beträgt die Gate-Source-Spannung des ersten FET Q₃ –3 V. Da der erste FET Q₃ eine Abschnürspannung V_p1 = –0,5 V aufweist, ist der erste FET Q₃ ausgeschaltet. Andererseits beträgt die Gate-Source-(Gate-Drain-)Spannung des zweiten FET Q₄ 0 V. Da der zweite FET Q₄ ebenfalls eine Abschnürspannung V_p2 = –0.5 V aufweist, ist der zweite FET Q₄ angeschaltet. Folglich wird eine elektrische Verbindung zwischen dem zweiten Anschluß P₂ und den gemeinsamen Anschluß P₃ bei der Signalfrequenz festgestellt, während keine elektrische Verbindung zwischen dem ersten Anschluß P₁ und dem gemeinsamen Anschluß P₃ bei der Signalfrequenz auftritt.
Zur Klarstellung zeigt 2 eine äquivalente Schaltung des ersten und des zweiten FET Q₂ und Q₄ unter Verwendung von Dioden, die die Potentiale an jeder der Elektroden des ersten FETs Q₃ und des zweiten FETs Q₄ darstellt.
Wie es in 2 gezeigt ist, ist jeder FET mit einem Schottky-Verbindungsgate äquivalent zu einer Kombination von zwei Dioden mit Anoden, die miteinander verbunden sind und das Gate darstellen, und mit Kathoden, die den Drain-Anschluß und den Source-Anschluß darstellen. Wenn ein Potential von 0 V an den ersten Steueranschluß P₇ angelegt wird, weist der Drain-Anschluß des ersten FET Q₃ ebenfalls ein Potential von 0 V auf, das dem Gate-Potential gleich ist. Wenn ein Potential von 3 V an den zweiten Steue ranschluß P₈ angelegt wird, weist der Source-Anschluß des zweiten FET Q₄ ebenfalls ein Potential von 3 V auf, das dem Gate-Potential gleich ist. Die Potentiale des Source-Anschlusses des ersten FET Q₃ und des Drain-Anschlusses des zweiten FET Q₄, deren entsprechenden Dioden 0 V bzw. 3 V zugeführt wird, sind 3 V, was dem höheren Gate-Potential gleich ist.
Es wird wieder auf 1 Bezug genommen. Als eine Alternative wird ein Potential von 6 V (β) an den ersten Steueranschluß P₇ angelegt, während weiterhin ein Potential von 3 V (γ) an den zweiten Steueranschluß P₈ angelegt wird. Da das Gate-Potential (6 V) des ersten FET Q₃ höher ist als das Gate-Potential (3 V) des zweiten FET Q₄, wird in diesem Fall ein Potential von 6 V an dem Drain-Anschluß und dem Source-Anschluß des ersten FET Q₃ und an dem Drain-Anschluß des zweiten FET Q₄ erhalten, das dem Gate-Potential des ersten FET Q₃ gleich ist. Es wird angenommen, daß der Source-Anschluß des zweiten FET Q₄ weiterhin ein Potential von 3 V aufweist, das dem zugeordneten Gate-Potential gleich ist. Deshalb beträgt die Gate-Source-(Gate-Drain-)Spannung des ersten FET Q₃ 0 V. Da der erste FET Q₃ weiterhin eine Abschnürspannung V_p1 = –0,5 V aufweist ist der erste FET Q₃ angeschaltet. Andererseits ist die Gate-Drain-Spannung des zweiten FET Q₄ –3 V. Da auch der zweite FET Q₄ eine Abschnürspannung V_p2 = –0,5 V aufweist, ist der zweite FET Q₄ ausgeschaltet. Folglich wird im Gegensatz zu oben eine elektrische Verbindung zwischen dem ersten Anschluß P₁ und dem gemeinsamen Anschluß P₃ bei der Signalfrequenz festgestellt, während keine elektrische Verbindung zwischen dem zweiten Anschluß P₂ und dem gemeinsamen Anschluß P₃ bei der Signalfrequenz auftritt.
Während das Potential, das an den Steueranschluß P₈ anzulegen ist, auf 3 V (γ) festgelegt ist, wird auf diese Weise eines der Potentiale von 0 V (α) und 6 V (β) an den ersten Steueranschluß P₇ angelegt, so daß der SPDT-Schalter 10 ermöglicht, daß zumindest entweder der erste Anschluß P₁ oder der zweite Anschluß P₂ mit dem gemeinsamen Anschluß P₃ elektrisch verbunden wird.
Folglich erfordert der SPDT-Schalter 10 nur eine Steuerschaltung, durch die Spannungen alternativ an einen der beiden Steueranschlüsse angelegt werden. Dies kann einen für Steuerleitungen erforderlichen Bereich kleiner machen als bei dem konventionellen SPDT-Schalter, der erfordert, daß an zwei Steueranschlüsse bestimmte Potentiale alternativ angelegt werden. Außerdem erfordert der Schalter 10 nur ein Steuertor, wie z. B. eine CPU und eine Logik, die es ermöglicht, daß ein Steuersignal invertiert wird, ist nicht länger notwendig. Deshalb erhält man einen SPDT-Schalter mit reduzierter Größe und reduzierten Kosten, der ohne weiteres gesteuert werden kann.
Wenn sich der SPDT-Schalter 10 in dem Aus-Zustand befindet, weisen bei ihm der erste FET Q₃ und der zweite FET Q₄ weiterhin Aus-Kapazitäten zwischen den Drain-Anschlüssen und den Source-Anschlüssen auf, obwohl sie klein sind. Selbst wenn der erste FET Q₃ oder der zweite FET Q₄ ausgeschaltet ist, fließen somit schwach Signale über die Aus-Kapazität, was die Isolierung verringern kann.
3 zeigt eine Modifikation des SPDT-Schalters gemäß der vorliegenden Erfindung. In 3 sind gleiche oder ähnliche Elemente oder Komponenten wie in 1 mit gleichen oder ähnlichen Bezugszeichen versehen, und demgemäß wird die Beschreibung derselben unterlassen.
Wie es in 3 zu sehen ist, umfaßt ein SPDT-Schalter 20 ferner ein erstes induktives Bauelement L₃, das zwischen den Drain-Anschluß und den Source-Anschluß des ersten FET Q₃ geschaltet ist, und ein zweites induktives Bauelement L₄, das zwischen den Drain-Anschluß und den Source-Anschluß des zweiten FET Q₄ geschaltet ist. Die Induktivität des ersten induktiven Bauelementes L₃ ist so eingestellt, daß das erste induktive Bauelement L₃ mit der Aus-Kapazität des ersten FET Q₃ eine Parallelresonanz mit einer Resonanzfrequenz bilden kann, die synchron mit der Frequenz eines unerwünschten Signales ist. Die Induktivität des zweiten induktiven Bauelementes L₄ ist so eingestellt, daß das zweite induktive Bauelement L₄ mit der Aus-Kapazität des zweiten FET Q₄ eine Parallelresonanz mit einer Resonanzfrequenz bilden kann, die synchron mit der Frequenz eines unerwünschten Signales ist.
Bei dem SPDT-Schalter 20 mit einem solchen Aufbau ist die Impedanz extrem niedrig, wenn die FETs angeschaltet sind. Wenn die FETs ausgeschaltet, sind wird durch eine Parallelresonanz zwischen der Aus-Kapazität und den zugeordneten induktiven Bauelementen eine im wesentlichen unendliche Impedanz erhalten.
Insbesondere wenn der erste FET Q₃ angeschaltet ist, ist der erste Anschluß P₁ über den ersten FET Q₃ mit dem gemeinsamen Anschluß P₃ verbunden. Aufgrund der unendlichen Impedanz durch die Parallelresonanz zwischen der Aus-Kapazität des zweiten FET Q₄ und des zweiten induktiven Bauelementes L₄ tritt zwischen dem zweiten Anschluß P₂ und den gemeinsamen Anschluß P₃ keine elektrische Verbindung auf.
Wenn der zweite FET Q₄ angeschaltet ist, ist der zweite Anschluß P₂ über den zweiten FET Q₄ mit dem gemeinsamen Anschluß P₃ elektrisch verbunden. Aufgrund der unendlichen Impedanz durch die Parallelresonanz zwischen der Aus-Kapazität des ersten FET Q₃ und des ersten induktiven Bauelementes L₃ tritt zwischen dem ersten Anschluß P₁ und dem gemeinsamen Anschluß P₃ keine elektrische Verbindung auf.
Deshalb kann die verringerte Isolation aufgrund eines Leckens von Signalen durch die Aus-Kapazität des ersten FET Q₃ oder des zweiten FET Q₄ verhindert werden.
Bei dem SPDT-Schalter 10 oder 20, der in Verbindung mit den 1 bis 3 beschrieben ist, werden Signale über den Drain-Anschluß und den Source-Anschluß des ersten FET Q₃ durchgelassen, wenn der erste FET Q₃ angeschaltet ist, und werden Signale über den Drain-Anschluß und den Source-Anschluß des zweiten FET Q₄ durchgelassen, wenn der zweite FET Q₄ angeschaltet ist. Die FETs weisen jedoch weiterhin in den An-Zuständen einen extrem niedrigen Widerstand über den Drain-Anschluß und den Source-Anschluß auf, der einen Signalverlust bewirken kann.
4 zeigt eine Modifikation des SPDT-Schalters gemäß der vorliegenden Erfindung. In 4 sind gleiche oder ähnliche Elemente oder Komponenten wie in 1 mit gleichen oder ähnlichen Bezugszeichen versehen, und folglich wird die Beschreibung derselben unterlassen.
Wie es in 4 zu sehen ist, umfaßt ein SPDT-Schalter 30 ferner ein erstes induktives Bauelement L₅, das mit dem Source-Anschluß des ersten FET Q₃ in Serie verbunden ist, und ein zweites induktives Bauelement L₆, das mit dem Drain-Anschluß des zweiten FET Q₄ in Serie verbunden ist. Der SPDT-Schalter 30 umfaßt ferner einen ersten Kondensator C₄, der mit der Serienschaltung des ersten FET Q₃ und des ersten induktiven Bauelementes L₅ parallel geschaltet ist, und einen zweiten Kondensator C₆, das mit der Serienschaltung des zweiten FET Q₄ und des zweiten induktiven Bauelementes L₆ parallel geschaltet ist. Die Induktivität des ersten induktiven Bauelementes L₅ ist so eingestellt, daß das erste induktive Bauelement L₅ eine Serienresonanz mit der Aus-Kapazität des ersten FET Q₃ mit einer Resonanzfrequenz bilden kann, die mit der Frequenz eines erwünschten Signales synchron ist. Die Kapazität des ersten Kondensators C₄ ist eingestellt, um mit der Aus-Kapazität des ersten FET Q₃ übereinzustimmen, und ist ferner so eingestellt, daß der erste Kondensator C₄ mit dem induktiven Bauelement L₅ eine Parallelresonanz mit einer Resonanzfrequenz bilden kann, die mit der Frequenz eines unerwünschten Signales synchron ist. Die Induktivität des zweiten induktiven Bauelementes L₆ ist so eingestellt, daß das zweite induktive Bauelement L₆ mit der Aus-Kapazität des zweiten FET Q₄ eine Serienresonanz mit einer Resonanzfrequenz bilden kann, die mit der Frequenz eines erwünschten Signales synchron ist. Die Kapazität des zweiten Kondensators C₅ ist eingestellt, um mit der Aus-Kapazität des zweiten FET Q₄ übereinzustimmen, und ist ferner so eingestellt, daß der zweite Kondensator C₅ mit dem zweiten induktiven Bauelement L₆ eine Parallelresonanz mit einer Resonanzfrequenz bilden kann, die mit der Frequenz eines unerwünschten Signales synchron ist.
Wenn der erste FET Q₃ angeschaltet ist, tritt eine Parallelresonanz zwischen dem ersten Kondensator C₄ und dem ersten induktiven Bauelement L₅ auf und tritt eine Serienresonanz zwischen der Aus-Kapazität des zweiten FET Q₄ und dem zweiten induktiven Bauelement L₆ auf.
Wenn der zweite FET Q₄ angeschaltet ist, tritt eine Parallelresonanz zwischen dem zweiten Kondensator C₃ und dem zweiten induktiven Bauelement L₅ auf, und tritt eine Serienresonanz zwischen der Aus-Kapazität des ersten FET Q₃ und dem ersten induktiven Bauelement L₅ auf.
Eine durch die Serienresonanz erzeugte Impedanz ist im wesentlichen nicht vorhanden, während eine durch die Parallelresonanz erzeugte Impedanz im wesentlich unendlich ist. Deshalb ist der Schalter 30 in diesem Punkt von den Schaltern 10 und 20, die in den 1 bis 3 gezeigt sind, verschieden.
Insbesondere wenn der erste FET Q₃ ausgeschaltet ist, wird eine elektrische Verbindung zwischen dem ersten Anschluß P₁ und dem gemeinsamen Anschluß P₃ festgestellt, weil eine durch die Serienresonanz zwischen der Aus-Kapazität des ersten FET Q₃ und dem ersten induktiven Bauelement L₅ erzeugte Impedanz im wesentlichen nicht vorhanden ist. Zwischen dem zweiten Anschluß P₂ und dem gemeinsamen Anschluß P₃ tritt keine elektrische Verbindung auf, weil eine durch die Parallelresonanz zwischen dem zweiten Kondensator C₅ und dem zweiten induktiven Bauelement L₆ erzeugte Impedanz im wesentlichen unendlich ist.
Wenn der zweite FET Q₄ ausgeschaltet ist, wird eine elektrische Verbindung zwischen dem zweiten Anschluß P₂ und dem gemeinsamen Anschluß P₃ festgestellt, weil eine durch die Serienresonanz zwischen der Aus-Kapazität des zweiten FET Q₄ und dem zweiten induktiven Bauelement L₆ erzeugte Impedanz im wesentlichen nicht vorhanden ist. Zwischen dem ersten Anschluß P₁ und dem gemeinsamen Anschluß P₃ tritt keine elektrische Verbindung auf, weil eine durch die Parallelresonanz zwischen dem ersten Kondensator C₄ und dem ersten induktiven Bauelement L₅ erzeugte Impedanz im wesentlichen unendlich ist.
Da eine Impedanz wegen der Verwendung einer Serienresonanz zwischen der Aus-Kapazität der FETs und der zugeordneten induktiven Bauelemente im wesentlichen nicht vorhanden ist, wenn eine elektrische Verbindung besteht, kann der Signalverlust während einer elektrischen Verbindung reduziert werden.
5 zeigt eine weitere Modifikation des SPDT-Schalters gemäß der vorliegenden Erfindung. In 5 sind gleiche oder ähnliche Elemente oder Komponenten wie in 1 mit gleichen oder ähnlichen Bezugszeichen versehen, und folglich wird eine Beschreibung derselben unterlassen.
Wie es in 5 zu sehen ist, umfaßt ein SPDT-Schalter 14 zusätzlich einen dritten FET Q₅ mit einem Schottky-Verbindungsgate, einen vierten FET Q₆ mit einem Schottky-Verbindungsgate, einen ersten Masse-Kondensator C₆ und einem zweiten Masse-Kondensator C₇. Der dritte FET Q₅ umfaßt einen Drain-Anschluß, der mit dem Drain-Anschluß des ersten FET Q₃ verbunden ist, und einen Source-Anschluß, der über den ersten Masse-Kondensator C₆ mit Masse verbunden ist.
Der Gate-Anschluß des dritten FET Q₅ ist mit dem Gate-Anschluß des zweiten FET Q₄ verbunden. Der vierte FET Q₆ umfaßt einen Drain-Anschluß, der mit dem Source-Anschluß des zweiten FET Q₄ verbunden ist, und einen Source-Anschluß, der über den zweiten Masse-Kondensator C₇ mit Masse verbunden ist. Der Gate-Anschluß des vierten FET Q₆ ist mit dem Gate-Anschluß des ersten FET Q₃ verbunden. Die Abschnürspannung V_p3 ist eingestellt, um 0 > V_p3 > γ – β zu erfüllen, wie es auch die Abschnürspannung V_p2 des zweiten FET Q₄ ist, und die Abschnürspannung V_p4 des vierten FET Q₆ ist eingestellt, um 0 > V_p4 > α – γ zu erfüllen, wie es auch die Abschnürspannung V_p1 des ersten FET Q₃ ist. Ferner kann V_p3 = V_p4 = –0,5 V eingestellt sein, was den Abschnürspannungen V_p1 und V_p2 des ersten FET Q₃ und des zweiten FET Q₄ des in den 1 und 2 gezeigten SPDT-Schalters 10 entspricht. Der erste Masse-Kondensator C₆ und den zweiten Masse-Kondensator C₇ sind Koppelkondensatoren, die jeweils bei Signalfrequenzen eine niedrige Impedanz aufweisen.
Wenn bei dem SPDT-Schalter 40 mit einem solchen Aufbau angenommen wird, daß ein Potential von 3 V (γ) an den zweiten Steueranschluß P₈ angelegt wird und ein Potential von 0 V (α) an den ersten Steueranschluß P₇ angelegt wird, weist der erste FET Q₃ Potentiale von 0 V, 3 V bzw. 3 V an dem Gate-Anschluß, dem Drain-Anschluß bzw. dem Source-Anschluß auf und ist ausgeschaltet. Der zweite FET Q₄ weist Potentiale von 3 V, 3 V bzw. 3 V an dem Gate-Anschluß, dem Drain-Anschluß bzw. dem Source-Anschluß auf und ist angeschaltet. Der dritte FET Q₅ weist Potentiale von 3 V, 3 V bzw. 3 V an dem Gate-Anschluß, dem Drain-Anschluß bzw. dem Source-Anschluß auf und ist angeschaltet. Der vierte FET Q₆ weist Potentiale von 0 V, 3 V bzw. 0 V an dem Gate-Anschluß, dem Drain-Anschluß bzw. dem Source-Anschluß auf und ist ausgeschaltet. Kurz gesagt sind der erste FET Q₃ und der vierte FET Q₆ ausgeschaltet, und sind der zweite FET Q₄ und der dritte FET Q₅ angeschaltet. In diesem Zusammenhang besteht eine elektrische Verbindung zwischen dem zweiten Anschluß P₂ und dem gemeinsamen Anschluß P₃, da der zweite FET Q₄ an geschaltet ist, und zwischen dem ersten Anschluß P₁ und dem gemeinsamen Anschluß P₃ tritt keine elektrische Verbindung auf, da der erste FET Q₃ ausgeschaltet ist. Da der dritte FET Q₅ leitet, ist der Drain-Anschluß des dritten FET Q₅ oder der Drain-Anschluß des ersten FET Q₃ bei hohen Frequenzen geerdet. Dies hindert Signale daran, über die Aus-Kapazität des ersten FET Q₃ zwischen dem ersten Anschluß P₁ und dem gemeinsamen Anschluß P₃ durchzugehen, womit die Isolation erhöht wird.
Wenn nun angenommen wird, daß ein Potential von 3 V (γ) an den zweiten Steueranschluß P₈ angelegt wird und ein Potential von 6 V (β) an den ersten Steueranschluß P₇ angelegt wird, weist der FET Q₃ Potentiale von 6 V, 6 V bzw. 6 V an dem Gate-Anschluß, dem Drain-Anschluß bzw. dem Source-Anschluß auf und ist angeschaltet. Der zweite FET Q₄ weist Potentiale von 3 V, 6 V bzw. 6 V an dem Gate-Anschluß, dem Drain-Anschluß bzw. dem Source-Anschluß auf und ist ausgeschaltet. Der dritte FET Q₅ weist Potentiale von 3 V, 6 V bzw. 3 V an dem Gate-Anschluß, dem Drain-Anschluß bzw. dem Source-Anschluß auf und ist ausgeschaltet. Der vierte FET Q₆ weist Potentiale von 6 V, 6 V bzw. 6 V an dem Gate-Anschluß, dem Drain-Anschluß bzw. dem Source-Anschluß auf und ist angeschaltet. Kurz gesagt sind der erste FET Q₃ und der vierte FET Q₆ angeschaltet, und der zweite FET Q₄ und der dritte FET Q₅ sind ausgeschaltet. In diesem Zusammenhang besteht eine elektrische Verbindung zwischen dem ersten Anschluß P₁ und dem gemeinsamen Anschluß P₃, da der erste FET Q₃ angeschaltet ist, und zwischen dem zweiten Anschluß P₂ und dem gemeinsamen Anschluß P₃ tritt keine elektrische Verbindung auf, da der FET Q₄ ausgeschaltet ist. Da der vierte FET Q₆ leitet, ist der Drain-Anschluß des vierten FET Q₆ oder der Source-Anschluß des zweiten FET Q₄ bei hohen Frequenzen geerdet. Dies hindert Signale daran, durch die Aus-Kapazität des zweiten FET Q₄ zwischen dem zweiten Anschluß P₂ und dem gemeinsamen Anschluß P₃ durchzugehen, womit die Isolation erhöht wird.
Demgemäß ist der SPDT-Schalter 40 dadurch vorteilhaft, daß die Isolation erhöht ist.
Bei FETs mit Schottky-Verbindungsgates sind die Drain-Anschlüsse und die Source-Anschlüsse typischerweise in der Struktur in Bezug auf die Gate-Anschlüsse im wesentlichen symmetrisch, und Drain-Anschlüsse und Source-Anschlüsse können vertauschbar verwendet werden. Bei dem dargestellten Ausführungsbeispiel sind die Drain-Anschlüsse und Source-Anschlüsse der FETs nicht nötigerweise fixiert, sondern können vertauschbar sein, wodurch ähnliche Betriebsvorteile erzielt werden. Es ist erkennbar, daß die Verbindungen der Drain-Anschlüsse und der Source-Anschlüsse der FETs bei der vorliegenden Erfindung nicht erschöpfend sind, und daß auch andere Typen in den Bereich der Erfindung fallen können.
Da die Drain-Anschlüsse und die Source-Anschlüsse der FETs vertauscht werden können, ist die vorliegende Erfindung nicht auf den Fall beschränkt, in dem ein bestimmtes feststehendes Potential an den zweiten Steueranschluß P₈ angelegt ist und eines von zwei Potentialen an den ersten Steueranschluß P₇ angelegt ist. Es kann auch ein bestimmtes feststehendes Potential an den ersten Steueranschluß P₇ angelegt werden, während eines von zwei Potentialen an den zweiten Steueranschluß P₈ angelegt wird. Jeder Fall liefert die gleichen Betriebsvorteile.
Wie aus dem vorangehenden Ausführungsbeispiel zu erwarten ist, werden sowohl der erste Steueranschluß P₇ als auch der zweite Steueranschluß P₈ mit den Gate-Anschlüssen des ersten FET Q₃ bzw. des zweiten FET Q₄ verbunden, und kein Strom fließt. Potentiale, die an FETs anzulegen sind, können durch eine Möglichkeit erhalten werden, bei der mehr als eine Gleichstromleistungszuführung in Serie verbunden ist, so daß Potentiale α, γ und β erhalten werden können. Bei einer weiteren Möglichkeit können Spannungen von einer Gleichstromleistungszuführung mit einem Potential, das β übersteigt, durch einen Widerstand geteilt werden, um die Potentiale α, γ und β zu erhalten.
6 ist ein Blockdiagramm, das eine Kommunikationseinheit gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Wie es in 6 zu sehen ist, umfaßt eine Kommunikationseinheit 50 eine Antenne 51, den in 1 gezeigten SPDT-Schalter 10, eine Senderschaltung 53, eine Empfängerschaltung 53 und eine Steuerschaltung 54. Die Antenne 51 ist mit dem gemeinsamen Anschluß P₃ des SPDT-Schalters 10 verbunden, der als Antennenschalter verwendet wird. Der erste Anschluß P₁ und der zweite Anschluß P₂ des SPDT-Schalters 10 sind mit der Senderschaltung 52 bzw. der Empfängerschaltung 53 verbunden. Die Senderschaltung 52 und die Empfängerschaltung 53 sind mit der Steuerschaltung 54 verbunden, und die Steuerschaltung 54 ist mit dem ersten Steueranschluß P₇ des SPDT-Schalters 10 verbunden. Obwohl es nicht gezeigt ist, ist an den zweiten Steueranschluß P₈ des SPDT-Schalters 10 ein vorbestimmtes festgelegtes Potential angelegt.
Die Steuerschaltung 54 in der Kommunikationseinheit 50 schaltet die Potentiale, die an den ersten Steueranschluß P₇ des SPDT-Schalters 10 anzulegen sind, so daß die Antenne 51 zum Senden mit der Senderschaltung 52 gekoppelt sein kann oder zum Empfangen mit der Empfängerschaltung 53 gekoppelt sein kann.
Der SPDT-Schalter 10 der vorliegenden Erfindung, der als Antennenschalter verwendet wird, kann die Größe und die Kosten der Kommunikationseinheit 50 reduzieren.
Eine Kommunikationseinheit erfordert typischerweise weniger elektrische Leistung zum Empfangen als zum Senden. Der SPDT-Schalter, der als ein Antennenschalter für eine Kommunikationseinheit verwendet wird, ist folglich so einge stellt, daß der FET, durch den Sendesignale durchgehen, in seinem An-Zustand eine höhere Leistungstoleranz als die des FET aufweist, durch den in seinem An-Zustand Empfangssignale durchgehen. Dies kann eine Über-Spezifikation des SPDT-Schalters verhindern, wodurch die Kosten der gesamten Kommunikationseinheit weiter reduziert werden.
Während die in 6 gezeigte Kommunikationseinheit 50 den SPDT-Schalter 10 umfaßt, können statt dessen die SPDT-Schalter 20, 30 oder 40, die in den 3, 4 oder 5 gezeigt sind, in der Kommunikationseinheit 50 enthalten sein. Einige dieser SPDT-Schalter können die Isolation erhöhen und den Signalverlust oder den Verbrauch elektrische Leitung reduzieren, während die gleichen Betriebsvorteile erhalten werden.

Claims

Einpoliger Umschalter (10) mit folgenden Merkmalen: einem ersten Anschluß (P₁); einem zweiten Anschluß (P₂); einem gemeinsamen Anschluß (P₃); und einem ersten FET (Q₃) und einem zweiten FET (Q₄), wobei jeder zwei jeweilige Hauptanschlüsse und jeweilige Schottky-Verbindungsgate-Anschlüsse aufweist, wobei ein Hauptanschluß des ersten FET (Q₃) und ein Hauptanschluß des zweiten FET (Q₄) mit dem ersten Anschluß (P₁) bzw. dem zweiten Anschluß (P₂) verbunden sind, wobei der andere Hauptanschluß des ersten FET (Q₃) und der andere Hauptanschluß des zweiten FET (Q₄) mit dem gemeinsamen Anschluß (P₃) verbunden sind, wobei ein festes Potential γ an den Gate-Anschluß des zweiten FET (Q₄) angelegt wird, und ein Potential von Potentialen α und β an den Gate-Anschluß des ersten FET (Q₃) angelegt wird, wobei die Bedingung α < γ < β gilt, um zu ermöglichen, daß der erste Anschluß (P₁) oder der zweite Anschluß (P₂) mit dem gemeinsamen Anschluß (P₃) elektrisch verbunden ist, und wobei die Abschnürspannung V_p1 des ersten FET (Q₃) eingestellt ist, um die Bedingung 0 > V_p1 > α – γ zu erfüllen, und wobei die Abschnürspannung V_p2 des zweiten FET (Q₄) eingestellt ist, um die Bedingung 0 > V_p2 > γ – β zu erfüllen.
Einpoliger Umschalter gemäß Anspruch 1, der ferner folgende Merkmale aufweist: ein erstes induktives Bauelement (L₃), das zu dem ersten FET (Q₃) parallel geschaltet ist; und ein zweites induktives Bauelement (L₄), das zu dem zweiten FET (Q₄) parallel geschaltet ist.
Einpoliger Umschalter gemäß Anspruch 1, der ferner folgende Merkmale aufweist: ein erstes induktives Bauelement (L₅), das zu dem ersten FET (Q₃) in Serie geschaltet ist; einen ersten Kondensator (C₄), der zu der Serienschaltung des ersten FET (Q₃) und des ersten induktiven Bauelementes (L₅) parallel geschaltet ist; ein zweites induktives Bauelement (L₆), das zu dem zweiten FET (Q₄) in Serie geschaltet ist; und einen zweiten Kondensator (C₅), der zu der Serienschaltung des zweiten FET (Q₄) und des zweiten induktiven Bauelementes (L₆) parallel geschaltet ist.
Einpoliger Umschalter gemäß Anspruch 1, der ferner folgende Merkmale aufweist: einen dritten FET (Q₅) mit zwei Hauptanschlüssen und einem Schottky-Verbindungsgate-Anschluß, der eine Abschnürspannung V_p3 aufweist, die eingestellt ist, um die Bedingung 0 > V_p3 > γ – β zu erfüllen; und einen vierten FET (Q₆) mit zwei Hauptanschlüssen und einem Schottky-Verbindungsgate-Anschluß, der eine Abschnürspannung V_p4 aufweist, die eingestellt ist, um die Bedingung 0 > V_p4 > α – γ zu erfüllen, wobei der dritte FET (Q₅) einen Hauptanschluß aufweist, der mit dem einen Hauptanschluß des ersten FET (Q₃) verbunden ist, wobei der andere Hauptanschluß über einen ersten Masse-Kondensator (C₆) mit Masse verbunden ist, und wobei ein Gate-Anschluß mit dem Gate-Anschluß des zweiten FET (Q₄) verbunden ist, und wobei der vierte FET (Q₆) einen Hauptanschluß aufweist, der mit dem einen Hauptanschluß des zweiten FET (Q₄) verbunden ist, wobei der andere Hauptanschluß über einen zweiten Masse-Kondensator (C₇) mit Masse verbunden ist, und wobei ein Gate-Anschluß mit dem Gate-Anschluß des ersten FET (Q₃) verbunden ist.
Kommunikationseinheit (50) mit einem einpoligen Umschalter gemäß einem der Ansprüche 1 bis 4, mit folgenden Merkmalen: einer Senderschaltung (52), die mit dem ersten Anschluß (P₁) oder dem zweiten Anschluß (P₂) verbunden ist; einer Empfängerschaltung (53), die mit dem anderen Anschluß (P₂, P₁) verbunden ist; und einer Steuerschaltung (54), die mit dem Gate-Anschluß des ersten FET (Q₃) verbunden ist, um an diesen eines der Potentiale α und β anzulegen.