JP5524754B2 - 正負電圧論理出力回路及びこれを用いた高周波スイッチ回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 26
- 230000005669 field effect Effects 0.000 claims description 20
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000008859 change Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 7
- 230000008901 benefit Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 101100004605 Schizosaccharomyces pombe (strain 972 / ATCC 24843) lvs1 gene Proteins 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
より具体的には、低雑音増幅器、電力増幅器、スイッチ、ミキサ回路など無線通信機器のフロントエンドと称される部分に用いられることが多く、比較的単機能のICに使用されることが多い。
これらのICには、経路切替、電源制御などの付加機能が取り込まれることもある。
また、アンテナの送受信感度向上のため、複数のアンテナを切り替えるべく複数のアンテナ端子が必要となる場合もあり、このような場合にも、アンテナスイッチを用いて複数のアンテナを選択できるように構成することが行われる。
この従来の高周波スイッチ回路は、GaAsFET(ガリウムヒ素電界効果トランジスタ)を用いたSPDT(Single Pole Double Throw)高周波スイッチ回路の構成例である。
この高周波スイッチ回路は、半導体スイッチ回路6とデコーダ回路(図5においては「DEC」と表記)7とに大別されて構成されたものとなっている。
半導体スイッチ回路6は、アンテナ103が接続される共通端子100と、第1の個別端子101と、第2の個別端子102と、FETを用いた第1のスイッチ素子(図5においては「FET SW1」と表記)61及びFETを用いた第2のスイッチ素子(図5においては「FET SW2」と表記)62を有し、第1及び第2のスイッチ素子61,62の導通、非導通を制御することにより、第1の個別端子101と第2の個別端子102が選択的に共通端子100に接続されるよう構成されたものである。
かかる構成において、第1の出力電圧Vout1が論理値Highに相当するVhigh=2.7V、第2の出力電圧Vout2が論理値Lowに相当するVlow=0Vである場合の回路動作について以下に説明する。
ここで、Vf=0.7Vとすると、共通端子100、第1及び第2の個別端子101,102などのRF端子の電圧である端子電圧VRFは、2.0Vとなる。
これにより第1の個別端子101と共通端子100が接続されることとなる。
なお、このDCカットキャパシタC1〜C3は、高周波信号を十分通過させるだけの容量値が必要であり、半導体集積回路内に、かかるキャパシタを内蔵した場合、チップ面積の増大を招き、コストアップとなる。
そのため、上述のDCカットキャパシタは、半導体集積回路の外部にチップ部品等を利用して実装する方法が適切である。
上述のように高周波スイッチ回路を駆動する電圧を正電圧のみとする方法に対して、FETを駆動するゲート制御電圧として負電圧を使用するほうが正電圧を用いるより以前から行われている方法である。このように制御電圧に負電圧を用いるものを、便宜上、「負電圧動作」と称することとする
例えば、特許文献1等、又、非特許文献1、2等には、負電圧動作の高周波スイッチ回路が開示されている。
この高周波スイッチ回路は、図5に示された高周波スイッチ回路のデコーダ回路7と半導体スイッチ回路6との間に、正負電圧論理出力回路1を設けた構成となっているものである。
なお、正負電圧レベルシフト回路4Aは、論理値Highに相当する出力電圧が0V以下であれば、負電圧レベルシフト回路とすべきところ、後述する本願発明の説明との都合上、論理値Highに相当する出力電圧を正電圧出力とすることから正電圧も含める呼び方としている。
したがって、図5に示された半導体スイッチ回路6と同等の動作とするためには、Vhigh=0.7V、Vlow=−2.0Vとなる。
このように論理値Highに相当する制御電圧が正電圧で、論理値Lowに相当する制御電圧が負電圧となるような正負電圧論理出力回路1の出力形態を、説明の便宜上、「正負電圧出力」と称することとする。
また、図5に示された構成例においては図示されていないが、アイソレーション向上の目的で第1及び第2の個別端子101,102、及び、共通端子100にシャントスイッチを設ける場合には、一般的にDCカットキャパシタを設け、IC内に搭載するが、正負電圧出力を用いる場合には、このキャパシタも不要となり、チップ面積のさらなる削減が可能となる。
近年の携帯電話端末のマルチバンド化やマルチモード化に伴い、アンテナスイッチは、多ポート化の対応が必要となってきており、RF端子の数は増大の傾向にある。
また、高周波ひずみ、IMD特性などひずみ特性の要求が厳しくなってきている。ひずみ特性を向上させる手法として、論理値Highに相当する電圧Vhighと論理値Lowに相当する電圧Vlowの電位差を大きくすることが有効である。そのため、正負電圧動作で使用する場合には、内部に昇圧回路などの電圧発生回路を内蔵する方法がある。
同様に、負電圧駆動の場合には、Vhigh=0.7V、Vlow=−7V、VRF=0Vとすると正電圧駆動の場合と同様の動作状態を得ることができる。
そのため、GaAs ICに電圧発生回路、論理回路を搭載した1チップICを実現するほうが、小型化できるという利点がある。
正電圧動作のための電圧発生回路及び論理回路、並びに、負電圧発生回路は、比較的容易に実現することができるが、先に述べたような正負電圧論理出力回路を実現する場合には、次述するような問題がある。
まず、図7を参照しつつ従来の正負電圧論理出力回路1Aの具体回路構成例について説明する。
そして、第1の負電圧レベルシフト回路4Aと第1の出力インバータ回路5Aにより、図示されないデコーダ回路7(図5参照)の出力電圧Vout1´がVout1に、第2の負電圧レベルシフト回路4Bと第2の出力インバータ回路5Bにより、図示されないデコーダ回路7(図5参照)の出力電圧Vout2´がVout2に、それぞれ変換出力されるようになっている。
第1の負電圧レベルシフト回路4Aに制御電圧Vout1´が入力されると、第1の負電圧レベルシフト回路4Aに設けられた5段直列接続のダイオードDx3からなるレベルシフタ13、及び、第1の出力インバータ回路5Aを介して出力端子31から出力電圧(制御電圧)Vout1が出力されるものとなっている。
同様に、第2の負電圧レベルシフト回路4Bに制御電圧Vout2´が入力されると、第2の負電圧レベルシフト回路4B、及び、第2の出力インバータ回路5Bを介して出力端子32から制御電圧Vout2が出力されるものとなっている。
したがって、第1の出力インバータ回路5Aを構成するエンハンスメント型電界効果トランジスタEFET1のゲート・ソース間電圧Vgsは0Vであるため、オフ状態となり、制御電圧Vout1は、電源回路15と抵抗器R3との接続点の電圧VDD3と等しい電圧が出力される。
制御電圧Vout1´は、レベルシフタ13により5.0Vレベルシフトされ、レベルシフタ13と電流制限抵抗器RC2との接続点における電位は−2.3Vとなり、第1のインバータ回路5AのEFET1のゲートに印加される。
この際、EFET1のゲート・ソース間電圧は、ソース電位であるVSS=−5Vよりも2.7V高く、これはピンチオフ電圧である−0.7V以上であるため、EFET1はオン状態となり、制御電圧Vout1として、負電圧VSS=−5Vが出力されることとなる。
かかる制御電圧Vout1が図6における第1のスイッチ素子61のゲートに印加されることにより、第1のスイッチ素子61はオフ状態となる。
上述の正負電圧論理出力回路1Aは、正常動作する際、インバータ動作なので、論理値Low入力時には、出力は論理値Highとなる一方、論理値High入力時には、出力は論理値Lowとなる。
図8には、上述の正負電圧論理出力回路1Aの入力に相当する制御電圧Vout1´として、論理値Highに相当する電圧及び論理値Lowに相当する電圧を入力した場合における出力制御電圧Vout1の負電圧VSS依存性を示す特性線図が示されており、以下、同図を参照しつつ制御電圧Vout1の負電圧VSS依存性について説明する。
また、同図において、点線は、制御電圧Vout1´として論理値Highに相当する電圧を入力した場合における負電圧VSSの変化に対する制御電圧Vout1の変化を、二点鎖線は、制御電圧Vout1´として論理値Lowに相当する電圧を入力した場合における負電圧VSSの変化に対する制御電圧Vout1の変化を、それぞれ表したものとなっている。
正負電圧論理出力回路1Aに制御電圧Vout1´として論理値Highに相当する電圧2.7Vが入力された場合、先に述べたと同様に、レベルシフタ13によりレベルシフトされるが、VSSが−2Vであるため、EFET1のゲート・ソース間電圧Vgsは0Vとなる。
したがって、EFET1はオフ状態となり、制御電圧Vout1は、論理値Highに相当する電圧として0.7Vとなる。
したがって、EFET1は上述の場合と同様オフ状態となり、制御電圧Vout1は、論理値Highに相当する電圧として0.7Vとなる。
結局、負電圧VSSが−2Vの場合には、制御電圧Vout1´が論理値Highか論理値Lowであるかに関わらず、制御電圧Vout1は常時論理値Highとなる。
正負電圧論理出力回路1Aに制御電圧Vout1´として論理値Highに相当する電圧として2.7Vが入力された場合、先に述べたと同様に、レベルシフタ13により−5.0Vレベルシフトされ、EFET1のゲートには、−2.3Vが印加されることとなる。
そして、負電圧VSS=−7Vであるので、EFET1のゲート・ソース間電圧Vgsは、+4.7Vとなる。したがって、EFET1はオン状態となり、制御電圧Vout1は、論理値Lowに相当する電圧として負電圧VSS=−7Vが出力されることとなる。
そして、負電圧VSS=−7Vであるので、EFET1のゲート・ソース間電圧Vgsは、+2.0Vとなる。したがって、EFET1はオン状態となり、制御電圧Vout1は、論理値Lowに相当する電圧として負電圧VSS=−7Vが出力されることとなる。
結局、負電圧VSSが−7Vの場合には、制御電圧Vout1´が論理値Highか論理値Lowであるかに関わらず、制御電圧Vout1は常時論理値Lowとなる。
このため、従来回路の設計においては、負電圧VSSが動作ウィンドウの範囲内に収まるように設計する必要があったが、この動作ウィンドウの幅、すなわち、負電圧VSSの上限と下限との差は2V程度と狭く、設計の自由度の低いものであった。
負電圧VSSを一定範囲に維持するには、定電圧回路、又は、安定化回路を採用することが考えられるが、例えば、シリーズレギュレータ回路を構成するには、負電圧の場合、pチャンネルトランジスタが必要になる。通常、GaAs ICプロセスにおいはpチャンネルトランジスタではなく、nチャンネルトランジスタのみで形成されるため、負電圧出力の安定化回路を実現することは困難である。
正電圧の論理入力に対して、前記論理入力が論理値Highの場合、論理値Lowの出力を、前記論理入力が論理値Lowの場合、論理値Highの出力を、それぞれ出力すると共に、前記論理値Lowの出力として負電圧を、前記論理値Highの出力として正電圧を、それぞれ出力するよう構成されてなる正負電圧論理出力回路であって、
前記論理入力数に応じて設けられて、前記論理入力に対してレベルシフトを行うと共に、外部から入力される切替信号に応じて前記論理入力に対するレベルシフト量を切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力するレベルシフト基準電圧回路と、前記負電圧レベルシフト回路の数に応じてそれぞれ設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータ回路とを具備し、
前記負電圧レベルシフト回路は、前記論理入力と負電圧との間において直列接続されて設けられた負電圧レベルシフト用第1のレベルシフタと、負電圧レベルシフト用第2のレベルシフタとを具備すると共に、前記レベルシフト基準電圧回路からの切替信号に応じて前記負電圧レベルシフト用第2のレベルシフタを短絡、開放するレベルシフト切替スイッチとを具備してなり、前記負電圧の大きさに応じて、前記レベルシフト切替スイッチのオン、オフを選択することで、前記負電圧の変動に対して正常な回路動作を確保できる範囲の切り替えを可能としてなるものである。
また、上記本発明の目的を達成するため、本発明に係る高周波スイッチ回路は、
少なくとも1つの共通端子と、1又は複数の個別端子とを有し、前記共通端子と前記1又は複数の個別端子との間に、導通、非導通が外部から制御可能な1又は複数のスイッチ素子が、それぞれ配され、前記複数の個別端子のいずれか1つと、前記共通端子との接続を選択的に切り替えて、所望する通過経路が形成可能に構成されてなる半導体スイッチ回路と、
前記半導体スイッチ回路のスイッチ素子の導通、非導通を制御するための外部から入力される論理制御信号をデコードするデコーダ回路とを具備してなる高周波スイッチ回路において、
前記デコーダ回路の出力を、上述の正負電圧論理出力回路を介して前記半導体スイッチ回路のスイッチ素子の制御信号として供給するよう構成されてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
また、図5乃至図7に示された従来回路の構成要素と同一の構成要素については、同一の符号を付すこととする。
最初に、本発明の実施の形態における正負電圧論理出力回路1の基本構成例について、図1を参照しつつ説明する。
本発明の実施の形態における正負電圧論理出力回路1は、図3に示されたように高周波スイッチ回路(詳細は後述)において、正論理出力のデコーダ7からの2つの制御電圧Vout1´,Vout2´を、必要に応じて正又は負論理の制御電圧Vout1,Vout2として出力可能に構成されたものである。
図1においては、制御電圧Vout2´を入力し制御電圧Vout2として出力する部分については、制御電圧Vout1´を入力し制御電圧Vout1として出力する部分と、その構成が基本的に同一であるため、図示を省略したものとなっている。
第1の負電圧レベルシフト回路4aと第1の出力インバータ回路5Aは、制御電圧Vout1´を入力し制御電圧Vout1として出力するものとなっている(詳細は後述)。
なお、制御電圧Vout2´を入力し制御電圧Vout2として出力する部分は、後述する図3の高周波スイッチ回路の構成例に示されたように、第2の負電圧レベルシフト回路4bと第2の出力インバータ回路5Bによって構成されるようになっている。
電源回路15は、電源電圧VDDを基に、第1及び第2の出力インバータ回路5A,5Bに必要な電圧を生成、出力するものである。
レベルシフト基準電圧回路3は、後述するレベルシフト切替スイッチ8aのオン・オフの選択のための切替信号を生成、出力するもので、基準Low端子23と負電圧端子22との間に、基準Low端子23側から、第1のレベルシフタ(図1においては「LVS1」と表記)11、第1の電流制限抵抗器(図1においては「RC1」と表記)131、及び、第2のレベルシフタ(図1においては「LVS2」と表記)12が直列接続されたものとなっている。
本発明の実施の形態における第1の負電圧レベルシフト回路4aは、図示されないデコーダ回路の出力信号である制御電圧Vout1´が印加される第1の中間端子41と、負電圧発生回路2からの負電圧VSSが印加される負電圧端子22との間に、第1の中間端子41側から、第3のレベルシフタ(負電圧レベルシフト用第1のレベルシフタ)13、第2の電流制限抵抗器(図1においては「RC2」と表記)132、及び、第4のレベルシフタ(負電圧レベルシフト用第2のレベルシフタ)14が直列接続されると共に、レベルシフト切替スイッチ8aが第4のレベルシフタ(図1においては「LVS4」と表記)14に並列接続されて設けられたものとなっている。
そして、第3のレベルシフタ(図1においては「LSV3」と表記)13と第2の電流制限抵抗器132の接続点から得られる電圧が、第1の負電圧レベルシフト回路4aの出力電圧として第1の出力インバータ回路5Aに入力されるようになっている。
なお、第1の出力インバータ回路5Aは、電源回路15を用いた正側電源電圧の供給に代えて、電源端子21を介して電源電圧VDDの供給を受けるようにしても良く、第1の出力インバータ回路5A内において必要に応じて、レベルシフタ、シリーズレギュレータ等による電圧降下、又は、チャージポンプ等による昇圧を行うようにしても良い。
一方、第2及び第4のレベルシフタ12,14も同様に同じシフト量、すなわち、VLVL2=VLVL4とするのが好適である。
ここで、図4は、正負電圧論理出力回路1の入力に相当する制御電圧Vout1´として、論理値Highに相当する電圧及び論理値Lowに相当する電圧を、それぞれ入力した場合の出力制御電圧Vout1の負電圧VSS依存性を示す特性線図である。
同図において、横軸は負電圧VSSを、縦軸は制御電圧Vout1を、それぞれ示している。
以下の説明においては、便宜上、レベルシフト基準電圧回路3とレベルシフト切替スイッチ8aの動作は後述することとし、レベルシフト切替スイッチ8aがオン状態の場合と、オフ状態の場合の全体の動作状態を説明することとする。
すなわち、負電圧VSSが−3.8Vを上回り、より高い電圧領域にあっては、制御電圧Vout1´が論理値Highか論理値Lowであるか否かに関わらず、制御電圧Vout1は常時論理値Highの状態となる。ここで、負電圧の値は、正負電圧論地出力回路1の具体回路構成が後述する図2に示された構成とした場合を前提としたものである。
そして、負電圧が−6.2V〜−3.8Vの範囲は、制御電圧Vout1´のレベルに応じて、制御電圧Vout1が論理値Highに相当する電圧レベル又は論理値Lowに相当する電圧レベルとなり、回路が正常動作する動作ウィンドウが生ずることとなる(図4(A)参照)。ここで、動作ウィンドウの上限及び下限の負電圧VSSは従来回路(図7参照)と同等である。
この場合、動作ウィンドウの上限と下限の間の幅は、従来回路と同じであるが、動作ウィンドウ全体が負電圧VSSの高電圧側にシフトしたものとなっている。
このシフト量は、第3のレベルシフタ13、第4のレベルシフタ14のシフト電圧VLVL3、VLVL4の比、及び、第1の出力インバータ回路5Aの論理値Highに相当する入力レベルに必要な閾値によって定まるものである。
すなわち、負電圧VSSが高い領域では、レベルシフト切替スイッチ8をオフ状態にすることで、動作ウィンドウを高VSS側へシフトさせる一方、VSSが低い場合には、レベルシフト切替スイッチ8aをオン状態にすることで、従来同様、低VSS領域の動作ウィンドウを維持するというものである。
最初に、レベルシフト基準電圧回路3の第1のレベルシフタ11は、5段直列のダイオード(図2においては「Dx1」と表記)221から構成されており、アノードが基準Low端子23に、カソードが第1の電流制限抵抗器131の一端に、それぞれ接続されている。
第4のレベルシフタ14は、第2のレベルシフタ12同様、1つのダイオード(図2においては「Dx4」と表記)224から構成されており、そのアノードは、上述の第2の電流制限抵抗器132の他端に接続されており、カソードには、負電圧発生回路2から負電圧VSSが印加されるようになっている。
最初に、電源電圧VDDが2.7V、負電圧VSSが、例えば−6Vとされた場合の動作について説明する。
この場合、負電圧VSSが比較的低い領域であるため、動作ウィンドウを低VSS側へ広げるべく、レベルシフト切替スイッチ8はオンとする。したがって、基準Low端子23への印加電圧VLは、論理値Highに相当する電圧として0Vを印加する。
制御電圧Vout1´は、第3のレベルシフタ13によって5.0Vレベルシフトされ、エンハンスメント型電界効果トランジスタ210のゲートには、−2.3Vが印加されることとなる。
この際、エンハンスメント型電界効果トランジスタ210のゲート・ソース間電圧Vgsは、ソース電位であるVSS=−6Vよりも3.7V高く、ピンチオフ電圧である−0.7V以上であるため、エンハンスメント型電界効果トランジスタ210は、オン状態となり、制御電圧Vout1として論理値Lowに相当する負電圧VSS=−6.0Vが出力されることとなる。
入力された制御電圧Vout1´は、第3のレベルシフタ13によって5.0Vレベルシフトされ、エンハンスメント型電界効果トランジスタ210のゲートには、−5.0Vが印加されることとなる。
ここで、負電圧VSSは−6.0Vであるため、エンハンスメント型電界効果トランジスタ210のゲート・ソース間電圧Vgsは+1.0Vとなる。
したがって、エンハンスメント型電界効果トランジスタ210はオン状態となり、制御電圧Vout1は、論理値Highに相当する電圧0.7Vとなる。
なお、図1、図2において図示が省略されている制御電圧Vout2´の入力に対して制御電圧Vout2を出力する部分の回路動作についても、上述の制御電圧Vout1´に対する制御電圧Vout1の出力動作と基本的に同一である。
また、負電圧VSSが−6.2Vより低い場合には、制御電圧Vout1´が論理値Highか論理値Lowであるか否かに関わらず、制御電圧Vout1は常時論理値Lowに相当するレベルとなる。
この場合、負電圧VSSが比較的高い領域であるため、動作ウィンドウを高VSS側へ広げるべく、レベルシフト切替スイッチ8aはオフとする。したがって、基準Low端子23への印加電圧VLは、論理値Lowに相当する電圧として、−3.5Vを印加する。
制御電圧Vout1´は、第3のレベルシフタ13によって5.0Vレベルシフトされ、エンハンスメント型電界効果トランジスタ210のゲートには、−2.3Vが印加されることとなる。
この際、エンハンスメント型電界効果トランジスタ210のゲート・ソース間電圧Vgsは、ソース電位であるVSS=−3.5Vよりも1.2V高く、ピンチオフ電圧である−0.7V以上であるため、エンハンスメント型電界効果トランジスタ210は、オン状態となり、制御電圧Vout1として論理値Lowに相当する負電圧VSS=−3.5Vが出力されることとなる。
入力された制御電圧Vout1´は、第3のレベルシフタ13によってレベルシフトされるが、負電圧VSSは−3.5Vであるため、エンハンスメント型電界効果トランジスタ210のゲート・ソース間電圧Vgsは0Vとなる。
したがって、エンハンスメント型電界効果トランジスタ210は、オフ状態となり、制御電圧Vout1は論理値Highに相当する電圧0.7Vとなる。
なお、この場合の動作についても、図1、図2において図示が省略されている、制御電圧Vout2´の入力に対して制御電圧Vout2を出力する部分の回路動作については、上述の制御電圧Vout1´に対する制御電圧Vout1の出力動作と基本的に同一である。
また、負電圧VSSが−5.6Vより低い場合には、制御電圧Vout1´が論理値Highか論理値Lowであるか否かに関わらず、制御電圧Vout1は常時論理値Lowに相当するレベルとなる。
なお、制御電圧Vout2´と制御電圧Vout2の関係についても、基本的に同様である。
上述した本発明の実施の形態における正負電圧論理出力回路1の動作ウィンドウの幅の改善度は、従来回路(図7)に対して、0.6Vと約25%となっている。
なお、図1、図2に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
図3は、GaAsFETを用いた、正負電圧動作のSPDT(Single Pole Double Throw)の高周波スイッチ回路の構成例を示したものである。
かかる高周波スイッチ回路は、半導体スイッチ回路6を構成する第1のスイッチ素子(図3においてはFET SW1)61と第2のスイッチ素子(図3においてはFET SW2)62の動作を制御することにより、第1の個別端子101と第2の個別端子102が選択的に共通端子100に接続されるものとなっている。
なお、第2のレベルシフト切替スイッチ8bは、第1のレベルシフト切替スイッチ8a同様、レベルシフト基準電圧回路3により、そのオン・オフが制御されるようになっている。
半導体スイッチ回路6は、例えば、図示されないアンテナが接続される共通端子100と、第1の個別端子101と、第2の個別端子102と、GaAs FETを用いた第1のスイッチ素子61及びFETを用いた第2のスイッチ素子62とを主たる構成要素として構成されたものとなっている。
また、第1のスイッチ素子61のソース(又はドレイン)は、第1の個別端子101に、第2のスイッチ素子62のドレイン(又はソース)は、第2の個別端子102に、それぞれ接続されている。
そして、第1のスイッチ素子61のゲートには、第1のゲート抵抗器(図3においては「R1」と表記)121を介して正負電圧論理出力回路1から制御電圧Vout1が、また、第2のスイッチ素子62のゲートには、第2のゲート抵抗器(図3においては「R2」と表記)122を介して正負電圧論理出力回路1から制御電圧Vout2が、それぞれ印加されるようになっている。
前提として、電源電圧VDDが2.7V、負電圧VSSが−3.5Vに設定され、第1及び第2のレベルシフト切替スイッチ8a,8bがオフ状態の場合を例に説明することとする。
まず、デコーダ回路7の制御入力端子51より制御電圧Vout1´を論理値High、制御電圧Vout2´を論理値Lowとすべく所定の電圧が入力されたとする。
先に説明したように、制御電圧Vout1´及び制御電圧Vout2´の論理は、正負電圧論理出力回路1により反転されて、論理値Lowに相当する制御電圧Vout1として−3.5Vが、論理値Highに相当する制御電圧Vout2として0.7Vが、それぞれ出力され、半導体スイッチ回路6へ印加される。
デコーダ回路7からは、論理値Lowの制御電圧Vout1´として例えば0Vが、論理値Highの制御電圧Vout2´として例えば2.7Vが、それぞれ出力されるとして、これらが正負電圧論理出力回路1に入力されることとなる。
なお、第1及び第2のレベルシフト切替スイッチ8a,8bがオン状態の場合については、制御電圧Vout1及び制御電圧Vout2が異なるものの、回路動作は基本的に同様であるので、その詳細な説明は省略することとする。
本発明の適用可能な半導体スイッチ回路6の一般的構成としては、少なくとも1つの共通端子と、1又は複数の個別端子とを有し、前記共通端子と前記1又は複数の個別端子との間に、導通、非導通が外部から制御可能な1又は複数のスイッチ素子が、それぞれ配され、前記複数の個別端子のいずれか1一つと、前記共通端子との接続を選択的に切り替えて、所望する通過経路が形成可能に構成されてなるものが好適である。
2…負電圧発生回路
3…レベルシフト基準電圧回路
4a,4b…負電圧レベルシフト回路
5A,5B…出力インバータ回路
6…半導体スイッチ回路
7…デコーダ回路
8a,8b…レベルシフト切替スイッチ
Claims (3)
- 正電圧の論理入力に対して、前記論理入力が論理値Highの場合、論理値Lowの出力を、前記論理入力が論理値Lowの場合、論理値Highの出力を、それぞれ出力すると共に、前記論理値Lowの出力として負電圧を、前記論理値Highの出力として正電圧を、それぞれ出力するよう構成されてなる正負電圧論理出力回路であって、
前記論理入力数に応じて設けられて、前記論理入力に対してレベルシフトを行うと共に、外部から入力される切替信号に応じて前記論理入力に対するレベルシフト量を切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力するレベルシフト基準電圧回路と、前記負電圧レベルシフト回路の数に応じてそれぞれ設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータ回路とを具備し、
前記負電圧レベルシフト回路は、前記論理入力と負電圧との間において直列接続されて設けられた負電圧レベルシフト用第1のレベルシフタと、負電圧レベルシフト用第2のレベルシフタとを具備すると共に、前記レベルシフト基準電圧回路からの切替信号に応じて前記負電圧レベルシフト用第2のレベルシフタを短絡、開放するレベルシフト切替スイッチとを具備してなり、前記負電圧の大きさに応じて、前記レベルシフト切替スイッチのオン、オフを選択することで、前記負電圧の変動に対して正常な回路動作を確保できる範囲の切り替えを可能としてなることを特徴とする正負電圧論理出力回路。 - 前記レベルシフト切替スイッチは、エンハンスメント型電界効果トランジスタを用いてなり、前記負電圧レベルシフト用第2のレベルシフタは、ダイオードを用いてなり、前記エンハンスメント型電界効果トランジスタのソースには、前記ダイオードのカソードが接続されると共に前記負電圧が印加される一方、前記エンハンスメント型電界効果トランジスタのドレインは、前記ダイオードのアノードに接続され、前記エンハンスメント型電界効果トランジスタのゲートには、前記レベルシフト基準電圧回路の出力が印加されるよう構成されてなることを特徴とする請求項1記載の正負電圧論理出力回路。
- 少なくとも1つの共通端子と、1又は複数の個別端子とを有し、前記共通端子と前記1又は複数の個別端子との間に、導通、非導通が外部から制御可能な1又は複数のスイッチ素子が、それぞれ配され、前記複数の個別端子のいずれか1一つと、前記共通端子との接続を選択的に切り替えて、所望する通過経路が形成可能に構成されてなる半導体スイッチ回路と、
前記半導体スイッチ回路のスイッチ素子の導通、非導通を制御するための外部から入力される論理制御信号をデコードするデコーダ回路とを具備してなる高周波スイッチ回路において、
前記デコーダ回路の出力を、請求項1又は請求項2記載の正負電圧論理出力回路を介して前記半導体スイッチ回路のスイッチ素子の制御信号として供給するよう構成されてなることを特徴とする高周波スイッチ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010170771A JP5524754B2 (ja) | 2010-07-29 | 2010-07-29 | 正負電圧論理出力回路及びこれを用いた高周波スイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010170771A JP5524754B2 (ja) | 2010-07-29 | 2010-07-29 | 正負電圧論理出力回路及びこれを用いた高周波スイッチ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012034103A JP2012034103A (ja) | 2012-02-16 |
JP5524754B2 true JP5524754B2 (ja) | 2014-06-18 |
Family
ID=45847000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010170771A Expired - Fee Related JP5524754B2 (ja) | 2010-07-29 | 2010-07-29 | 正負電圧論理出力回路及びこれを用いた高周波スイッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5524754B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101823268B1 (ko) | 2016-11-18 | 2018-01-29 | 삼성전기주식회사 | 고주파 스위치 회로 |
CN111917415B (zh) * | 2020-08-11 | 2023-09-22 | 湖南进芯电子科技有限公司 | 正负压自适应采样电路 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09200021A (ja) * | 1996-01-22 | 1997-07-31 | Mitsubishi Electric Corp | 集積回路 |
JP2010103971A (ja) * | 2008-09-25 | 2010-05-06 | Toshiba Corp | 高周波半導体スイッチ装置 |
-
2010
- 2010-07-29 JP JP2010170771A patent/JP5524754B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
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JP2012034103A (ja) | 2012-02-16 |
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