DE69820392T2

DE69820392T2 - Hochfrequenzschaltung

Info

Publication number: DE69820392T2
Application number: DE69820392T
Authority: DE
Inventors: Kazumasa Shinagawa-ku Kohama
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-10-30
Filing date: 1998-10-30
Publication date: 2004-10-14
Anticipated expiration: 2018-10-31
Also published as: EP0913939A3; KR19990037440A; JPH11136111A; EP0913939A2; DE69820392D1; US6563366B1; KR100713722B1; EP0913939B1

Description

Die vorliegende Erfindung bezieht sich auf eine Hochfrequenzschaltung, welche einen Hochfrequenzschalter hat, der durch eine niedrige Spannung angesteuert werden kann und der in einer tragbaren Einrichtung, beispielsweise einem zellularen Telefon eingebaut ist.
Es wurden verblüffende Entwicklungen auf dem Gebiet der Mobilkommunikation, beispielsweise bei zellularen Telefonen und persönlichen Kommunikationen in den vergangenen Jahren gemacht. In Japan beispielsweise wurden zusätzlich zu den analogen Zellulartelefonen im 800 MHz-Band digitale Zellulartelefone (PDC) für das 800 MHz-Band und das 1,5 GHz-Band neu in den Handel gebracht, und mehrere Jahre vorher begann der Dienst "Personal Handiphone System" (PHS). Seit einiger Zeit gibt es weitere Bemühungen aktiver Entwicklungen weltweit insbesondere auf dem Gebiet der nächsten Generation digitaler Kommunikation, bei denen neueste digitale Modulationsverfahren verwendet werden. Das Gebiet der Mobilkommunikation wird stark ansteigen.
Diese mobilen Kommunikation, insbesondere digitale Kommunikationssysteme verwenden häufig das Quasi-Mikrowellenband. Es besteht daher ein starker Wunsch nach einer Umschaltschaltung (Hochfrequenz-Umschaltschaltung), um Frequenzsignale umzuschalten, welche in tragbaren Endgeräten dieser Systeme verwendet werden, welche nicht nur eine überragende Hochfrequenzcharakteristik haben soll; sondern auch die Fähigkeit, mit einer niedrigen Spannung angesteuert zu werden.
Da tragbare Endgeräte Signale handhaben, die im GHz-Band liegen, werden nun Umschaltschaltungen, bei denen GaAs-FETs verwendet werden, die ausgezeichnete Frequenzcharakteristiken zeigen, verwendet, um Hochfrequenzsignale bei tragbaren Endgeräten umzuschalten.
1 zeigt einen Schalt-FET, der eine Basiseinheit einer Hochfrequenz-Umschaltung bildet. Dieser Umschalt-FET, der in 1 gezeigt ist, ist an seinem Gate mit einem Widerstandselement Rg verbunden, welches einen hohen Widerstandswert hat. Als Ergebnis kann die äquivalente Schaltung des Umschalt-FETs als Widerstand Ron von mehreren Ohm in einem Einschaltzustand dargestellt werden, und durch eine Sperrkapazität von mehreren hundert fF in einem Ausschaltzustand. Die Sperrkapazität in einem Ausschaltzustand ist die kombinierte Kapazität einer Reihenschaltung von Kapazitäten zwischen einem Gate und einer Source oder einem Drain (beide als Cg in diesem Beispiel bezeichnet) und einer Kapazität Cds zwischen der Source und dem Drain, die parallel geschaltet ist. Da der FET mit einem Gate, welches mit dem hohen Widerstandselement Rg verbunden ist, eine Widerstandscharakteristik und eine Kapazitätscharakteristik im Einschaltzustand und im Ausschaltzustand auf diese Art und Weise deutlich zeigt, hat dieser eine ausgezeichnete Charakteristik als Basiseinheit einer Quasi-Mikroband-Umschaltschaltung.
2 ist ein Diagramm von Impedanzänderungen in einem Gatevorspannungszustand eines Umschalt-FET.
Eine Impedanz Zds zwischen einem Drain und einer Source des Umschalt-FET wird ausreichend groß, wenn die Gatevorspannungsspannung Vg kleiner als eine Abschnürspannung Vp ist, während sie umgekehrt ausreichend niedrig ist, wenn die Gatevorspannungsspannung Vg in der Nähe der Gatespannung Vf ist, bei der der FET einschaltet (anschließend als "Einschaltspannung" bezeichnet). Folglich wird, wenn dieser FET zum Umschalten verwendet wird, die Gatevorspannungsspannung Vg(on), wenn der FET eingeschaltet wird, so festgelegt, dass diese größer ist als die Einschaltspannung Vf, während die Gatevorspannungsspannung Vg(off), wenn der FET ausgeschaltet ist, so festgelegt wird, dass diese ausreichend kleiner ist als die Abschnürspannung Vp.
Wenn ein derartiger Umschalt-FET ein HF-Signal großer Leistung (großer Amplitude) handhabt, treten eine Verzerrung und andere Nachteile mit der Signalverschlechterung auf. Dieser Nachteil einer Verzerrung im Zeitpunkt einer großen Leistungslieferung wird auf die Tatsche bezogen, dass es unmöglich ist, eine große Spannungsdifferenz zwischen der Gatevorspannungsspannung Vg(on) und Vg(off) zu erzielen, wenn die Ansteuerspannung so klein wie möglich gemacht werden soll, beispielsweise bei einem tragbaren Endgerät. Um nämlich sicherzustellen, dass Vg(on) nicht unter die Einschaltspannung Vf fällt, ist es trotz der Neigung in Richtung auf eine kleine Spannungsdifferenz zwischen den Gatevorspannungsspannungen Vg(on) und Vg(off) aufgrund der niedrigen Spannungsansteuerfunktion notwendig, die Grenze zwischen der Spannung Vg(off) und der Abschnürungsspannung Vp einzuengen, wodurch als Folge davon eine Signalverzerrung im Ausschaltzustand leicht auftritt.
Wie in 2 gezeigt ist, wird, wenn ein HF-Signal an den FET im Ausschaltzustand angelegt wird, die Gatevorspannungsspannung einer Modulation durch das HF-Signal in der Nähe der Spannung Vg(off) unterworfen. Wenn das HF-Signal eine große Amplitude hat, wird der Modulationsgrad groß. Wenn dieses eine bestimmte Grenze übersteigt, wird die modulierte Gatevorspannungsspannung Vg größer als die Abschnürspannung Vp, wie in 2 gezeigt ist. Schließlich befindet sich der FET nicht länger im Abschnürzustand, d. h., im Ausschaltzustand, und als Folge davon wird die Schwingungsform der Ausgangsspannung verzerrt.
Um die Signalverzerrung im Zeitpunkt einer großen Spannungszufuhr zu reduzieren, wird eine Hochfrequenz-Umschaltschaltung, welche einen Mehrstufenaufbau mit mehreren FETs hat, die seriell geschaltet sind, üblicherweise verwendet.
3 zeigt ein Beispiel einer FET-Umschaltschaltung mit einem dreistufigen Aufbau.
Diese FET-Umschaltschaltung 100 besitzt einen Umschalt-FET-Bereich 101 und einen Kurzschluss-FET-Bereich 102, der zwischen dem Ausgang des Umschalt-FET-Bereichs 101 und einer Versorgungsleitung (Vss-Leitung 103) einer gemeinsamen Spannung geschaltet ist und einen Ausgangsknotenpunkt des Umschalt-FET-Bereichs 101 im Ausschaltzustand auf der gemeinsamen Spannung hält. Jeder der Bereiche hat einen mehrstufigen Aufbau.
Im Umschalt-FET-Bereich 101 sind die drei FET 1-1 bis FET 1-3 in Serie zwischen einem Eingangsanschluss Tin und einem Ausgangsanschluss Tout des Hochfrequenzsignals geschaltet, und die Gates der FETs sind mit einem gemeinsamen Steuersignal-Eingangsanschluss Tc1 über Hochwiderstandselemente Rg verbunden. Ähnlich sind im Kurzschluss-FET-Bereich 102 die drei FET 2-1 bis FET 2-3 in Serie mit dem Ausgangsanschluss Tout des Hochfreguenzsignals und der Vss-Leitung 103 geschaltet, und die Gates der FETs sind mit einem gemeinsamen Steuersignal-Eingangsanschluss Tc2 über Hochwiderstandselemente Rg verbunden.
In der Hochfrequenz-Umschaltschaltung 100, welche den obigen Aufbau hat, sind in einem Einschaltzustand alle Umschalt-FETs FET 1-1 bis FET 1-3 eingeschaltet, und alle kurzschließenden FETS FET 2-1 bis FET 2-3 sind ausgeschaltet. Wenn die Hochfrequenz-Umschaltschaltung 100 in einem Ausschaltzustand umgeschaltet wird, werden alle Schalt-FETs FET 1-1 bis FET 1-3 ausgeschaltet und alle Kurzschluss-FETs FET 2-1 bis FET 2-3 werden in einen Einschaltzustand umgeschaltet. Sogar, wenn es einen leichten Verlust von Signalkomponenten im Umschalt-FET FET 1-1 bis FET 1-3 in einem Ausschaltzustand gibt, wird dieser zum gemeinsamen Potential geführt, und daher kann ein hachverlässlicher Isolator bei einer Hochfrequenz zwischen dem Eingang und dem Ausgang erreicht werden. Das heißt, wenn der Kurzschluss-FET 2-1 mit dem FET 2-3 kombiniert wird, kann der Umschalt-FET FET 1-1 bis FET 1-3 ausgezeichnete Isolationseigenschaften erreichen, wenn er ausgeschaltet wird, ohne irgendeinen begleitenden Signalverlust im Zeitpunkt eines Einschaltzustands.
Wenn jeder der FET-Bereiche einen mehrstufigen Aufbau hat, wird das gelieferte HF-Spannungssignal gemäß der Anzahl von Stufen unterteilt. Während jede der Stufen der FETs der HF-Modulation unterworfen wird, auch bis zu einem bestimmten Grad, wird die Verzerrung schwieriger als in dem Fall eines einstufigen Aufbaus, da die Eingangssignalspannung unterteilt ist. Folglich weist die Umschaltschaltung mit einem FET-Bereich, der einen mehrstufigen Aufbau hat, eine höhere Maximalleistung auf, die gehandhabt wird, und eine verbesserte Verzerrungstoleranz im Zeitpunkt einer großen Leistungszuführung.
Anschließend wird die maximale Leistung, die durch die Hochfrequenz-Umschaltschaltung mit dem mehrstufigen Aufbau gehandhabt wird, ausführlicher mit Hilfe der äquivalenten Schaltung im Ausschaltzustand erläutert.
4 ist eine äquivalente Schaltung der Hochfrequenz-Umschaltschaltung 100, welche in 3 gezeigt ist, im Einschaltzustand, d. h., in dem Zustand, wo der Umschalt-FET-Bereich 101 im Einschaltzustand und der Sperr-FET-Bereich 102 im Ausschaltzustand ist. Es sei angemerkt, dass, wenn die Umschaltschaltung 100 im Ausschaltzustand ist, für den eine äquivalente Schaltung nicht gezeigt ist, der Zustand (Ein/Aus) des Umschalt-FET-Bereichs 101 und des Kurzschluss-FET-Bereichs 102 umgekehrt zu dem Fall in 1 wird. In beiden Fällen wird die Verzerrung des Ausgangssignals, wenn einer der FET-Bereiche des mehrstufigen Aufbaus in einem Ausschaltzustand ist, zu einem Nachteil. Daher wird ein Beispiel des Kurzschluss-FET-Bereichs 102 erläutert, der in einem Ausschaltzustand ist, wie in 4 hier gezeigt ist.
Wie oben erwähnt bestimmt der FET-Bereich im Ausschaltzustand (der Kurzschluss-FET-Bereich 102 in 4) die maximale gehandhabte Leistung, wenn mit einer niedrigen Spannung angesteuert wird. Wenn man annimmt, dass ein HF-Signal, welches eine Spannungsamplitude VRF hat, zum Eingangsanschluss Tin geliefert wird, kann die Abnahme im Umschalt-FET-Bereich 101 ignoriert werden, und die Größen des FET 2-1 bis FET 2-3 im Kurzschluss-FET-Bereich 102 sind gleich. Wenn das HF-Signal an den Kurzschluss-FET-Bereich 102 angelegt wird, wird eine Spannung vrfn (n = 1, 2 ... 6), deren Durchschnittswert gleich VRF/6 ist, entsprechend zwischen dem Gate und dem Drain oder der Source des FET 2-1 bis FET 2-3 angelegt. Diese Spannung vrfn besitzt eine Spannungsamplitude, die eine HF-Modulation zu jedem Gate abgibt, so dass, wenn einer der FET 2-1 bis FET 2-3 den Abschnürzustand durch das Anlegen dieser Spannung verlässt, d. h., vrfm > Vp – Vg(off), ein Strom vom Kurzschluss FET nicht länger im Abschnürzustand zur gemeinsamen Leistung Vss in diesem Zustand fließt und einen Spannungsverlust erzeugt. Als Ergebnis wird das HF-Signal, welches am Ausgangsanschluss Tout auftritt, an der Spitze der Amplitude verzerrt.
Allgemein kann die maximale gehandhabte Leistung Pmax einer Umschaltschaltung, welche aus n Stufen von FETs besteht, die Reihe geschaltet sind, durch die folgende Formel ausgedrückt werden, wenn man eine Lastimpedanz als Z0 annimmt:
mathematisch 1

Pmax = 2{n(Vp(off))}2/Z0 (1)

Um die maximale gehandhabte Leistung Pmax zu vergrößern, kann man in Erwägung ziehen, n in Formel 1 zu vergrößern, um Vp hoch zu setzen, oder um Vg(off) niedrig zu setzen. Wenn jedoch die Schaltung bei einem tragbaren Endgerät verwendet wird, welches mit einer niedrigen Spannung betrieben werden muß, kann Vg(off) nicht sehr niedrig wie oben erklärt eingestellt werden. Wenn Vp hoch eingestellt ist, wird der Widerstand Ron der FETs vergrößert und führt zu einem Anstieg eines Verlustes im Einschaltzustand (Verlust auf Masse von Verlustsignalkomponenten bei Kurzschluss-FETs), was nicht wünschenswert ist. Wenn die Anzahl von Stufen n vergrößert wird, ist es außerdem notwendig, dass jeder FET eine Gatebreite von dem n-fachen gegenüber der eines einstufigen Aufbaus eines FETs hat, um den identischen Einschaltwiderstand Ron eines einstufigen Aufbaus zu realisieren. Die Vergrößerung des Bereichs ist unausweichlich, wenn lediglich die Anzahl von Stufen n der FETs vergrößert wird, wobei außerdem die Gatebreite jedes FET mit n multipliziert werden muss. Daher wird der Bereich, der durch die Umschaltschaltung besetzt wird, größer und führt zu höheren Herstellungskosten aufgrund des Anstiegs des Chipbereichs.
Auf diese Weise gibt es einen Kompromiss zwischen dem Anstieg der maximalgehandhabten Leistung bei einer Hochfrequenz-Umschaltschaltung, die das Ansteuern mit einer niedrigen Spannung begleitet, und der Verschlechterung von Umschaltcharakteristiken oder dem Anstieg von Kosten.
Die JP-A 09 008 621A offenbart eine Umschaltschaltung mit mehreren FETs, die seriell zwischen einem Eingangsanschluss und einem Ausgangsanschluss geschaltet sind, und mehreren FETs, die seriell zwischen dem Ausgangsanschluss und einer Masse geschaltet sind. Kondensatoren sind mit den Gates des FETs verbunden, der an beiden Anschlüssen dieser beiden seriell-geschalteten FETs positioniert ist. Der Kondensator ist mit dem Eingangsanschluss verbunden, zwei andere Kondensatoren sind mit dem Ausgangsanschluss verbunden und ein Kondensator ist entsprechend ebenfalls mit Masse verbunden.
Die EP 0 732 808A2 offenbart einen Phasenschieber, der zwischen einer Phasenverzögerungsschaltung und einer Phasenvoreilungsschaltung umschalten kann. Es sind mehrere Ausführungsformen beschrieben, welche einen MIM-Kondensator umfassen.
Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Hochfrequenzschaltung bereitzustellen, bei der FETs mit effektiven Gatebereichen verwendet werden, die in mehrere Abschnitte unterteilt sind, beispielsweise mit einer sogenannten interdigitalen Gatekonfiguration für eine große Leistungsumschaltung, die bei einer niedrigen Spannung betreibbar ist, die bezüglich der Arbeitsweise ihrer FETs stabil ist und die eine ausgezeichnete Fähigkeit hat, eine Signalverzerrung zu beseitigen.
Um die obigen Nachteile nach dem Stand der Technik zu lösen und die obige Aufgabe zu realisieren, besteht die Hochfrequenzschaltung nach der vorliegenden Erfindung aus einer Hochfrequenzschaltung nach dem Patentanspruch 1.
Außerdem hat diese in vorteilhafter Weise zwischen dem Ausgangsanschluss und einer Spannungsversorgungsleitung einer Referenzspannung einen Kurzschlusstransistor, der in einem nichtleitenden Zustand gehalten wird, wenn der Umschaltransistor in einem leitenden Zustand ist, und welche auf einen leitenden Zustand umgeschaltet wird, wenn der Umschalttransistor nichtleitend wird.
Der Kurzschlusstransistor kann außerdem mit einem zusätzlichen Kapazitätselement versehen sein.
Zumindest ein Umschalttransistor oder ein Kurzschlusstransistor kann mit zusätzlicheN Kapazitätselementen bei allen oder mehreren Transistoreinheiten vorgesehen sein, welche durch Teilung eines effektiven Gatebereichs gebildet werden. Alternativ können zusätzliche Kapazitätselemente an geeigneten Orten von einer der Transistoreinheiten bereitgestellt werden, wo ein großer Verbesserungseffekt der Kennlinien erwartet werden kann (beispielsweise zwischen dem Gate und der Source oder dem Drain der Transistoreinheiten, welche an den beiden Endender seriellen Verbindung angeordnet sind).
Das zusätzliche Kapazitätselement kann aus einem sogenannten MIM-Kondensator (Metall-Isolator-Metall-Kondensator) bestehen. Insbesondere kann das zusätzliche Kapazitätselement einen Verbindungsbereich der Gateelektrode, welche zumindest zwei effektive Gateabschnitte verbindet, als eine der Kapazitätselektroden verwenden, und einen Elektrodenbereich der Source oder des Drain, der den Verbindungsbereich über einen Zwischenschicht-Isolationsfilm überlappt, als andere Kapazitätselektrode verwenden.
Bei der Hochfrequenzschaltung mit dem obigen Aufbau wird ein Sperrtransistor abgeschaltet, wenn der eingebaute Umschalttransistor im Einschaltzustand ist. Wenn die Umschaltschaltung in einem Einschaltzustand ist, wird deren Ausgangsseite über eine ausreichend große Kapazität geerdet und ist hinsichtlich der Hochfrequenz offen, so dass ein Eingangshochfrequenzsignal fast ohne Verlust ausgegeben werden kann.
Wenn dagegen der Umschalttransistor vom Einschaltzustand auf den Ausschaltzustand geschaltet wird und der Sperrtransistor vom Einschaltzustand ausgeschaltet wird, wird diese Umschaltschaltung ausgeschaltet, die Eingangsseite und die Ausgangsseite werden durch Hochfrequenz aufgrund der ausreichend großen Sperrkapazität isoliert, und die Ausgangsseite wird über einen kleinen Widerstand geerdet. Sogar, wenn ein Signal vom Umschalttransistor einen Verlust hat, kann dieses zum Massenpotential entlastend geführt werden, so dass eine hohe Isolationscharakteristik zwischen dem Eingang und dem Ausgang erzielt werden kann.
Insbesondere bei der Hochfrequenzschaltung nach der vorliegenden Erfindung sind, da zusätzliche Kapazitätselemente in der Nähe des Verbindungsbereichs der effektiven Gateabschnitte angeordnet sind, welche durch Unterteilung in zumindest einen der Umschalt- oder Sperrtransistoren erhalten werden, die Impedanz gesehen von jedem der Transistoreinheiten, d. h., die zusätzliche Kapazität und die Induktivität usw. einer Verbindungsleitung ausgeglichen, und die parasitäre Komponente selbst ist klein. Als Ergebnis wird der Betrieb des Schalttransistors oder des Sperrtransistors stabil.
Die ausgeglichene Anordnung von zusätzlichen Kapazitätselementen erhöht die Grenze der angelegten Spannung, welche keine Signalverzerrung der Transistoreinheiten verursacht. Sogar, wenn ein Signal, welches eine ausreichend größere Amplitude hat, um eine Verzerrung zu bewirken, angelegt wird, ist es daher möglich, ein Hochfrequenzsignal auszugeben, welches eine große Amplitude hat, ohne irgendwelche Verzerrung von Schwingungsformen zu bewirken, bis eine der Grenzen der angelegten Spannung der Transistoreinheiten mit zusätzlichen Kapazitätselementen, deren Grenzen angehoben wurden oder die Grenzen der anderen Transistoreinheiten ohne zusätzliche Kapazitätselemente erreicht wird. Die Leistungsverzerrungstoleranz in der Umschaltschaltung wurde insgesamt nämlich verbessert. Die Verbesserung der Leistungsverzerrungstoleranz bedeutet einen größeren Spielraum, um durch eine niedrige Spannung anzusteuern, während die Stärke (große Leistung) eines gehandhabten Hochfrequenzsignals beibehalten wird.
Diese und weitere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung von bevorzugten Ausführungsformen deutlicher, die mit Hilfe der beiliegenden Zeichnungen angegeben wird, in denen:
1 eine Ansicht des Ausbaus eines Umschalt-FETs ist, der eine Basiseinheit einer Hochfrequenz-Umschaltschaltung bildet, und einer äquivalenten Schaltung von deren Arbeitsweise;
2 eine Ansicht eines Gatevorspannungszustands eines Umschalt-FET ist, der bei der Erläuterung des Nachteils, der beim Stand der Technik zu überwinden ist, verwendet wird;
3 ein Schaltungsdiagramm eines Beispiels einer FET-Umschaltschaltung ist, die einen dreistufigen Aufbau nach dem Stand der Technik hat;
4 ein Schaltungsdiagramm einer äquivalenten Schaltung ist, wenn die in 3 gezeigte Hochfrequenz-Umschaltschaltung eingeschaltet ist, d. h., wenn der Umschalt-FET-Bereich in einem Einschaltzustand und der Sperr-FET-Bereich in einem Ausschaltzustand ist;
5 ist eine Ansicht eines Beispiels einer Umschaltschaltung, wobei die Leistungsverzerrungstoleranz dadurch verbessert wird, dass ein zusätzliches Kapazitätselement bereitgestellt wird;
6 eine äquivalente Schaltung der ergänzten Kapazitätsumschaltschaltung in 5 im Einschaltzustand ist;
7 eine Draufsicht auf einen FET ist, der eine interdigitale Gatestruktur hat, als Beispiel einer ergänzten Kapazität von 5;
8 ein äquivalentes Schaltungsdiagramm des FET, der in 7 gezeigt ist, ist;
9A ein Schaltungsdiagramm einer Hochfrequenz-Umschaltschaltung nach der vorliegenden Erfindung ist, und 9B eine Draufsicht auf eine Transistoreinheit (FET 1-1) mit einem zusätzlichen Kapazitätselement ist;
10 eine Querschnittsansicht längs der Linie A-A von 9B ist;
11 eine Draufsicht auf eine Transistoreinheit (FET 1-2) ohne ein zusätzliches Kapazitätselement ist;
12 ein äquivalentes Schaltungsdiagramm einer Transistoreinheit mit einem zusätzlichen Kapazitätselement ist; und
13 eine Ansicht von Resultaten einer Simulation der Charakteristiken von Harmonischen zweiter und dritter Ordnung und der Ausgangsleistung zur Eingangsleistung in der Hochfrequenz-Umschaltschaltung 1 des Beispiels ist, welches in 9 gezeigt ist.
Anschließend werden bevorzugte Ausführungsformen mit Hilfe der beiliegenden Zeichnungen beschrieben.
Die Hochfrequenzschaltung nach der vorliegenden Erfindung besitzt eine Hochfrequenz-Umschaltschaltung mit einem FET-Aufbau. Die Art der FETs, welche diese Hochfrequenz-Umschaltschaltung aufweist, ist nicht beschränkt, jedoch wird beispielsweise ein Störstellenübergangs-FET oder ein Schottky-Gate-FET, der auf einem GaAs-Substrat gebildet ist, besonders bevorzugt, da dieser eine ausgezeichnete Hochfrequenzcharakteristik hat.
Anschließend wird die Hochfrequenz-Umschaltschaltung, welche in die Schaltung gemäß der vorliegenden Erfindung eingebaut ist, ausführlich mit Hilfe der Figuren erläutert, wo als Beispiel einen Fall hergenommen wird, der durch Störstellenübergangsgate-GaAs-FETs aufgebaut ist.
Um einen Anstieg der maximalen gehandhabten Leistung zu erzielen, ohne andere Faktoren wie die Umschaltcharakteristiken zu beeinträchtigen, wird ein zusätzliches Kapazitätselement manchmal mit dem FET verbunden, um die Verzerrungstoleranz zu verbessern.
5 ist ein Schaltungsdiagramm eines Beispiels einer Umschaltschaltung, welche die Verbesserung der Leistungsverzerrungstoleranz durch Bereitstellung zusätzlicher Kapazitätselemente zum Ziel hat. 6 zeigt eine äquivalente Schaltung der durch Kapazitäten ergänzten Umschaltung.
In der Umschaltschaltung, welche in 5 gezeigt ist, sind zusätzliche Kapazitätselemente Cadd zwischen einem Signaleingangsanschluss und einem Gate des Umschalt-FET 1-1 und zwischen dem Signalausgangsanschluss und dem Gate des FET 1-3 geschaltet. Außerdem sind zusätzliche Kapazitätselemente Cadd zwischen einem Anschluss des Kurzschluss-FET 2-1, der mit dem Ausgangsanschluss Tout verbunden ist, und dessen Gate und zwischen einem Anschluss des FET 2-3, der mit der gemeinsamen Leitung Vss verbunden ist, und dessen Gate geschaltet.
Daher werden bei der äquivalenten Schaltung der Umschaltschaltung im Einschaltzustand (6) die Kapazität zwischen dem Drain und dem Gate des Kurzschluss- FET 2-1 und die Kapazität zwischen der Source und dem Gate des Kurzschluss-FET 2-3 so festgelegt, dass diese größere Werte (Cg + Cadd) als die übliche Kapazität sind, die Impedanz dieses Bereichs wird niedriger als die Kapazität zwischen anderen FETs, und die Spannungen vrf1 und vrf6, die angelegt werden, die auf diesen Bereich aufgeteilt sind, werden niedriger als die Spannungen vrf2 bis vrf5, die an die Kapazität Cg zwischen den anderen Gates angelegt werden. Die Änderung der angelegten Spannung schließt die Kanäle des FET 2-1 und des FET 2-3, denen die Kondensatoren hinzugefügt wurden, und, wie in 2 mit einer gestrichelten Linie gezeigt wurde, hat dies den gleichen Effekt wie eine offenbare Reduktion der Amplitude der modulierten Spannung. Folglich wird die Leistungsverzerrungstoleranz im FET 2-1 und FET 2-3 verbessert, und es wird eine besondere Grenze der angelegten Spannung im anderen FET 2-2 erzeugt, und das HF-Signal wird gegenüber der Verzerrung widerstandsfähig, sogar wenn eine große Leistung zur Umschaltschaltung insgesamt geliefert wird.
Als FET, der die Gatebreite in einem begrenzten Bereich aufweiten kann, wird ein FET, der einen sogenannten interdigitalen Gateaufbau hat, wo ein effektiver Gatebereich in mehrere Abschnitte unterteilt ist, die parallel angeordnet sind, auf dem Gebiet von Hochfrequenzschaltungen häufig verwendet.
7 ist eine Draufsicht eines FETs, der eine Zwischenfinger-Gatestruktur hat, dem ein Kapazitätselement hinzugefügt ist. 8 ist eine äquivalente Schaltung des FET in 7. 7 bezieht sich auf eine Ausführungsform, die in der vorliegenden Anmeldung nicht beansprucht ist.
Wenn ein Kapazitätselement einem Zwischenfinger-FET hinzugefügt wird, wie in 7 gezeigt ist, ist das Kapazitätselement Cadd extern am FET vorgesehen, beispielsweise zwischen der Drainelektrode 104 und der Gateelektrode 106. Der Grund dafür liegt darin; dass, wenn ein Kapazitätselement extern vorgesehen wird, im Gegensatz zu einer existierenden Komponente eines Zwischenfinger-FET, der als Standardzelle und als Bücherei bei einer Musterkonstruktion verwendet wird, es keine Notwendigkeit gibt, eine neue integrierte Komponenten bereitzustellen und daher eine spätere Änderung der Kapazität relativ einfach ist. Eine derartige externe Hinzufügung eines Kapazitätselements wird normalerweise unter Verwendung des Ersatzraums in der Nähe des FET beim Ausbilden eines üblichen monolithischen Mikrowellen-IC (MMIC) ausgeführt.
Bei einem Umschalt-FET, der mit einem externen zusätzlichen Kapazitätselement auf diese Art und Weise versehen ist, sind die Abstände vom zusätzlichen Kapazitätselement Cadd zu den Gatebaulementen G1, G2, G3 und G4 der effektiven Gateabschnitte verschieden. Außerdem sind die Abstände von den effektiven Gateabschnitten G1, G2, G3 und G4 zu den zusätzlichen Kapazitätselementen Cadd an sich lang und die Breiten der Gateleiter sind für die Signalfrequenz eng, wodurch eine parasitäre Komponente, insbesondere eine induktive Komponente zwischen den effektiven Gateabschnitten und dem zusätzlichen Kapazitätselement Cadd hinzugefügt wird.
Wenn man diese Beziehung zwischen den Gateeinheiten und dem zusätzlichen Kapazitätselement und der parasitären Induktivität bei einer äquivalenten Schaltung ausdrückt, ergibt sich das Ergebnis in 8.
Wie aus dieser äquivalenten Schaltung deutlich wird, ist die Beziehung zwischen den FETs und dem zusätzlichen Kapazitätselement Cadd nicht konstant. Außerdem gibt es eine ergänzte Differenz einer Induktivitätskomponente aufgrund der Zuleitungen von den Gates, wodurch die Impedanz weiter weit variiert, wenn man dies von FET-Einheiten aus betrachtet. Als Ergebnis entstand ein Nachteil dahingehend, dass der Betrieb leicht unstabil wird, die Effekte einer Verbesserung der Leistungsverzerrungstoleranz durch Hinzufügen eines Kapazitätselements vermindert werden und daher die Verzerrung eines Ausgangssignals nicht wie erwartet reduziert werden kann.
Anschließend werden Mittel, den Nachteil zu beseitigen, erläutert.
9A ist ein Schaltungsdiagramm einer Hochfrequenz-Umschaltschaltung der zweiten Ausführungsform gemäß der vorliegenden Erfindung. 9B ist eine Draufsicht auf eine Transistoreinheit (FET 1-1), welches ein zusätzliches Kapazitätselement hat. 10 ist eine Querschnittsansicht längs der Linie A-A in 9, 11 eine Draufsicht auf eine Transistoreinheit (FET 2-2) ohne ein zusätzliches Kapazitätselement, und 12 ist ein äquivalentes Schaltungsdiagramm einer Transistoreinheit mit einem zusätzlichen Kapazitätselement.
Die Hochfrequenz-Umschaltschaltung 1, welche in 9 gezeigt ist, weist einen Umschalt-FET-Bereich 2 auf, der zwischen dem Eingangsanschluss Tin und dem Ausgangsanschluss Tout eines HF-Signals vorgesehen ist, und einen Kurzschluss-FET-Bereich 4, der zwischen dem Ausgang (Ausgangsanschluss Tout) des Umschalt-FET-Bereichs 2 und einer Versorgungsleitung (Vss-Leitung 3) einer gemeinsamen Spannung geschaltet ist und den Ausgangsknotenpunkt des Umschalt-FET-Bereichs 2 mit der gemeinsamen Spannung Vss verbindet, wenn ausgeschaltet wird. Jeder Bereich hat einen mehrstufigen Ausbau, beispielsweise einen dreistufigen FET-Aufbau.
Insbesondere sind im Umschalt-FET-Bereich 2 die drei FET 1-1 bis FET 1-3 in Reihe zwischen dem Eingangsanschluss Tin und dem Ausgangsanschluss Tout des HF-Signals geschaltet, und Gates des FET sind mit einem gemeinsamen Steuersignal-Eingangsanschluss Tc1 über Hochwiderstandselemente Rg verbunden. Ähnlich sind im Kurzschluss-FET-Bereich 102 die drei FET 2-1 bis FET 2-3 in Reihe zwischen dem Ausgangsanschluss Tout und einer Vss-Leitung 3 geschaltet, und Gates der FETs sind mit einem gemeinsamen Steuersignal-Eingangsanschluss Tc2 über die Hochwiderstandselemente Rg verbunden.
In diesen Linien der Transistoreinheiten, d. h., der Linie der Transistoreinheit, welches durch die serielle Verbindung des FET 1-1 bis FET 1-3 und der Linie der Transistoreinheiten gebildet ist, die durch die serielle Verbindung des FET 2-1 bis FET 2-3 gebildet ist, sind die zusätzlichen Kapazitätselemente Cadd mit den Transistoreinheiten geschaltet, welche an den beiden Endbereichen angeordnet sind. Insbesondere sind zusätzliche Kapazitätselemente Cadd zwischen den Gateelektroden des FET 1-1, des FET 1-3, des FET 2-1 und des FET 2-3 und einer externen Source oder einer Drainelektrode verbunden. Diese FETs werden als "FET-Einheiten mit zusätzlichen Kapazitätselementen" bezeichnet.
Die anderen FETs, d. h., der FET 1-2 und der FET 2-2 haben keine zusätzlichen Kapazitätselemente Cadd, die mit ihnen verbunden sind und werden bezeichnet als "FET-Einheiten ohne zusätzliche Kapazitätselemente".
Eine FET-Einheit mit einem zusätzlichen Kapazitätselement hat eine sogenannte Zwischenfinger-Gatestruktur, wie durch den FET 1-1 dargestellt ist, der in 9B gezeigt ist. Das halbisolierende GaAs-Substrat ist auf dem Flächenbereich mit einem aktivierten Bereich 10 versehen, der durch Einführen von Verunreinigungen beispielsweise durch Ionenimplantation leitfähig gemacht ist. Der Gateelektronenbereich (effektiver Gatebereich), der sich im aktivierten Bereich 10 erstreckt, ist in mehrere Abschnitte unterteilt. In der FET-Einheit des gezeigten Beispiels sind vier langgestreckte effektive Gateabschnitte G1 bis G4 parallel mit gleichen Intervallen angeordnet. In den Räumen zwischen den effektiven Gateabschnitten G1 bis G4 und in den externen Bereichen sind Drainelektrodenbereiche D1, D2 und D3 und Sourceelektrodenbereiche S1 und S2 abwechselnd in einem Abstand von den effektiven Gateabschnitten angeordnet. Die Drainelektrodenbereiche, die Sourceelektrodenbereiche und effektiven Gateabschnitte sind nämlich in der Reihenfolge D1, G1, S1, Tr2, D2, G3, S2, G4 und D3 angeordnet.
Die Sourceelektrodenbereiche S1 und S2 sind gemeinsam an einer äußeren Seite der aktivierten Bereiche 10 verbunden, wodurch die Sourceelektrode 12 festgelegt ist. Diese Sourceelektrode 12 im FET 1-1 ist mit dem FET 1-2 in 9A verbunden.
Die Drainelektrodenbereiche D1 bis D3 sind gemeinsam an der anderen äußeren Seite des aktivierten Bereichs 10 verbunden, wodurch die Drainelektrode 14 definiert ist. Die Drainelektrode 14 in diesem FET 1-1 ist mit dem Eingangsanschluss Tin in 9A verbunden.
Die effektiven Gateabschnitte G1 bis G4 sind gemeinsam unter dem Verbindungsbereich der Drainelektrodenbereiche D1 bis D3 verbunden und führen zur Außenseite des FET, wodurch die Gateelektrode 16 festgelegt ist.
Es sei angemerkt, dass auf die Darstellung einer ohmischen Elektrode in 9B verzichtet wurde.
In den FETs an den beiden Enden der FET-Bereiche, die durch diesen FET 1-1 dargestellt werden, sind der Verbindungsbereich der Drainelektrode 14 und der Verbindungsbereich der Gateelektrode 16 einander überlappend angeordnet. Zusätzliche Kapazitätselemente Cadd sind an diesen Bereichen gebildet. Wenn man auf diesen Bereich in der Querschnittsansicht von 10 beispielsweise blickt, sind die Gateelektrode 16, der Zwischenschicht-Isolationsfilm 20 und die Drainelektrode 14 in dieser Reihenfolge dem GaAs-Substrat 18 überlagert, wodurch ein zusätzliches Kapazitätselement Cadd unter Verwendung der Gateelektrode 16 als untere Elektrode, der Zwischenschicht-Isolationsfilm 20 als Kapazitätsisolierfilm und die Drainelektrode 14 auf dem Kopf der Gateelektrode 16 als obere Elektrode gebildet wird. Die Kapazität des zusätzlichen Kapazitätselements Cadd wird durch die Breite des Verbindungsbereichs der Gateelektrode 16 zusätzlich zur Dicke des Zwischenschicht-Isolationsfilms und der dielektrischen Konstante bestimmt, wodurch der Verbindungsbereich ein wenig breiter als der Herausführungsbereich der Gateelektrode 16 ausgebildet ist.
Das zusätzliche Kapazitätselement Cadd, welches in dieser Weise angeordnet ist, ist, wie in 12 gezeigt ist, äquivalent zu vier FET0, welche die effektiven Gateabschnitte G1 bis G4 als Gateelektroden verwenden, die parallel mit Kapazitätselementen von ungefähr Cadd/4 geschaltet sind, welche zwischen ihren Gate- und den Drainanschlüssen eingefügt sind. Es sei angemerkt, dass in Wirklichkeit diese Kapazitätselemente durch Überlagerung des Isolationsfilms zwischen dem Drain und den Gateelektroden wie oben erläutert integriert gebildet sind und dass eine positive Verwendung von der Kapazität zwischen den Drains und. den Gates gemacht wird, die zu parasitären Kapazitäten bei der ersten Ausführungsform werden würden. Daher kann dieses zusätzliche Kapazitätselement Cadd im Wesentlichen als zusammengefasste Konstante im Quasi-Mikrowellenband angesehen werden.
Bei der ersten Ausführungsform sind, wie in 7 und 8 gezeigt ist, der Verbindungsbereich und der Herausführungsbereich der Gateelektrode langgestreckt ausgeführt, um die parasitäre Kapazitätskomponente soweit wie möglich zu reduzieren. Folglich wurden parasitäre Induktivitätskomponenten in einer nichtausgeglichenen Art hinzugefügt. Im Gegensatz dazu ist dieses Beispiel mit dem Gate aufgebaut, das unmittelbar von der unteren Elektrode des Kondensators herausgeführt ist, und die Leitungsbreite zum Sicherstellen des Kapazitätswerts ist relativ breit, wodurch fast keine parasitäre Induktivität oder andere parasitäre Komponenten erzeugt werden.
Dagegen überlappt in einer FET-Einheit ohne ein zusätzliches Kapazitätselement, wie in 11 gezeigt ist, um die parasitäre Kapazität soweit wie möglich zu reduzieren, der Verbindungsbereich der Gateelektrode 16 nicht den Verbindungsbereich der Drainelektrode 14. Der Verbindungsbereich der Gateelektrode 16 kann so angeordnet sein, dass er außerhalb der Drainelektrode 14 ist, wobei er jedoch innerhalb der Drainelektrode 14 in dem Beispiel von 11 angeordnet ist. Aufgrund dieser Tatsache hat eine FET-Einheit ohne ein zusätzliches Kapazitätselement ein gewisses Maß an parasitärer Kapazität, wobei dieses jedoch nicht ein zusätzliches großes Kapazitätselement Cadd hat, wie in 9B gezeigt ist.
Anschließend wird die Arbeitsweise einer Hochfrequenz-Umschaltschaltung 1, welche den obigen Aufbau hat, erläutert. Es sei angemerkt, dass der grundsätzliche Betrieb der Hochfrequenz-Umschaltschaltung 1 dieses Beispiel exakt der gleiche ist wie der bei der ersten Ausführungsform. Folglich kann die äquivalente Schaltung, welche in 6 gezeigt ist, auch damit unverändert auf dieses Beispiel angewandt werden.
Wie in 6 gezeigt ist, sind, wenn die Hochfrequenz-Umschaltschaltung 1 eingeschaltet ist, alle Schalt-FET 1-1 bis FET 1-3 eingeschaltet und alle Kurzschluss-FET 2-1 bis FET 2-3 ausgeschaltet. Wenn die Hochfrequenz-Umschaltschaltung 1 gesperrt ist, sind alle Umschalt-FET 1-1 bis FET 1-3 ausgeschaltet, während alle Kurzschluss-FET 2-1 bis FET 2-3 eingeschaltet sind. Sogar, wenn es einen leichten Verlust einer Signalkomponente beim Schalten des FET 1-1 bis FET 1-3 in einem Ausschaltzustand gibt, wird dieser zum gemeinsamen Potential Vss entlastet und kann hochverlässlich bei einer Hochfrequenz zwischen dem Eingang und dem Ausgang erreicht werden.
Durch Verbinden der FET-Bereiche zu Mehrfachstufen wird die Spannung des HF-Eingangssignals gemäß der Anzahl der Stufen unterteilt. Als Ergebnis steigt die maximale Leistung, welche durch die Umschaltschaltung gehandhabt wird, an und die Verzerrungstoleranz in diesem Zeitpunkt eines großen Leistungseingangs wird verbessert. Dies ist gleich wie beim Stand der Technik.
Die Tatsache, dass die Hinzufügung eines Kapazitätselements die Leistungsverzerrungstoleranz verbessert, ist außerdem gleich wie beim Stand der Technik. Bei der äquivalenten Schaltung (6) der Umschaltschaltung 1 sind in einem Einschaltzustand das Kapazitätselement zwischen dem Drain und dem Gate des Kurzschluss-FFT 2-1 und das Kapazitätselement zwischen der Source und dem Gate des Kurzschluss-FET 2-3 entsprechend festgelegt, um größer (Cg + Cadd) als ein üblicher Kapazitätswert zu sein. Als Ergebnis wird die Impedanz in diesem Bereich niedriger als die Kapazität Cg zwischen anderen Gates, und die Spannungen vrf1 und vrf6, die angelegt werden, die auf diesen Bereich aufgeteilt sind, werden niedriger als die Spannungen vrf2 bis vrf5, die an die Kapazität Cg zwischen die anderen Gates angelegt werden. Die Änderung dieser angelegten Spannung schließt Kanäle des FET 2-1 und FET 2-3, denen die Kapazitätselemente Cadd hinzugefügt werden, und hat einen ähnlichen Effekt auf die offensichtliche Abnahme der Amplitude der modulierten Spannung in diesem Bereich. Folglich wird die Leistungsverzerrungstoleranz im FET 2-1 und FET 2-3 verbessert, es wird eine größere Grenze für die angelegte Spannung im anderen FET 2-2 erzeugt, und das HF-Signal wird gegenüber einer Verzerrung widerstandsfähig, sogar wenn eine große Leistung zur Umschaltschaltung insgesamt geliefert wird.
Obwohl die äquivalente Schaltung hier nicht gezeigt wird, macht in der gleichen Weise, wenn die Umschaltschaltung 1 in einem Ausschaltzustand ist, d. h., der Umschalt-FET-Bereich 1 in einem Ausschaltzustand ist, die Bereitstellung von zusätzlichen Kapazitätselementen Cadd zum FET 1-1 und FET 1-3 in der Nähe des Eingangs- und Ausgangsanschlusses das HF-Signal gegenüber einer Störung widerstandsfähig. Folglich wird der Effekt mit dem Verzerrungsreduktionseffekt in dem Zeitpunkt des obigen Einschaltzustands kombiniert, und die Leistungsverzerrungstoleranz in der Hochfrequenz-Umschaltschaltung 1 wird verbessert.
Insbesondere können bei der Hochfrequenz-Umschaltschaltung 1 nach diesem Beispiel, da die Transistoreinheiten, welche den Umschalt-FET-Bereich 2 und den Sperr-FET-Bereich 4 haben, interdigitale Gatestrukturen haben und die Zusatzkapazitätselemente Cadd an Positionen in der Nähe der Verbindungsbereiche der mehreren effektiven Gateabschnitte G1 bis G4 angeordnet sind, die Impedanz gesehen von den effektiven Gateabschnitten G1 bis G4, d. h., der Wert des zusätzlichen Kapazitätselements Cadd, und die Induktivität der Verbindungsleitung usw. ausgeglichen werden, und die parasitären Komponenten selbst sind klein. Aufgrund dieser Tatsache wird der Betrieb des FET 1-1, des FET 1-3, FET 2-1 und FET 2-3 mit den zusätzlichen Kapazitätselementen stabil und der Betrieb der gesamten Umschaltschaltung wird ebenfalls stabil.
Aufgrund dieser Betriebsstabilität können exzellente Charakteristiken, wie eine Umschaltschaltung großer Leistung, die durch eine niedrige Spannung angesteuert wird, ohne einen Verlust der Verbesserung der Spannungsverzerrungstoleranz erreicht werden, die durch den obigen Mehrfachstufenaufbau und die Hinzufügung von Kapazitätselementen erhalten wird. Diese Verbesserung der Leistungsverzerrungstoleranz bietet außerdem eine Möglichkeit einer Ansteuerung durch eine weitere niedrige Spannung, während die Stärke (große Leistung) eines gehandhabten Hochfrequenzsignals beibehalten wird.
Da außerdem das zusätzliche Kapazitätselement Cadd unter Verwendung der Gateelektrode 16 und der Drainelektrode 14 innerhalb des Anordnungsbereichs gebildet ist, entsteht keine Vergrößerung des Bereichs, wenn ein Kapazitätselement hinzugefügt wird, so dass niedrige Herstellungskosten realisiert werden können.
13 ist eine Ansicht von Simulationsergebnissen der Kennlinien der Harmonischen zweiter und dritter Ordnung und der Ausgangsleistung zur Eingangsleistung bei der Hochfrequenz-Umschaltschaltung 1 des in 9 gezeigten Beispiels.
Wie aus 13 deutlich wird, steigt die Eingangsleistung, wo ein Anstieg der Harmonischen (Harmonische der zweiten Ordnung und der dritten Ordnung) und eine Abnahme der Ausgangsleistung in bezug auf die Eingangsleistung (Leistungsverlust) damit be ginnen, aufzutreten, gemeinsam mit einem Anstieg der zusätzlichen Kapazität Cadd. Anders ausgedrückt wird innerhalb des Bereichs des zusätzlichen Kapazitätswerts (bis zu 0,4 pF), der bei dieser Simulation verwendet wird, es klar, dass, desto größer die zusätzliche Kapazität ist, umso besser die Leistungsverzerrungstoleranz wird.
Es sei angemerkt, dass die FET-Bereiche 2 und 4 bei der obigen Erläuterung dreistufig sind, wobei jedoch die Anzahl der Stufen n nicht begrenzt ist. Wenn angenommen wird, dass die maximal gehandhabte Leistung Pmax einer Hochfreguenz-Umschaltschaltung, welche als Basisblöcke n Stufen hat, die seriell geschaltete FETs hat, durch die Leistungstoleranz der FETs an den beiden Enden der Blöcke bestimmt wird, kann dies durch die folgende Formel dargestellt werden:
mathematisch 2

Pmax = 2[{(nCg + (n – 1)Cadd/Cg}{Vp – Vg(off)}]2/Zo (2)

Aus den obigen Formeln kann geschlossen werden, dass, wenn die Widerstände Ron der FET-Bereiche 2 und 4, welche als Basisblöcke dienen, ausreichend niedrig sind und bis die Grenzen der Leistungstoleranz der FETs an den beiden Enden der FET-Bereich 2 und 4 erreicht wird, ein Anstieg der Anzahl von Stufen n in den FET-Bereichen die maximal gehandhabte Leistung Pmax verbessert und daher wünschenswert ist.
In der obigen Erläuterung wurde der Fall, wo zusätzliche Kapazitätselemente Cadd dem FET 1-1 und FET 1-3 und FET 2-1 und dem FET 2-3 an den beiden Enden der FET-Bereiche 2 und 4 hinzugefügt wurden, erläutert.
Eine Signalverzerrung kann jedoch auch zwischen FETs (FET 2-2 in 6) auftreten, wenn ein HF-Signal, welches eine große Amplitude hat, geliefert wird, so dass die Bereitstellung zusätzlicher Kapazitätselemente Cadd zu diesen Bereichert zum Verbessern der gesamten Leistungsverzerrungstoleranz beiträgt. Die Positionen und die Anzahl der FET-Einheiten, wo die zusätzlichen Kapazitätselemente Cadd vorgesehen sind, sind nicht in der vorliegenden Erfindung beschränkt. Natürlich können zusätzliche Kapazitätselemente Cadd zwischen den Sourcen und den Gates der FET-Einheiten vorgesehen sein, bevorzugt an der Drainseite, wie in der Figur gezeigt ist. Ebenso kann als FET ein MESFET, ein HEMT oder ein Isolationsgate-FET anstelle des Störstellentransistors (JFET) verwendet werden.
Gemäß der Hochfrequenzschaltung nach der vorliegenden Erfindung kann bei den Transistoreinheiten mit zusätzlichen Kapazitätselementen, welche die Leitungen der Transistoren aufweisen, welche die Basisblöcke der Hochfrequenz-Umschaltschaltung bilden, der Schaltbetrieb durch Anordnen der zusätzlichen Kapazitätselemente in einer ausgeglichenen Weise stabilisiert werden. Als Ergebnis werden die Effekte beim Stand der Technik, die durch den instabilen Betrieb der Transistoreinheiten verschwinden, zu denen zusätzliche Kapazitätselemente in einem nicht ausgeglichenen Weg hinzugefügt wurden, d. h., die Effekte durch Annahme einer Mehrstufenkonfiguration und das Bereitstellen der zusätzlichen Kapazitätselemente selbst ausreichend bei der vorliegenden Erfindung herausgearbeitet, und es kann eine exzellente Leistungsverzerrungstoleranz in der Nähe einem Idealwert realisiert werden. Die Verbesserung der Leistungsverzerrungstoleranz vergrößert den Spielraum nach weiterer Spannungsreduktion.
Außerdem gibt es keinen Anstieg im Chipbereich in Verbindung mit der Hinzufügung von Kapazitätselementen überhaupt, es gibt keinen begleitenden Anstieg bei Herstel lungsschritten, wodurch kein Kostenanstieg entsteht.
Wie oben erläutert ist es gemäß der vorliegenden Erfindung möglich, eine Hochfrequenzschaltung zu realisieren, mit der man eine große Leistung mit einer niedrigen Ansteuerspannung und niedrigen Kosten handhaben kann.
Es sei angemerkt, dass die vorliegende Erfindung nicht auf die obigen Ausführungsformen beschränkt ist und weitere Modifikationen innerhalb des Rahmens der Erfindung umfasst.

Claims

Hochfrequenzschaltung, die einen Schalttransistor (2) aufweist, wobei eine von einer Sourceelektrode und einer Drainelektrode mit einem eingangsseitigen Anschluss (Tin) eines Hochfrequenzsignals verbunden ist und die andere von der Sourceelektrode und der Drainelektrode mit einem ausgangsseitigen Anschluss (Tout) des Hochfrequenzsignals verbunden ist, und wobei eine Gateelektrode über ein Widerstandselement (Rg) mit einem Steueranschluss (Tc1) verbunden ist, an den ein Steuersignal angelegt wird, wobei ein wirksamer Gatebereich der Gateelektrode in mehrere Abschnitte unterteilt ist, wobei die Hochfrequenzschaltung ein zusätzliches Kapazitätselement (Cadd) aufweist, welches an einer Stelle in der Nähe der einen Enden von zumindest zwei wirksamen Gateabschnitten unter den mehreren wirksamen Gateabschnitten angeordnet ist und welches parallel zu einem Kapazitätselement geschaltet ist, welches zwischen einem Gate und einem von Source oder Drain des Schalttransistors (2) gebildet ist, wobei das zusätzliche Kapazitätselement (Cadd) des Schalttransistors (2) durch einen Isolierfilm (20) gebildet ist, der zwischen zwei Metallschichten (14, 16) angeordnet ist und einen Verbindungsbereich der Gateelektrode (16) aufweist, der zumindest zwei effektive Gateabschnitte unter den mehreren effektiven Gateabschnitten (G1 bis G4) als eine von den Kapazitätselektroden verbindet und wobei ein Elektrodenbereich (14) von Source oder Drain den Verbindungsbereich über einen Zwischenschicht-Isolationsfilm (20) als andere Kapazitätselektrode überlappt.
Hochfrequenzschaltung nach Anspruch 1, die außerdem zwischen dem Ausgangsanschluss (Tout) und einer Spannungsversorgungsleitung (3) einer Referenzspannung eine Kurzschlusstransistorschaltung (4) aufweist, die in einem nichtleitenden Zustand gehalten wird, wenn der Schalttransistor (2) in einem leitenden Zustand ist, und die sich auf einen leitenden Zustand verschiebt, wenn der Schalttransistor (2) nichtleitend wird.
Hochfrequenzschaltung nach Anspruch 2, wobei der Kurzschlusstransistor (4) einen wirksamen Gatebereich seiner Gateelektrode vom Kurzschlusstransistor (4) hat, der in mehrere Abschnitte unterteilt ist, und die Schaltung ein zusätzliches Kapazitätselement (Cadd) hat, welches an einer Stelle in der Nähe der einen Enden von zumindest zwei wirksamen Gateabschnittten unter den mehreren wirksamen Gateabschnitten des Kurzschlusstransistors (4) angeordnet ist und welches parallel zu einem Kapazitätselement zwischen einem Gate und einem von Source oder Drain des Kurzschlusstransistors (4) geschaltet ist.
Hochfrequenzschaltung nach Einspruch 3, wobei das zusätzliche Kapazitätselement (Cadd) des Kurzschlusstransistors (4) durch einen Isolationsfilm (20) gebildet ist, der zwischen zwei Metallschichten (14, 16) angeordnet ist.
Hochfrequenzschaltung nach Anspruch 4, wobei das zusätzliche Kapazitätselement (Cadd) des Kurzschlusstransistors (4) einen Verbindungsbereich der Gateelektrode (16) aufweist, der zumindest zwei wirksame Gateabschnitte unter den mehreren wirksamen Gateabschnitten (G1 bis G4) als eine der Kapazitätselektroden verbindet und wobei ein Elektrodenbereich (14) von Source oder Drain den Verbindungsbereich über einen Zwischenschicht-Isolationsfilm (20) als weitere Kapazitätselektrode überlappt.
Hochfrequenzschaltung nach Einspruch 1 oder 2, wobei der Schalttransistor (2) durch mehrere seriell-geschaltete Schalt-Transistoreinheiten (FET 1-1, FET 1-2, FET 1-3) gebildet ist, wobei Gates zusammengeschaltet sind und wobei zumindest einer (FET 1-1, FET 1-3) der mehreren Schalt-Transistoreinheiten das zusätzliche Kapazitätselement (Cadd) hat.
Hochfrequenzschaltung nach Anspruch 6, wobei die zusätzlichen Kapazitätselemente (Cadd) zwischen Gates und Sourcen oder Drains der Schalt-Transistoreinheiten (FET 1-1, FET 1-3) geschaltet sind, welche an den beiden Enden der Linie von seriell-geschalteten Transistoreinheiten positioniert sind.
Hochfrequenzschaltung nach Anspruch 2 oder 3, wobei die Kurzschlusstransistorschaltung (4) mehrere seriell-geschaltete Kurzschluss-Transistoreinheiten (FET 2-1, FET 2-2, FET 2-3) aufweist, deren Gates zusammengeschaltet sind.
Hochfrequenzschaltung nach Anspruch 8, wobei zumindest eine (FET 2-1, FET 2-3) der mehreren Kurzschluss-Transistoreinheiten ein zusätzliches Kapazitätselement (Cadd) hat.
Hochfrequenzschaltung nach Anspruch 9, wobei die zusätzlichen Kapazitätselemente (Cadd) zwischen Gates und Sourcen oder Drains der Kurzschluss-Transistoreinheiten (FET 2-1, FET 2-3) geschaltet sind, die an den beiden Enden der Linie von seriell-geschalteten Transistoreinheiten positioniert sind.
Hochfrequenzschaltung nach einem der Ansprüche 2 bis 10, wobei der Schalttransistor (2) und der Kurzschlusstransistor (4) auf dem gleichen Halbleitersubstrat (18) gebildet sind.
Hochfrequenzschaltung nach Anspruch 11, wobei das Halbleitersubstrat (18) Gallium-Arsenid hat.
Hochfrequenzschaltung nach Anspruch 1, wobei der Schalttransistor (2) ein Sperrschicht-Feldeffekttransistor ist.
Hochfrequenzschaltung nach Anspruch 2, wobei der Kurzschlusstransistor (4) ein Sperrschicht-Feldeffekttransistor ist.